TW201440177A - 記憶體單元及形成記憶體單元之方法 - Google Patents

記憶體單元及形成記憶體單元之方法 Download PDF

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Abstract

本發明之一些實施例包括一種形成記憶體單元之方法。切換區域之第一部分係形成於第一電極之上。該切換區域之第二部分係利用原子層沉積法形成於該第一部分之上。該第二部分為不同於該第一部分之組合物。離子來源區域係形成於該切換區域之上。第二電極係形成於該離子來源區域之上。一些實施例包括一種在一對電極之間具有切換區域之記憶體單元。該切換區域經組態為可逆地在低電阻狀態及高電阻狀態之間轉變。該切換區域包括兩個或更多個離散部分，且在高電阻狀態中該等部分中之一個部分不具有與直接抵靠這一部分之任何組合物相同的非氧組分。

Description

記憶體單元及形成記憶體單元之方法
本發明係關於記憶體單元及形成記憶體單元之方法。
積體記憶體可用於用於存儲資料之電腦系統中。積體記憶體通常係呈個別記憶體單元之一或多個陣列製得。該等記憶體單元經組態以可呈至少兩種不同可選狀態保留或存儲記憶體。於二元系統中，將該等狀態視為是「0」或「1」。於其他系統中，至少某些個別記憶體單元可經組態以存儲多於兩種層級或狀態之資訊。
一種實例記憶體單元為可程式化金屬鍍層單元(PMC)。其可替代性地稱為導電橋接隨機存取記憶體(CBRAM)、奈米橋記憶體、或電解質記憶體。PMC可使用離子導電切換材料(例如，適宜的硫族化物(chalcogenide)或任何各種適宜的氧化物)及與該切換材料相鄰之離子來源材料。該離子來源材料及切換材料可設置於一對電極之間。在這兩個電極兩端施加適宜電壓，會導致離子自該離子來源材料遷移至該切換材料中，因而建立一或多個貫穿該切換材料之電流傳導路徑。施加在這兩個電極兩端之反向電壓基本上反轉該過程且因而移除電流傳導路徑。PMC因此包括高電阻狀態(對應於缺乏延伸貫穿切換材料之導電橋之狀態)及低電阻狀態(對應於具有延伸貫穿切換材料之導電橋之狀態)，且該等狀態彼此間可可逆地互換。
雖然已致力於開發PMC及其他記憶體單元，但仍存在對改良記憶體單元之需求。
10‧‧‧可程式化金屬鍍層單元(PMC)/記憶體單元
10a‧‧‧構造
10b‧‧‧構造
10c‧‧‧構造
10d‧‧‧構造
12‧‧‧底部電極
13‧‧‧介電材料
14‧‧‧頂部電極
16‧‧‧切換區域
18‧‧‧離子來源區域
19‧‧‧線
20‧‧‧切換區域之第一部分
22‧‧‧切換區域之第二部分/經ALD形成之部分
26‧‧‧導電橋
30‧‧‧外電路
32‧‧‧外電路
40‧‧‧離散部分/第一部分
42‧‧‧離散部分/第二部分
50‧‧‧散落改質區域/散落區域/改質區域
52‧‧‧第三部分
54‧‧‧單一經ALD形成之組合物
圖1圖解說明在低電阻狀態與高電阻狀態之間可逆地轉變之實例實施例PMC。
圖2至4顯示半導體構造之橫截面視圖，且圖解說明形成實例實施例記憶體單元之實例實施例製程之製程步驟。
圖5至7顯示半導體構造之橫截面視圖，且圖解說明形成另一個實例實施例記憶體單元之另一實例實施例製程之製程步驟。
圖8與9顯示半導體構造之橫截面視圖，且圖解說明形成另一個實例實施例記憶體單元之另一實例實施例製程之製程步驟。
圖10圖解說明另一個實例實施例記憶體單元。
圖11圖解說明另一個實例實施例記憶體單元。
PMC之兩個性能態樣為切換及保留。期望切換相當容易使得PMC可以相對低的電壓快速地自一種記憶體狀態切換至另一種記憶體狀態。亦期望PMC具有良好保留特徵，使得PMC不會在無適宜電壓輸入下無意地在記憶體狀態之間切換。導致容易切換之特徵通常係與彼等導致良好保留者相反。製造PMC中遇到的困難處為很難平衡容易切換與良好保留之競爭性目標。提供於本文中之一些實施例於切換區域中使用兩種或更多種不同組合物以使得切換區域之特徵經定製以達成可切換性與保留之間之所需平衡。參照圖1至11描述實例實施例。
參照圖1，PMC 10係以對應於高電阻狀態(HRS)及低電阻狀態(LRS)之兩種模式來說明。這兩種模式彼此間藉由施加電場EF+及EF-可逆地互換，且EF+具有相對於EF-相反的極性。
PMC裝置包括一對電極12及14；且包括切換區域16及在該等電 極之間之離子來源區域18。
電極12與14可包含任何適宜導電組合物或組合物之組合；且可係一種組合物與另一種組合物相同或可係一種組合物相對另一種組合物不同。於一些實施例中，該等電極可包含(基本上由/由)隨後之一或多者(組成)：各種金屬(例如，鎢、鈦等等)、含金屬組合物(例如，金屬氮化物、金屬碳化物、金屬矽化物等等)、及經導電摻雜之半導體材料(例如，經導電摻雜之矽、經導電摻雜之鍺等等)。例如，於一些實施例中，電極12可包含(基本上由/由)氮化鈦(組成)；及電極14可包含(基本上由/由)鎢(組成)。
於所顯示實施例中，電極12延伸貫穿介電材料13。於一些實施例中，該介電材料可包含(基本上由/由)氮化矽(組成)。
顯示記憶體單元10具有連接至外電路30之底部電極12，並具有連接至外電路32之頂部電極14。電路30與32可包括耦合至該等電極之感測線及/或存取線，且經組態以在讀取/寫入操作中提供在記憶體單元兩端之適宜電場。於一些實施例中，所說明記憶體單元可為記憶體陣列之複數個記憶體單元之一，及電路30與32可為用於獨特地定址該陣列之該等記憶體單元各者之電路組態之一部分。於一些實施例中，可鄰近記憶體單元10設置「所選裝置」(未顯示)以減低利用呈記憶體陣列之記憶體單元期間至及/或自記憶體單元之非所欲電流洩漏。實例所選裝置包括二極體、電晶體、雙向閾值開關等等。
離子來源區域18貢獻最終形成一或多個跨切換區域16之導電橋之離子。該離子來源區域可包含任何適宜組合物或組合物之組合。於一些實施例中，該離子來源區域可包含鋁、銅、銀及碲中之一或多者；且可經組態以貢獻用於形成一或多個導電橋之鋁陽離子、銅陽離子及/或銀陽離子。
雖然顯示離子來源區域包含單一組合物，於其他實施例中，離 子來源區域可包含兩種或更多種不同組合物。例如，於一些實施例中，離子來源區域可具有包含AlTeN之第一部分，其中所列組合物係根據元素組成而非根據特定化學計量描述；及可具有包含CuZrAlTeO之第二部分，其中所列組合物係根據元素組成而非根據特定化學計量描述。第一部分可直接抵靠切換區域16，及第二部分可在第一部分與頂部電極14之間。下文參照圖4來描述包括兩個部分之離子來源區域。
切換區域16之至少一部分可藉由原子層沉積(ALD)形成以使得該部分針對組合物及厚度進行定製。例如，顯示圖1之所說明之切換區域16包含一個部分相對另一個部分而言係不同組合物之兩個部分20及22，且在這兩個部分之間之界面以線19進行圖解說明；及於一些實施例中，該等部分中之至少一個部分可藉由ALD形成。
於一些實施例中，藉由ALD形成之切換區域部分可具有在自大於0埃(Å)至小於或等於約20Å範圍內之厚度；及於一些實施例中，可具有小於或等於約12Å之厚度。於其中切換區域包括兩個部分20及22之圖1所顯示應用中，於一些實施例中，這兩個部分可藉由ALD形成；及於其他實施例中，該等部分中之一者可藉由ALD形成，及另一部分可藉由任何其他適宜方法形成，包括(例如)物理氣相沉積(PVD)、化學氣相沉積(CVD)、及/或在該部分下方之表面之氧化。例如，於一些實施例中，部分20可藉由電極12之表面之氧化形成，且因而其中電極12包含氮化鈦之實施例中可包含氧化鈦或TiOxNy。若部分20係藉由電極12之表面之氧化形成，則部分20可僅延伸跨電極12之上表面，而非具有所顯示之其中部分20亦延伸跨越介電材料13之表面之組態。
切換區域之各個部分可包含任何適宜組合物或組合物之組合；及於一些實施例中，可包含(基本上由/由)隨後之一或多者(組成)：GeS、GeSe、SiO、ZrO、TiO、TaO、HfO、AlO、WO、SnO、NbO、 HfSiO、ZrTiO、ZrWO、AlTiO、VO、MoO、NiO、YO、ReO、MnO、FeO、SiAlO、SiTiO等等；其中所列組合物係根據元素組成而非根據特定化學計量描述(例如，AlO可對應於Al2O3)。於一些實施例中，經ALD形成之部分可包含經形成達到在自大於0埃至小於或等於約16埃範圍內之厚度之HfSiO；及於一些實施例中，兩部分式切換區域之總厚度可為約20埃，該等部分中為經ALD形成之HfSiO之一部分具有約16埃之厚度。
於一些實施例中，部分20及22中之一者可由氧及一或多種過渡金屬(特定言之，於週期表第3至第12族中之金屬)所組成；及部分20及22中之另一者可由氧及一或多種非過渡元素(即，不在週期表第3至第12族中之元素)所組成；其中於一些實施例中該等非過渡元素可選自由金屬、半金屬、鹼土元素、及其混合物組成之群。例如，於一些實施例中，該等部分中之一者可包含氧化鉿、氧化鋯及氧化鈦中之一或多者；及該等部分中之另一者可包含二氧化矽及氧化鋁中之一者或兩者。於使用鹼土元素之一個實例實施例中，該等部分中之一者可包含氧化鎂。該等部分中之任一者或二者可藉由ALD形成，及該等部分中之任一者及二者可具有在自大於0Å至小於或等於約20Å、及於一些實施例中小於或等於約12Å範圍內之厚度。
在切換區域16中使用彼此係不同組合物之兩個部分，可使得切換區域之特徵經定製以達成可切換性與保留之間之所需平衡。於一些實施例中，發現使用切換區域之經ALD形成之部分可使得欲形成之切換區域具有比彼等在不存在該經ALD形成之部分下所達成者更佳之特徵。例如，於一些實施例中，切換區域之第一及第二部分中之一者包含氧化鉿及另一者包含氧化鋁；且該等部分中之至少一者係藉由ALD形成。發現切換區域具有相對僅包含氧化鉿、或僅包含氧化鋁之切換區域更佳的可切換性及保留特徵。而且，可切換性與保留之間之平衡 可與氧化鉿及氧化鋁之相對厚度相關聯，且因而可利用調整該等相對厚度來調諧該平衡。
雖然圖1之切換區域包括兩個部分，於其他實施例中，切換區域可經形成以包括多於兩個區域。下文參照圖10來描述包括多於兩個區域之切換區域之一個實例。此外，於一些實施例中，切換區域可經形成以包含單一均質經ALD形成之材料而非多個部分。下文參照圖11來描述僅包含單一均質經ALD形成之材料之切換區別之一個實例。
於一些實施例中，切換區域之經ALD形成之部分可具有小於單一單層之厚度；或換言之，可利用過少的循環形成以完成全單層。例如，於一些實施例中，經ALD形成之部分可利用在無法完成全單層之條件下的一至五個ALD循環形成，且因而可包含散落於整個表面上之改質區域。下文參照圖8及9來描述其中切換區域之一部分係經形成以包含散落改質區域而非全單層之實例實施例。
顯示圖1中之切換區域16呈LRS模式時包含導電橋26，而呈HRS模式時不包含該導電橋。雖然僅顯示一個導電橋，但於一些實施例中，呈LRS模式時可存在多個導電橋。此外，雖然顯示導電橋26跨越自電極12之頂部表面至離子來源18之底部表面之整個距離，但於其他實施例中，導電橋僅可部分地延伸跨越該距離。例如，於一些實施例中，導電橋可係不連續，及可由一或多個小間隙間斷。於操作中，電荷載子可「跳過(jump)」該等間隙以完成跨切換區域之電路。雖然顯示該單元之HRS模式中完全不存在導電橋26，但於其他實施例中，可於HRS模式中存在導電橋之一部分。
參照圖2至9來描述用於形成實例實施例記憶體單元之一些實例方法；其中圖2至4說明一種實例方法，圖5至7說明另一種實例方法，及圖8與9說明又一種實例方法。
參照圖2，構造10a包括上文參照圖1所述之電極12及介電材料 13。切換區域16之第一部分20係形成於電極12之上，及於所顯示實施例中，係直接抵靠該電極之上表面。第一部分20可藉由任何適宜處理形成，及於一些實例實施例中，可藉由ALD、CVD、PVD及電極12之下表面之氧化中之一或多種方法形成。
參照圖3，切換區域之第二部分22係利用ALD形成於第一部分20之上。切換區域16具有總厚度「T」，及於一些實施例中，該厚度可介於自約6Å至約20Å之範圍內。於一些實施例中，經ALD形成之部分22可具有自大於0Å至小於或等於約12Å之厚度。因此，於一些實施例中，經ALD形成之部分22可包含切換區域16之總厚度之至少約50%(以體積計)；及於其他實施例中，可包含總厚度之小於約50%(以體積計)。
第一及第二部分20及22為切換區域16之個別的離散部分，且因而包含一個部分相對另一個部分不同之組合物。於一些實施例中，部分20及22中之一者包含過渡金屬氧化物，而另一者則不包含。例如，於一些實施例中，部分20可包含(基本上由/由)一或多種過渡金屬及氧(組成)；及經ALD形成之部分22可包含(基本上由/由)一或多種非過渡元素及氧(組成)；其中該等非過渡元素中之至少一種非過渡元素可選自由金屬、半金屬、鹼土元素、及其混合物組成之群。於其他實施例中，第一部分20可包含(基本上由/由)一或多種非過渡元素及氧(組成)；及第二部分22可包含(基本上由/由)一或多種過渡金屬及氧(組成)。於一些實施例中，該等非過渡元素可包括矽及鋁中之一或二者，及該等過渡金屬可包括鉿、鈦及鋯中之一或多者。因此，於一些實施例中，經ALD形成之部分22及部分20可包含一個部分與另一個部分不同之組合物，其中該組合物包含氧及鋁、鉿、矽、鈦及鋯中之一或多者。
於其中經ALD形成之部分22包含過渡金屬氧化物之實施例中，部 分22之ALD形成可被認為是包括沉積一或多種過渡金屬於部分20之表面之上；及於其中經ALD形成之部分22包含非過渡元素氧化物之實施例中，部分22之ALD形成可被認為是包括沉積一或多種非過渡元素於部分20之表面之上(於一些實施例中，該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群)。
參照圖4，離子來源區域18係形成於切換區域16之上，及頂部電極14係形成於離子來源區域之上。於所顯示實施例中，離子來源區域18包括可分別稱為第一部分及第二部分之兩個離散部分40及42。於一些實施例中，部分40及42中之各者包含銅、銀及鋁中之至少一者。例如，於一些實施例中，第一部分40包含AlTeN，其中所列組合物係根據元素組成而非根據特定化學計量描述；及第二部分42包含CuZrAlTeO，其中所列組合物係根據元素組成而非根據特定化學計量描述。於所顯示實施例中，第一部分係直接抵靠切換區域16，及第二部分係在第一部分與頂部電極14之間。
圖4之構造包括多部分式切換區域16。該切換區域可藉由調整部分20及22之厚度及組成定製用於特定應用，此相對於在整個切換區域中僅使用一種材料之先前技術構造提供優點。已在先前技術且特定言之在美國專利公開案2011/0194329中描述具有多部分式切換區域之構造。該等構造藉由氧化某一個表面形成多部分式切換區域之一個部分，且因而該多部分式切換區域之該部分之組成係由該切換區域下之表面決定。不同地，圖4之多部分式切換區域16之各個部分可藉由沉積製程形成。因此，述於美國專利公開案2011/0194329中之構造之切換區域之至少一個部分將具有與直接抵靠該部分之組合物相同的非氧組分，而圖4之切換區域16之兩個部分之組合物可具有不具有與直接抵靠該等部分之任何組合物相同的非氧組分之組合物。於一些實施例中，切換區域16之這兩個部分可具有不具有任何與直接抵靠該等部分 之組合物相同的非氧組分之組合物之關係適用記憶體單元之HRS模式(即，其中導電長絲(conductive filament)不延伸貫穿切換材料之模式)，但可不適用記憶體單元之LRS模式，此乃因該導電長絲可由自直接抵靠切換材料之組合物遷移之離子形成。然而，於一些實施例中，切換區域16之各個部分可被認為是包含在導電長絲之組裝及拆除期間離子於其中遷移之主要基質；及於該等實施例中，各個部分之主要基質可經形成以不具有任何與任何直接抵靠該主要基質之組合物相同之非氧組分，而不論記憶體單元是呈HRS模式或是呈LRS模式。
利用不具有任何與直接抵靠切換材料之組合物相同之非氧組分之切換材料之組合物之能力會使得圖4之構造欲經形成具有相對述於美國專利公開案2011/0194329中之實施例增加之自由度，此可使得圖4之構造可經更佳定製用於某些應用。
雖然於一些實施例中可有利地形成不具有任何與直接抵靠切換材料之結構相同的非氧組分之組合物之切換材料，但於其他實施例中可期望形成具有一或多種與直接抵靠切換材料之結構相同的非氧組分之組合物之切換材料。因此，一些實施例包括形成具有包含一或多種與直接抵靠該切換材料之該部分之結構相同的非氧組分之部分之切換材料。於該等實施例中，切換材料之該部分可藉由(例如)ALD、CVD、PVD、及/或直接抵靠該切換材料之該部分之結構之氧化形成。
雖然圖2至4之實施例係經描述為具有可係或可不係藉由ALD形成之第一部分20、及為經ALD形成之部分之第二部分22；但於其他實施例中，該處理可經逆轉，以致第一部分20為經ALD形成之部分，及第二部分22可係或可不係藉由ALD形成。圖5至7繪示其中第一部分20為經ALD形成之部分之實例實施例。
參照圖5，構造10b包括以上參照圖1所述之電極12及介電材料 13。切換區域16之第一部分20係形成於電極12之上，及於所顯示實施例中，係直接抵靠電極12之上表面。第一部分20可藉由ALD形成，及於一些實施例中，可經形成達到在自大於0Å至小於或等於約12Å範圍內之厚度。
參照圖6，切換區域之第二部分22係利用例如ALD、CVD及PCD中之一或多種方法形成於第一部分20之上。切換區域16具有總厚度「T」，於一些實施例中，該總厚度可在自約6Å至約20Å範圍內。於一些實施例中，經ALD形成之部分20可佔切換區域16之總厚度之至少約50%(以體積計)；於其他實施例中，可佔總厚度之小於約50%(以體積計)；及於一些實施例中，可佔總厚度之約50%(以體積計)。
第一及第二部分20及22為切換區域16之個別的離散部分，且可包括以上參照圖3所述之組合物。因此，於一些實施例中，圖6之部分20及22中之一者包含過渡金屬氧化物，而另一者則不包含。例如，於一些實施例中，經ALD形成之部分20可包含(基本上由/由)一或多種過渡金屬及氧(組成)；及部分22可包含(基本上由/由)一或多種非過渡元素及氧(組成)；其中該等非過渡元素之至少一者可選自由金屬、半金屬、鹼土元素、及其混合物組成之群。於其他實施例中，經ALD形成之部分20可包含(基本上由/由)一或多種非過渡元素及氧(組成)；及第二部分22可包含(基本上由/由)一或多種過渡金屬及氧(組合)。於一些實施例中，兩個層均可由一或多種過渡金屬氧化物(例如，氧化鉿、氧化鉭等等)所組成。於一些實施例中，該等層中之一層或兩層可包含一或多種金屬氮化物(諸如氮化鋁)，及於該等實施例中，金屬氮化物可為絕緣性金屬氮化物。
參照圖7，離子來源區域18係形成於切換區域16之上，及頂部電極14係形成於該離子來源區域之上。於所顯示實施例中，離子來源區域18包含單一均質組合物，但在其他實施例中，其可包含兩個或更多 個個別的離散部分(諸如(例如)以上參照圖4所述之部分40及42)。於一些實施例中，離子來源區域18包含銅、銀及鋁中之至少一者；且亦可包含碲。
如上文參照圖1所述，一些實施例可包括ALD形成切換區域之一部分達到小於約一個單層之厚度。圖8與9繪示該等實施例之一個實例。
參照圖8，構造10c包括以上參照圖1所述之電極12及介電材料13。切換區域16之第一部分20係形成於電極12之上，及於所顯示實施例中，係直接抵靠電極12之上表面。第一部分20可藉由任何適宜處理形成，及於一些實例實施例中，可利用ALD、CVD、PVD及電極12之表面之氧化中之一或多種方法形成。
切換區域之第二部分係利用ALD形成於第一部分20之上，及於所顯示實施例中，第二部分包含跨部分20之表面形成之散落改質區域50。於一些實施例中，改質區域50可係使用含過渡金屬之前驅物形成，及因此可包含一或多種過渡金屬。或者或另外，改質區域50可係使用含非過渡元素之前驅物形成，及因此可包含一或多種非過渡元素。於一些實施例中，該等非過渡元素可選自由金屬、半金屬、鹼土元素、及其混合物組成之群；及因此可例如包含鋁及矽中之一或二者。
改質區域50可藉由利用過少的ALD循環以無法形成完整單層來形成，及於一些實施例中，可利用一至五個ALD循環形成。
參照圖9，離子來源區域18係形成於切換區域16之上，及頂部電極14係形成於該離子來源區域之上。於所顯示實施例中，離子來源區域18包含單一均質組合物，但於其他實施例中，其可包含兩個或更多個個別的離散部分(諸如(例如)以上參照圖4所述之部分40及42)。於一些實施例中，離子來源區域18包含銅、銀及鋁中之至少一者；且亦可 包含碲。
圖1至7之實施例使用包括兩個離散部分之切換區域。於其他實施例中，切換區域可包括多於兩個離散部分。例如，圖10顯示構造10d，其說明具有包括於第二部分22上之第三部分52之切換區域16之實例實施例記憶體單元。於一些實施例中，所有之部分20、22及52可係利用ALD形成。於其他實施例中，該等部分中之一或多者係利用除ALD外之處理法形成，但該等部分中之至少一者係利用ALD形成以可小心地定製該部分之組成及厚度。於一些實施例中，圖1至10之多個離散部分可留存在完成構造中，及於其他實施例中，一種構造可經加熱或者以其他方式經處理以合併該等部分中之至少一些部分為組合之組合物(諸如(例如)合金化組合物)。例如，於一些實施例中，交替之氧化鉿層及氧化矽層可藉由ALD(或其他適宜沉積法，諸如CVD或PVD)形成為離散部分，及該等層可於隨後進行處理以形成於整個切換區域中之矽酸鉿。該等個別層可具有任何適宜厚度；及於一些實施例中，可具有小於或等於約20Å、小於或等於約12Å、小於或等於約10Å等等之厚度。可有利地利用ALD來形成薄層，諸如，具有小於或等於約20Å之厚度之層。於另一個實例實施例中，氧化鋁鉿可藉由合併氧化鉿層及氧化鋁層形成於整個切換區域中。於另一個實例實施例中，包含鋁、氧及矽之材料(例如，矽酸鋁)可藉由合併氧化鋁層及二氧化矽層形成於整個切換區域中。
部分52可包含任何適宜組合物，及於一些實施例中，可包含以上相對於部分20及22所述之組合物中之一或多者。而且，雖然顯示部分52為連續層，但於其他實施例中，該部分可經形成為包含少於一個完整單層；及因此可類似圖8及9之散落區域50地形成。
於一些實施例中，切換區域之整體可藉由ALD形成為具有在自大於0Å至小於或等於約20Å、或小於或等於約12Å範圍內之厚度之單 一組合物。例如，圖11顯示例示具有包含單一經ALD形成之組合物54之切換區域16之實例實施例記憶體單元之構造10e。於一些實施例中，該組合物可包含(基本上由/由)隨後之一或多者(組成)：GeS、GeSe、SiO、ZrO、TiO、TaO、HfO、AlO、WO、SnO、NbO、ZrTiO、ZrWO、AlTiO、VO、MoO、NiO、YO、ReO、MnO、FeO、SiAlO、SiTiO等等；其中所列組合物係根據元素組成描述。於一些實施例中，該組合物可包含(基本上由/由)氧及鋁、鉿、矽、鈦及鋯中之一或多者(組成)。
利用ALD形成切換區域16之整體之優點在於如此作法可實現切換區域之組成及厚度之嚴格控制。維持切換區域薄(亦即，在自大於0Å至小於或等於約20Å、或小於或等於約12Å之厚度範圍內)之優點在於如此作法可使得PMC對電壓改變快速反應(亦即，可實現高可切換性)，此可能係一些應用中所期望的。
圖1至11之各種記憶體單元可為可同時經製造以形成積體電路記憶體陣列之大量記憶體單元之代表。
以上所述之記憶體單元及陣列可併入至電子系統中。該等電子系統可用於(例如)記憶體模組、裝置驅動器、電力模組、通訊模組、處理器模組、及特定應用模組中，且可包括多層多晶片模組。該等電子系統可為寬廣範圍之系統中之任何一者，諸如(例如)鐘、電視機、行動電話、個人電腦、汽車、工業控制系統、航空器等等。
附圖中各個實施例之特定定向僅為達說明目的，及於一些應用中該等實施例可相對於所顯示定向旋轉。提供於本文中之說明、及附隨之申請專利範圍係關於具有各個特徵之間所述關係之任何結構，而不論該等結構是否呈附圖之特定定向，還是相對於該定向旋轉。
為簡化附圖，附圖說明之該等橫截面視圖僅顯示在截面之平面內之特徵，而不顯示在截面之平面後方之材料。
當上文中提到某一結構為「位於」另一種結構「上」或「抵靠」另一種結構時，該結構可係直接位於另一結構上或亦可存在介入結構。相對地，當在提到某一結構為「直接在」另一種結構「上」或「直接抵靠」另一種結構時，則不存在介入結構。當在提到某一結構為「連接」或「耦合」至另一種結構時，該結構可係直接連接或耦合至另一種結構，或可存在介入結構。相對地，當在提到某一結構為「直接連接」或「直接耦合」至另一種結構時，則不存在介入結構。
一些實施例包括一種形成記憶體單元之方法。切換區域之至少一部分為沉積於第一電極之上達到在自大於0埃至小於或等於約20埃範圍內之厚度之原子層。第二電極係形成於該切換區域之上。
一些實施例包括一種形成記憶體單元之方法。切換區域之第一部分係形成於第一電極之上。該切換區域之第二部分係形成於該第一部分之上，其中該第二部分係藉由原子層沉積形成達到在自大於0埃至小於或等於約20埃範圍內之厚度。該第二部分為不同於該第一部分之組合物。離子來源區域係形成於該切換區域之上。第二電極係形成於該離子來源區域之上。
一些實施例包括一種在一對電極之間具有切換區域之記憶體單元。切換區域經組態以可逆地保留導電橋。當在該導電橋保留在切換區域中時，記憶體單元係呈低電阻狀態，及當在該導電橋不在切換區域中時，係呈高電阻狀態。切換區域包括兩個或更多個離散部分，且該等部分中之一個部分具有在自大於0埃至小於或等於約20埃範圍內之厚度，及在該記憶體單元之高電阻狀態中不具有與直接抵靠該等部分中之該一個部分之任何組合物相同的非氧組分。
10a‧‧‧構造
12‧‧‧底部電極
13‧‧‧介電材料
14‧‧‧頂部電極
16‧‧‧切換區域
18‧‧‧離子來源區域
20‧‧‧切換區域之第一部分
22‧‧‧切換區域之第二部分
40‧‧‧離散部分/第一部分
42‧‧‧離散部分/第二部分

Claims (34)

  1. 一種形成記憶體單元之方法，該方法包括：沉積多層相對於彼此不同之組合物於第一電極之上；合併該等層以形成具有該等層之經組合組合物之切換區域；及於該切換區域之上形成第二電極。
  2. 如請求項1之方法，其中該等層係利用ALD、CVD及PVD中之一或多種方法形成。
  3. 如請求項1之方法，其中該等層係利用ALD形成達到在自大於0埃至小於或等於約20埃範圍內之厚度。
  4. 如請求項1之方法，其中該等層包含氧化鉿及氧化矽。
  5. 如請求項1之方法，其中該等層包含氧化鉿及氧化鋁。
  6. 如請求項1之方法，其中該等層包含氧化鋁及氧化矽。
  7. 一種形成記憶體單元之方法，該方法包括：將切換區域之至少一部分原子層沉積於第一電極之上達到在自大於0埃至小於或等於約20埃範圍內之厚度；及於該切換區域之上形成第二電極。
  8. 如請求項7之方法，其中該原子層沉積法沉積一或多種過渡金屬。
  9. 如請求項7之方法，其中該原子層沉積法形成包含氧及一或多種過渡金屬之材料。
  10. 如請求項7之方法，其中該原子層沉積法形成包含氮及一或多種金屬之材料。
  11. 如請求項7之方法，其中該原子層沉積法沉積一或多種非過渡元素；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群。
  12. 如請求項7之方法，其中該原子層沉積法形成包含氧及一或多種非過渡元素之材料；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群。
  13. 如請求項7之方法，其中該原子層沉積法形成包含氧及鋁、鉿、矽、鈦及鋯中之一或多者之材料。
  14. 如請求項7之方法，該方法進一步包括於該切換區域之上形成離子來源區域，且接著於該離子來源區域之上形成該第二電極。
  15. 如請求項14之方法，其中該離子來源區域包含鋁、銅、銀及碲中之一或多者。
  16. 如請求項7之方法，其中：該第一電極包含氮化鈦；該原子層沉積法於該第一電極之氮化鈦之上形成氧化物；且該方法進一步包括：於該切換區域之上形成第一材料；該第一材料包含AlTeN，其中所列組合物係根據元素組成而非根據特定化學計量描述；於該第一材料之上形成第二材料；該第二材料包含CuZrAlTeO，其中所列組合物係根據元素組成而非根據特定化學計量描述；及於該第二材料之上形成該第二電極。
  17. 如請求項7之方法，其中該原子層沉積法僅形成該切換區域之一部分。
  18. 如請求項17之方法，其中該切換區域包括兩個或更多個離散部分。
  19. 一種形成記憶體單元之方法，該方法包括：於第一電極之上形成切換區域之第一部分；於該第一部分之上形成該切換區域之第二部分，其中該第二 部分係藉由原子層沉積法形成達到在自大於0埃至小於或等於約20埃範圍內之厚度；該第二部分為不同於該第一部分之組合物；於該切換區域之上形成離子來源區域；及於該離子來源區域之上形成第二電極。
  20. 如請求項19之方法，其中該切換區域具有在自約6埃至約20埃範圍內之總厚度。
  21. 如請求項19之方法，其中該第二部分係利用至少一個原子層沉積循環及少於或等於5個總原子層沉積循環形成。
  22. 如請求項19之方法，其中該原子層沉積法沉積一或多種過渡金屬。
  23. 如請求項19之方法，其中該原子層沉積法沉積一或多種非過渡元素；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群。
  24. 如請求項19之方法，其中：該第二部分係由氧及一或多種過渡金屬所組成；及該第一部分係由氧及一或多種非過渡元素所組成；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群。
  25. 如請求項19之方法，其中該第二部分佔該切換區域總厚度之至少約50體積%。
  26. 如請求項19之方法，其中該第二部分佔該切換區域總厚度之小於約50體積%。
  27. 如請求項19之方法，其中：該第二部分係由氧及一或多種非過渡元素所組成；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組 成之群；及該第一部分係由氧及一或多種過渡金屬所組成。
  28. 如請求項19之方法，該方法進一步包括於該第二部分之上形成該切換區域之至少一個額外部分。
  29. 一種記憶體單元，其包括：位於一對電極之間並包含第一離散部分及第二離散部分之切換區域，其中該第一離散部分具有在自大於0埃至小於或等於約20埃範圍內之厚度，且在該記憶體單元之高電阻狀態中不具有與直接抵靠該第一離散部分之任何組合物相同的非氧組分。
  30. 如請求項29之記憶體單元，其中該等第一及第二離散部分中之一者比另一者更厚。
  31. 如請求項29之記憶體單元，其中該切換區域之該等第一及第二離散部分中之一者包含鋁、鉿、矽、鈦及鋯中之一或多者。
  32. 如請求項29之記憶體單元，其中該切換區域之該等第一及第二離散部分中之一者具有小於一個單層之厚度。
  33. 如請求項29之記憶體單元，其中：該第一離散部分係由氧及一或多種過渡金屬所組成；及該第二離散部分係由氧及一或多種非過渡元素所組成；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群。
  34. 如請求項29之記憶體單元，其中：該第一離散部分係由氧及一或多種非過渡元素所組成；其中該等非過渡元素係選自由金屬、半金屬、鹼土元素、及其混合物組成之群；及該第二離散部分係由氧及一或多種過渡金屬所組成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508931B2 (en) 2013-01-10 2016-11-29 Micron Technology, Inc. Memory cells and methods of forming memory cells

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084017B2 (en) * 2014-01-17 2018-09-25 Sony Semiconductor Solutions Corporation Switch device and storage unit having a switch layer between first and second electrodes
US9431606B1 (en) * 2015-08-12 2016-08-30 Micron Technology, Inc. Memory cells
TWI612701B (zh) 2017-01-25 2018-01-21 華邦電子股份有限公司 導電橋接式隨機存取記憶體及其製造方法
KR102275269B1 (ko) * 2018-12-26 2021-07-09 한양대학교 에리카산학협력단 메모리 소자 및 그 제조 방법
JP2021048258A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 抵抗変化素子

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563185B2 (en) * 2001-05-21 2003-05-13 The Regents Of The University Of Colorado High speed electron tunneling device and applications
JP3627106B2 (ja) * 2002-05-27 2005-03-09 株式会社高純度化学研究所 原子層吸着堆積法によるハフニウムシリケート薄膜の製造方法
DE102005016244A1 (de) * 2005-04-08 2006-10-19 Infineon Technologies Ag Speicherzelle, Speichereinrichtung und Verfahren zu deren Herstellung
KR20080047482A (ko) * 2005-09-23 2008-05-28 엔엑스피 비 브이 반도체 디바이스용 구조체 제조 방법
US7741638B2 (en) * 2005-11-23 2010-06-22 Hewlett-Packard Development Company, L.P. Control layer for a nanoscale electronic switching device
US20080011996A1 (en) 2006-07-11 2008-01-17 Johannes Georg Bednorz Multi-layer device with switchable resistance
KR100791477B1 (ko) * 2006-08-08 2008-01-03 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
EP2111641B1 (en) 2007-01-22 2017-08-30 Cree, Inc. Illumination devices using externally interconnected arrays of light emitting devices, and method of fabricating same
JP2009146478A (ja) 2007-12-12 2009-07-02 Sony Corp 記憶装置および情報再記録方法
US8343813B2 (en) * 2009-04-10 2013-01-01 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US8134194B2 (en) * 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
JP5397668B2 (ja) 2008-09-02 2014-01-22 ソニー株式会社 記憶素子および記憶装置
US20100140578A1 (en) 2008-12-05 2010-06-10 Seagate Technology Llc Non volatile memory cells including a composite solid electrolyte layer
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
JP2010251529A (ja) * 2009-04-16 2010-11-04 Sony Corp 半導体記憶装置およびその製造方法
KR20110062904A (ko) * 2009-12-04 2011-06-10 한국전자통신연구원 저항형 메모리 장치 및 그 형성 방법
JP2011124511A (ja) * 2009-12-14 2011-06-23 Sony Corp 記憶素子および記憶装置
JP2011134909A (ja) * 2009-12-24 2011-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理システム
US20110156197A1 (en) 2009-12-31 2011-06-30 Tivarus Cristian A Interwafer interconnects for stacked CMOS image sensors
US8134139B2 (en) * 2010-01-25 2012-03-13 Macronix International Co., Ltd. Programmable metallization cell with ion buffer layer
JP5732827B2 (ja) 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
EP2561545B1 (en) * 2010-04-19 2017-10-25 Hewlett-Packard Enterprise Development LP Nanoscale switching devices with partially oxidized electrodes
KR20110132125A (ko) * 2010-06-01 2011-12-07 삼성전자주식회사 비휘발성 메모리 소자 및 비휘발성 메모리 소자의 형성방법
US8796656B2 (en) 2010-06-04 2014-08-05 Micron Technology, Inc. Oxide based memory
JP5696378B2 (ja) * 2010-06-15 2015-04-08 ソニー株式会社 記憶装置の製造方法
US8520425B2 (en) * 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
US8724369B2 (en) 2010-06-18 2014-05-13 Sandisk 3D Llc Composition of memory cell with resistance-switching layers
US8737111B2 (en) * 2010-06-18 2014-05-27 Sandisk 3D Llc Memory cell with resistance-switching layers
US8415652B2 (en) * 2010-06-21 2013-04-09 Hewlett-Packard Development Company, L.P. Memristors with a switching layer comprising a composite of multiple phases
WO2012008160A1 (ja) * 2010-07-14 2012-01-19 パナソニック株式会社 不揮発性記憶装置及びその製造方法
JP5156060B2 (ja) * 2010-07-29 2013-03-06 シャープ株式会社 不揮発性半導体記憶装置
JP2012064808A (ja) * 2010-09-16 2012-03-29 Sony Corp 記憶素子および記憶装置
US8487289B2 (en) * 2010-10-06 2013-07-16 Hewlett-Packard Development Company, L.P. Electrically actuated device
JP5566845B2 (ja) 2010-10-14 2014-08-06 株式会社東芝 半導体装置の製造方法
US20120225532A1 (en) * 2011-03-03 2012-09-06 Tel Epion Inc. Method for controlling a resistive property in a resistive element using a gas cluster ion beam
JP2012186316A (ja) * 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
JP2012199336A (ja) * 2011-03-18 2012-10-18 Sony Corp 記憶素子および記憶装置
US8951829B2 (en) 2011-04-01 2015-02-10 Micron Technology, Inc. Resistive switching in memory cells
JP2012243826A (ja) 2011-05-16 2012-12-10 Toshiba Corp 不揮発性記憶装置
JP5708930B2 (ja) * 2011-06-30 2015-04-30 ソニー株式会社 記憶素子およびその製造方法ならびに記憶装置
EP2541666B1 (en) 2011-07-01 2014-08-20 Autoliv Development AB A battery safety arrangement for a motor vehicle
US8519373B2 (en) * 2011-08-11 2013-08-27 Micron Technology, Inc. Memory cells
US9287498B2 (en) * 2011-09-14 2016-03-15 Intel Corporation Dielectric thin film on electrodes for resistance change memory devices
CN104285033A (zh) 2011-11-15 2015-01-14 哈利伯顿能源服务公司 增强型电阻率测量的装置、方法和系统
US8741698B2 (en) * 2011-11-29 2014-06-03 Intermolecular, Inc. Atomic layer deposition of zirconium oxide for forming resistive-switching materials
US9117515B2 (en) * 2012-01-18 2015-08-25 Macronix International Co., Ltd. Programmable metallization cell with two dielectric layers
US8698119B2 (en) * 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8741772B2 (en) * 2012-02-16 2014-06-03 Intermolecular, Inc. In-situ nitride initiation layer for RRAM metal oxide switching material
JP2013197422A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 不揮発性記憶装置及びその製造方法
US8759807B2 (en) * 2012-03-22 2014-06-24 Micron Technology, Inc. Memory cells
JP6050015B2 (ja) 2012-03-30 2016-12-21 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
TWI458077B (zh) * 2012-05-31 2014-10-21 Ind Tech Res Inst 電阻式隨機存取記憶體及其製造方法
US8871621B2 (en) * 2012-12-20 2014-10-28 Intermolecular, Inc. Method of forming an asymmetric MIMCAP or a schottky device as a selector element for a cross-bar memory array
US8809205B2 (en) * 2012-12-20 2014-08-19 Intermolecular, Inc. Sequential atomic layer deposition of electrodes and resistive switching components
US9276203B2 (en) * 2012-12-20 2016-03-01 Intermolecular, Inc. Resistive switching layers including Hf-Al-O
US9047940B2 (en) * 2013-01-10 2015-06-02 Intermolecular, Inc. Resistive random access memory cells having variable switching characteristics
US8921821B2 (en) 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US10490740B2 (en) * 2013-08-09 2019-11-26 Sony Semiconductor Solutions Corporation Non-volatile memory system with reliability enhancement mechanism and method of manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508931B2 (en) 2013-01-10 2016-11-29 Micron Technology, Inc. Memory cells and methods of forming memory cells

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