TW201432853A - 導體結構及其製造方法 - Google Patents

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Abstract

一種層間導體結構的製造方法。製造方法包括形成由複數個半導體接觸墊構成的一堆疊，半導體接觸墊耦合於一電路的各個主動層。半導體接觸墊包括複數個外周圍，各個外周圍具有一側壁，側壁耦合於各個主動層。雜質係沿著外周圍植入以形成複數個外周圍低電阻區域於接觸墊上。接著在半導體接觸墊構成的堆疊中形成複數個開口，開口暴露一用於對應的半導體接觸墊上的層間導體之著陸區且定義一內周圍於至少一半導體接觸墊上。經由植入雜質以沿著內周圍形成複數個內周圍低電阻區域用於層間導體接觸，內周圍低電阻區域係連續地且與對應的外周圍低電阻區域重疊。

Description

導體結構及其製造方法
本揭露內容是有關於一種高密度記憶裝置，且特別是有關於一種三維高密度記憶裝置中用以連接多層平面的結構及其製造方法。
三維(3D)記憶裝置的特徵在於具有多層結構，且各層包括一記憶單元的平面陣列。對於特定的三維堆疊記憶裝置而言，多個主動層可包括多個主動條，依主動條的材料可配置為記憶單元的位元線或字元線，並堆疊成彼此間隔開來的脊形(ridge-like)結構。此些主動層可以由摻雜(p型或n型)或未摻雜的半導體材料製成。在此種三維記憶裝置中，多個記憶單元可以設置於堆疊的位元線或字元線以及與其交叉的字元線或位元線的多個交叉點(cross-point)，以形成一個三維記憶陣列。
如上所述的記憶裝置記載於美國專利公開案第2012/0182806號案，發明名稱為「具有交錯記憶串配置及串選擇結構的3D記憶陣列體結構(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)」，發明人為陳士弘與呂函庭；以及美國專利案第8,363,476號案，發明名稱為「記憶裝置、其製造方法與操作方法(Memory Device, Manufacturing Method And Operating Method Of The Same)」，發明人為陳士弘與呂函庭。以上兩美國專利係為本申請案之受讓人所共同擁有且在此做為參照(incorporated by reference)。上述例子中，主動條(active strips)耦合於各層的接觸墊(pad)。接觸墊配置成階梯式(stairstep)結構以提供多個著陸區(landing area)至多個層間導體(interlayer conductor)。特別對於大型陣列，接觸墊的電阻可能相對較高，因而減緩裝置的操作。並且，跨過陣列而至各個主動條的多個電流路徑可能彼此不同，使得控制電路(control circuitry)及感應電路(sensing circuitry)更為複雜。
因此，設計者們無不致力於開發研究一種三維記憶裝置的結構，藉此其中的多層彼此可連結，而使得裝置的操作特性變異降低。
一種三維裝置的互連結構(interconnect structure)包括複數個半導體接觸墊形成的一堆疊，各半導體接觸墊分別耦合於對應的複數個主動層中的複數個主動材料條。堆疊中的一個半導體接觸墊具有一個外周圍，外周圍包括至少一側壁耦合於一主動層。複數個外周圍低電阻區域沿著堆疊中的半導體接觸墊的外周圍設置，而降低外周圍低電阻區域之電阻至低於內部區域的電阻。堆疊中之半導體接觸墊亦具有複數個開口，開口暴露一個以上接觸墊上的一個以上著陸區。開口定義一內周圍於一接觸墊上。複數個內周圍低電阻區域亦可沿著堆疊中的半導體接觸墊的內周圍設置，亦降低內周圍低電阻區域之電阻至低於內部區域的電阻。
根據本揭露內容的實施例，外周圍低電阻區域可以經由佈植雜質並以一個以上遠離法線方向的角度將雜質導入接觸墊構成的圖案化堆疊中而形成。於一些實施例中，可以在形成外周圍低電阻區域之後形成接觸墊裡的開口。經由佈植雜質並以一個以上實質上的法線(垂直)角度導入雜質，可以沿著半導體接觸墊之內周圍而形成內周圍低電阻區域，以降低內周圍低電阻區域的電阻，以及降低各個暴露的著陸區的電阻，使此兩者降低至低於半導體接觸墊之內部區域的電阻。內周圍低電阻區域至少包括著陸區，於一些實施例中，內周圍低電阻區域更包括一重疊區域，與外周圍低電阻區域重疊，而在對應的半導體接觸墊上形成一個低電阻的通道。本揭露內容之實施例相較於習知的技術具有許多優點。舉例來說，本方法可以應用於用以接觸具有例如至少四層以上之多層結構的導體結構的半導體接觸墊堆疊。各個半導體接觸墊的接觸區域的特徵在於具有高導電性(conductance)用以提供高速操作。本揭露內容之其他方面及優點係描述於以下之發明內容及申請專利範圍。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100．．．三維半導體裝置
200、302、304、306．．．堆疊
211、213．．．半導體層
210、212、214．．．絕緣層
216．．．半導體基板
308．．．間隙
311、313、356、402B、403B、404B、405B、412A、413A、414A、415A、612、614、616、618．．．半導體接觸墊
312、314．．．側壁
312a．．．第一側壁
312b．．．第二側壁
322a~329a、322b~329b、402、403、404、405、412、413、414、415．．．主動條
402C1、402C2、403C、404C、802a、802b、802c．．．開口
409．．．串選擇線閘極結構
419．．．源極線端
425-1~425-N．．．導體
426、427．．．閘極選擇線
428．．．源極線
452．．．記憶材料層
454．．．矽化物層
604、902．．．雜質
606．．．箭頭
608、904．．．法線
610．．．基板
612．．．角度
620、920．．．光罩
702．．．外周圍低電阻區域
702a、702b．．．區域
704、1004b、1004c、1004d．．．內部區域
710a、710b．．．輪廓線
804a、804b、804c、804d、1204a、1204b、1204c、1204d．．．著陸區
806a、806b、806c．．．內周圍
958．．．平面解碼器
959．．．位元線
960．．．三維反及閘快閃記憶陣列
961．．．列解碼器
962．．．字元線
963．．．行解碼器
964．．．串選擇線
965．．．匯流排
966．．．方塊
967．．．資料匯流線
968．．．方塊
969．．．狀態機
971．．．數據資料輸入線
972．．．數據資料輸出線
974．．．其他電路
975．．．積體電路線
1002a、1002b、1002c、1002d．．．內周圍低電阻區域
1102．．．絕緣充填材料
1106．．．厚度
1202a、1202b、1202c、1202d．．．接觸開口
1302．．．導電材料
1302b、1304b．．．區域
ML1、ML2、ML3．．．金屬線
1400．．．流程圖
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420．．．步驟
第1圖繪示一半導體裝置之透視圖，該半導體裝置包括用於互連接觸結構之半導體接觸墊。
第2~13、7A、7B、8A、10A~13A及13B圖繪示一三維半導體裝置的導體結構之製造方法示意圖。
第14圖繪示一三維半導體裝置的導體結構之製造方法流程圖。
第15圖繪示一積體電路示意圖，該積體電路包括具有行、列及平面解碼電路的三維反及閘(NAND)快閃記憶陣列。
以下係提出各種實施例搭配圖式進行詳細說明，實施例所提出的細部結構和製程步驟僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。本發明之保護範圍當視後附之申請專利範圍所界定者為準。具有通常知識者當可依據實際實施態樣的需要對該些步驟及結構細節加以修飾或變化。不同實施例中之相似元件係以相似的元件符號標示。
第1圖繪示一實施例之如前述引用之美國專利公開案2012/0182806例示之三維半導體裝置(例如是一記憶裝置)100之透視圖。多種絕緣材料係形成但未繪示於圖中以較佳地表示主動層。複數個主動層包括複數個半導體條及複數個半導體接觸墊以連接複數個層間導體及其他元件。三維半導體裝置100係形成並覆蓋一具有一絕緣層(未繪示)形成於其上的基板。基板可包括一個以上的積體電路以及其他結構。如圖式所示，四個半導體接觸墊402B、403B、404B及405B位於由複數個主動層所形成的堆疊之近端(proximal end)上，而四個半導體接觸墊412A、413A、414A及415A位於堆疊之遠端(distal end)上。然而，主動層及對應的半導體接觸墊的數目可以延伸至任意的N層，其中N是大於1的整數。如圖式所示，三維半導體裝置包括以絕緣材料間隔開的複數個主動條(例如402、403、404、405)構成的複數個堆疊。半導體接觸墊(例如402B、403B、404B及405B)終止(terminate)對應的複數個主動層中的複數個主動條。如上所述，半導體接觸墊402B、403B、404B及405B電性耦合於複數個主動層，以連接於解碼電路以在陣列中選擇層。半導體接觸墊402B、403B、404B及405B可以在主動層圖案化時一併圖案化，可能的例外情況是層間連接(interlayer connector)的連通柱(via)。實施例中，各個主動條包括一半導體材料以適於作為一通道。此些條係脊形(ridge-like)並沿Y軸延伸，因此主動條402、403、404、405可以作為複數個主體，包括多個快閃記憶單元串之通道區於例如是水平(horizontal)反及閘串構造中。本實施例中，記憶材料層452塗佈複數個主動條構成的複數個堆疊，而於其他實施例中，記憶材料層452塗佈複數個主動條的至少一邊側壁上。於其他實施例中，主動條可以作為垂直反及閘串構造的字元線。比方說，本揭露內容所引用之美國專利8,363,476即為一例。
主動條構成的各堆疊的一端終止於半導體接觸墊，而另一端終止於一源極線。因此，主動條402、403、404、405於近端終止於半導體接觸墊402B、403B、404B和405B，而通過閘極選擇線427後於遠端終止於源極線端419。主動條412、413、414、415於遠端終止於半導體接觸墊412A、413A、414A和415A，而通過閘極選擇線426後於主動條的近端終止於源極線端(例如是源極線428)。
在如第1圖所示的實施例中，複數個導體425-1到425-N正交配置在複數個主動條構成的複數個堆疊上。複數個導體425-N在由複數個堆疊所定義出的複數個溝槽(trench)中具有與複數個主動條構成的堆疊共形之複數個表面，並且堆疊上的主動條402、403、404、405的側面和導體425-1到425-N(例如是字元線或源極選擇線)交叉點定義出介面區的多層陣列。如圖式所示，一矽化物層(例如是矽化鎢、矽化鈷、矽化鈦或矽化鎳)454可以形成於導體(例如是字元線或源極選擇線)的頂表面上。
根據實施的方式，記憶材料層452可以包括多層介電電荷儲存結構。舉例來說，一個多層電荷儲存結構包括一個穿隧層、一電荷捕捉層和一阻隔層(blocking layer)，穿隧層包括一氧化矽，電荷捕捉層包括一氮化矽，阻隔層包括一氧化矽。於一些實施例中，介電電荷儲存層中的穿隧層可以包括具有厚度小於2奈米的一第一氧化矽層、具有厚度小於3奈米的一氮化矽層及具有厚度小於3奈米的一第二氧化矽層。於其他實施例中，記憶材料層452可以僅包括一個電荷捕捉層，而不包括任何穿隧層或阻隔層。
在另一實施例中，可採用一反熔絲(anti-fuse)材料，例如是二氧化矽、氮氧化矽或其他矽氧化物，其厚度例如是1~5奈米。亦可採用其他類型的反熔絲材料，例如氮化矽。於採用反熔絲材料的實施例中，主動條402、403、404、405可以是具有第一導電型(例如是p型)的半導體材料。導體(例如是字元線或源極選擇線)425-N可以是具有第二導電型(例如是n型)的半導體材料。舉例來說，主動條402、403、404、405可以由p型多晶矽製成，而導體425-N可以由相對重摻雜的n+型多晶矽或相對重摻雜的p+型多晶矽製成。於採用反熔絲材料的實施例中，主動條的寬度必須足夠提供空間以產生空乏區以達到二極體的操作。因此，三維陣列中的多晶矽條及導體線之間的交叉點形成複數個記憶單元，此些記憶單元包括一整流器，整流器由陰極和陽極之間且具有可程式化的反熔絲層的p-n接面所形成。
於其他實施例中，記憶材料可以採用不同的可程式化電阻記憶材料，包括金屬氧化物，例如是氧化鎢形成於鎢上、或摻雜金屬氧化物、或其他材料。部分此些材料形成的裝置可以是可程式化的且可以在多電壓或多電流抹除，並且可以進行單元內多位元儲存的操作。
如第1圖所示，半導體接觸墊402B、403B、404B和405B電性耦合於裝置中對應的層中複數個主動條的一側壁上，例如是經由形成一連續的圖案化半導體層而完成。於一些實施例中，接觸墊可以電性耦合於對應的層中複數個主動條的兩側壁上。於其他實施例中，接觸墊可以經由其他材料與結構連接至主動條，以達成裝置操作所需的電壓及電流的電性連通。並且，於本實施例中，半導體接觸墊402B、403B、404B和405B中除了最底層者之外，包括複數個開口402C1、402C2、403C、404C，開口暴露底下接觸墊上的著陸區，並形成一個階梯狀結構。開口定義接觸墊上的複數個內周圍。
第2~13、7A、7B、8A、10A~13A及13B圖繪示互連接觸結構之製造方法示意圖，其中互連接觸結構用於在高密度三維半導體結構(例如是記憶裝置)中將主動元件連接至各種控制電路(包括，舉例來說，一讀取電路或一解碼電路)的導線。
第2圖繪示一互連接觸結構之製造方法示意圖，如此透視圖所示，堆疊200的半導體層211、213由絕緣層212間隔開來。絕緣層214覆蓋半導體層213。圖式中僅繪示兩個半導體層211、213，然而實際上可以包括更多層。各個半導體層211、213可以係藉由適合的雜質成分(n型或p型)輕度摻雜或者係未摻雜，如此則各半導體層可具有一第一電阻。半導體層構成的堆疊形成於半導體基板216上並覆蓋半導體基板216，且經由絕緣層210而與半導體基板216絕緣。半導體基板216可以是矽、矽絕緣體(silicon on insulator，SOI)、矽鍺化合物、及其他類型基板。根據實施的類型，一種以上的控制電路可以形成於基板216上。絕緣層210可以是氧化矽、氮化矽、例如是以氧化矽和氮化矽交錯設置的多層堆疊(例如是ONO堆疊)、高介電值介電材料、低介電值介電材料、及其他類型材料。
第3圖繪示複數個彼此間隔開來的主動條堆疊302、304耦合於半導體接觸墊構成的堆疊306的透視圖，其中半導體接觸墊構成的堆疊306係由半導體層構成的堆疊200所形成。半導體層堆疊200包括覆蓋的絕緣層214，整體進行一圖案化及蝕刻製程以形成耦合於半導體接觸墊(306)的複數個間隔開來的主動條堆疊302、304。本實施例係以兩個堆疊302、304為例說明，然而主動條堆疊的數目可以依照實際應用與設計而增加至例如8、32、64、128個甚至更多。圖案化及蝕刻製程包括形成一圖案化光罩(未繪示)於絕緣層214上並覆蓋複數個半導體層，以及進行一蝕刻製程。圖案化光罩可以由光感性材料製成，例如是光阻或一硬遮罩材料。硬遮罩材料可以是介電材料，例如是氧化矽或氮化矽。硬遮罩材料也可以是金屬材料，或者是其他類型材料。如本實施例所示，複數個間隔開來的堆疊302、304各具有脊形結構並沿Y方向對齊排列，而半導體接觸墊之堆疊306配置垂直於間隔開來的主動條堆疊302、304且沿X方向對齊排列。各主動條包括半導體層211、213的一對應部分且被絕緣層212間隔開。各半導體接觸墊之一側壁耦合於層中的複數個主動條。如圖式所示，半導體接觸墊313的側壁312耦合於來自半導體層213的複數個主動條，半導體接觸墊311的側壁314耦合於來自半導體層211的複數個主動條。半導體接觸墊313、311可視作一外周圍，沿著縱向(圖式中的X方向)包括複數個第一側壁和複數個第二側壁，複數個末端沿著橫向(圖式中的Y方向)具有一寬度。
第4圖繪示一主動材料圖案化層的簡化佈局圖，其中包括在第一側壁312a上的主動條322a~329a和第二側壁312b上的主動條322b~329b。堆疊306中的各個半導體接觸墊，例如半導體接觸墊356具有一外周圍，外周圍包括至少一側壁(312a或312b)耦合於主動條的對應的層。
第5圖繪示記憶材料452係平面沈積(blanket deposition)覆蓋複數個主動層之堆疊302、304 (接觸墊係移除以簡化圖式)及絕緣層210的暴露區域之透視圖。此平面沈積可以在堆疊中的接觸墊區域被光罩覆蓋時進行。為了更清楚描述各個元件，半導體接觸墊之堆疊306不繪示於第5圖中，且Y-Z平面係前置。位於主動層之堆疊302、304之間的間隙308係繪示於圖式中。記憶材料452可以具有如第1圖之實施例所述的一介電電荷捕捉結構，或其他記憶材料。
第6圖繪示以雜質604對複數個主動層及類似於第3圖所示之半導體接觸墊堆疊進行第一佈植處理的簡化透視圖。雜質604與半導體層(第2圖之211、213)具有相同的導電型(n型或p型)。於其他實施例中，雜質604和半導體層可以具有不同的導電型。四個主動層中的四個半導體接觸墊612、614、616、618及對應的主動條322a、323a之堆疊係繪示於圖式中，且半導體接觸墊堆疊係前置。半導體接觸墊之間的絕緣層未繪示以使得圖式較清楚。如圖式所示，雜質604以一個以上的入射角傾斜佈植於接觸墊的外周圍區域，該傾斜角度相對於基板610表面的法線608可以例如是0~89度。在進行佈植時，基板610可以根據箭頭606方向在X-Y平面上轉動，使得雜質604以一個以上相對於基板的晶面的角度612(扭角)進行佈植。在多個實施例中，傾斜角、扭角以及離子能量係適當選用使得一個連續的外周圍低電阻區域702可沿著堆疊中各個半導體接觸墊612、614、616、618的外周圍形成，此部分會在後續第7、7A及8圖再做詳細介紹。再者，佈植雜質可以在複數個堆疊(302、304)的主動條被光罩620覆蓋時進行，如此一來佈植處理實質上便不影響複數個主動層中的複數個主動材料條的電阻。
第7圖繪示半導體接觸墊612、614、616、618之堆疊進行第一佈植處理後的透視圖。第7A圖繪示第7圖中之半導體接觸墊堆疊306及對應的複數個主動層之上視圖。如圖式所示，第一佈植處理沿著堆疊中各個半導體接觸墊的外周圍形成複數個外周圍低電阻區域702。本實施例中，外周圍低電阻區域702沿著外周圍相對的側壁係連續的，且被一內部區域704分隔開來(成為702a和702b)。於其他實施例中，此階段的外周圍低電阻區域可以沿著外周圍並包括末端(未繪示)係連續的，這可以經由例如是在離子佈植過程中離子減速時經由分散或擴散產生的離散效應(straggling effect)而達成。在一些實施例中，來自第一佈植處理的雜質604降低外周圍低電阻區域702之電阻至低於堆疊中的各個半導體接觸墊之內部區域704的電阻。
第7B圖繪示形成導體線於複數個主動層之上及之間後之半導體接觸墊612、614、616、618之堆疊的佈局圖，並且，相較於主動層垂直對齊並以輪廓線710a和710b圈起的區域中形成串選擇線(SSL)閘極結構(例如是第1圖所示的串選擇線閘極結構409)，致使一串選擇電晶體形成於靠近接觸墊處，此串選擇電晶體可以用於選擇個別的主動條堆疊。導線(未繪示於第7B圖)可以包括複數個字元線(第1圖所示的425-N)。
第8圖繪示複數個開口形成於如第7圖所示之半導體接觸墊之堆疊的各個半導體接觸墊上的透視圖，其中開口僅不形成於最低層的接觸墊上。開口802a形成於接觸墊612上，開口802b形成於接觸墊614上，開口802c形成於接觸墊616上。各個開口暴露其下方的複數個半導體接觸墊之各個接觸區域的著陸區。如圖式所示，著陸區804a形成於接觸墊612上，著陸區804b形成於接觸墊614上，著陸區804c形成於接觸墊616上，著陸區804d形成於接觸墊618上。再者，各個開口進一步為各個半導體接觸墊定義一內周圍。如圖式所示，內周圍806a相關連於接觸墊612的開口802a，內周圍806b相關連於接觸墊614的開口802b，內周圍806c相關連於接觸墊616的開口802c。階梯結構可以經由一個以上的圖案化及蝕刻製程並利用依次遞減一光罩層的長度而形成各個暴露的著陸區而形成。形成階梯結構的各種方法的細節係描述於例如是美國專利案第8,383,512號案，申請日為2011/5/14，發明名稱為「多層連線結構之製造方法(Method for Making Multilayer Connection Structure)」，發明人為陳士弘、呂函庭、李鴻志與楊金成。以上美國專利係為本申請案之受讓人所共同擁有且在此做為參照。
第8A圖繪示包括主動條322a、323a之半導體接觸墊之堆疊之中的一層(例如是接觸墊614)之佈局圖。如圖式所示，接觸墊614上的開口802b定義接觸墊614裡的一內周圍806b。接觸墊614上暴露的著陸區804b位於重疊的層612的開口802a與層614的開口802b所定義的區域中。
第9圖繪示如第8圖所示的半導體接觸墊612、614、616、618之堆疊進行第二佈植處理的透視圖。第二佈植處理採用雜質(n型或p型)902。雜質902可以和在第一佈植處理時用於定義區域702a和702b的雜質具有相同的極性(polarity)。如圖式所示，雜質902以一實質上垂直於基板(X-Y平面)的傾斜角度進行佈植，例如是以法線904方向進行佈植。為了使雜質902可以到達區域804a、804b、804c、804d，佈植導入的角度可以是大約0~30度的微傾角。在進行第二佈植處理時，基板同樣可以根據箭頭906方向在X-Y平面上轉動一個以上適當的扭角，使使得第二雜質(902)可以均勻分佈。再者，佈植雜質可以在複數個堆疊的主動條322、323a被光罩920覆蓋時進行，如此一來佈植處理實質上便不影響複數個主動層中的複數個主動材料條的電阻。
第10圖繪示半導體接觸墊612、614、616、618之堆疊進行第二佈植處理後的透視圖。第10A圖繪示堆疊中間的一個層(例如是接觸墊614)的佈局圖。在一些實施例中，第二佈植處理的傾斜角、扭角、離子能量及其他參數係適當選用，使得各個內周圍低電阻區域1002a、1002b、1002c及1002d分別形成於各個半導體接觸墊612、614、616、618的暴露的著陸區中，並橫跨過各個暴露區域的寬度(沿Y方向)。各個內周圍低電阻區域1002a、1002b、1002c及1002d可分別重疊於對應的各個外周圍低電阻區域以形成一連續的低電阻區域。舉例來說，接觸墊614上的內周圍低電阻區域1002a與外周圍低電阻區域702a、702b重疊。再者，相較於對應的各個內周圍低電阻區域，各個接觸墊614、616、618被上面一層阻隔的內部區域1004b、1004c、1004d可能維持高電阻。如第10A圖所示，進行第二佈植處理時，接觸墊614上的內部區域1004b被至少其上層612所阻隔，因此相較於內周圍低電阻區域1002b和外周圍低電阻區域702a、702b，接觸墊614上的內部區域1004b具有實質上較高的電阻。
第11圖繪示沈積一絕緣充填材料1102後如第10圖所示的半導體接觸墊612、614、616和618的透視圖。第11A圖繪示沿第11圖之X-Y平面之剖面圖。絕緣充填材料1102覆蓋用於各個半導體接觸墊612、614、616和618之層間導體的著陸區裡的內周圍低電阻區域1002a、1002b、1002c及1002d，並且從最頂層(本實施例例如是層612)起算具有一厚度1106。如圖式所示，於一些實施例中，內周圍低電阻區域包括的雜質可以填滿整個接觸墊的深度。絕緣充填材料1102可以是氧化矽、氮化矽、例如是以氧化矽和氮化矽交錯設置的多層堆疊(例如是ONO堆疊)、高介電值介電材料、低介電值介電材料、以上之組合、及其他類型材料。絕緣充填材料1102可以以例如是化學氣相沈積(CVD)沈積而成，舉例來說，可以是電漿化學氣相沈積(PECVD)、低溫化學氣相沈積、物理氣相沈積(PVD)、旋轉塗覆(spin-on coating process)、或者上述方式之任意組合。沈積完成的絕緣充填材料1102可能會具有一表面形狀(surface topography)，可以平坦化以形成一實質上平坦的表面，以利於後續的顯影製程。根據不同的實施態樣，此平坦化步驟可以經由化學機械研磨方式、電漿背蝕刻(plasma etch back)方式、或上述方式之組合完成。
第12圖繪示複數個接觸開口(或通孔)1202a、1202b、1202c、1202d形成於如第11圖所示之結構的絕緣充填材料1102中之透視圖。第12A圖繪示沿第12圖之X-Z平面之剖面圖。各個接觸開口1202a、1202b、1202c、1202d在絕緣充填材料中垂直延伸(如圖式之Z方向)，以暴露供給各個半導體接觸墊的著陸區1204a、1204b、1204c、1204d的一內周圍低電阻區域表面。接觸開口1202a、1202b、1202c、1202d可以經由先形成一圖案化光罩覆蓋於絕緣充填材料1102上，接著根據圖案化光罩作為光罩層蝕刻絕緣充填材料而形成。於一些實施例中，蝕刻絕緣充填材料時，半導體接觸墊可以作為蝕刻阻擋層。
第13圖繪示如第12圖所示之結構於沈積一導電材料1302以形成層間導體後的透視圖。第13A圖繪示沿第13圖之X-Z平面之剖面圖。導電材料1302充填入各個接觸開口1202a、1202b、1202c、1202d並與各個半導體接觸墊612、614、616、618上的著陸區1204a、1204b、1204c、1204d物理性接觸以及電性接觸。導電材料1302可以是摻雜具有與內周圍低電阻區域和外周圍低電阻區域具有相同極性的雜質之多晶矽。導電材料1302亦可以是一金屬材料，例如是鎢、銅、鋁、以及其他適於用作互連的材料。採用金屬材料作為導電材料時，各個接觸開口需先內襯一擴散阻隔層，以防止裝置被金屬材料所污染。
第13B圖繪示一實施例之位於如第13圖所示的半導體接觸墊之堆疊中間的接觸墊(614)之X-Y平面的佈局圖。同樣地，本實施例係採用半導體接觸墊之堆疊中間的接觸墊614為例說明。多種元件，例如主動層322a、323a以及輪廓線710a和710b圈起的串選擇線區域係如前所述。在內周圍低電阻區域1002b內部之著陸區1204b係繪示於圖式中，其中著陸區1204b係用於接觸墊614上的層間導體(接觸開口1202b中)。階梯結構中，用於接觸墊614上層的半導體接觸墊(例如是接觸墊612)的接點設置於區域1304b中，而用於接觸墊614下層的半導體接觸墊(例如是接觸墊616和618)的接點設置於區域1302b中。
之後，進行後段製程(back-end-of-line process)以完成此裝置的製作，後段製程例如是金屬化製程以形成如第1圖所示的金屬線ML1、ML2和ML3、保護層(passivation)的製作、以及其他需要的製程。金屬化製程提供各個接觸結構至各個讀取電路之間的互連，以決定對應的記憶串(memory string)的一狀態(state)。
第14圖繪示依照一實施例之半導體裝置之製造方法流程圖1400。製造方法包括以下的步驟。
步驟1402：形成一由絕緣體間隔開來的半導體材料之堆疊(或其他主動材料之堆疊，例如是一金屬、一金屬氮化物、一硫化物…等)。本實施例中，半導體材料可以是未摻雜之多晶矽或輕摻雜(n型或p型)之多晶矽。
步驟1404：形成複數個由半導體材料製成的平行條以及一個由複數個半導體接觸墊構成的堆疊，以形成前述半導體材料之堆疊。半導體接觸墊具有一外周圍，外周圍之一側壁耦合於對應的複數個平行條之層。
步驟1406：以佈植雜質方式於各個半導體接觸墊上各形成一外周圍低電阻區域，以降低外周圍區域之電阻至低於內部區域之電阻。
步驟1408：針對如第1圖所示之記憶裝置，沈積一記憶材料覆蓋於至少複數個主動材料平行條之上。
步驟1410：形成複數個開口於複數個半導體接觸墊之上以暴露一著陸區，以提供給各個半導體接觸墊上的層間導體。開口定義對應的半導體接觸墊上的一內周圍。
步驟1412：以佈植雜質方式形成複數個內周圍低電阻區域，以降低暴露的著陸區域之電阻至低於內部區域之電阻。
步驟1414：沈積一絕緣充填材料覆蓋複數個半導體接觸墊。
步驟1416：在絕緣充填材料的部分區域形成複數個接觸開口(或通孔)，以暴露各個半導體接觸墊上的著陸區。
步驟1418：以一導電材料充填接觸開口，導電材料例如是摻雜多晶矽材料或是一金屬材料。
步驟1420：進行後段製程以完成此裝置的製作。
以上的步驟係根據一些實施例提供一種用於高密度三維裝置的接觸導體之低電阻著陸區的製造方法。低電阻著陸區形成於半導體接觸墊上，半導體接觸墊耦合於對應的配置為多個電路的主動條，例如是記憶裝置的位元線或字元線。根據實施態樣的不同，以上所述的製程步驟可以以不同於第14圖所示的順序進行。舉例來說，記憶材料的沈積(步驟1408)可以在外周圍低電阻區域形成於半導體接觸墊上(步驟1406)之前進行。
第15圖繪示根據本揭露內容之一實施例之積體電路的簡化方塊圖。積體電路線975包括一三維反及閘快閃記憶陣列960，其位於一具有低電阻接觸墊於各個主動層的基板上，且具有例如類似於第1圖所示的結構。一列解碼器961耦合於複數個字元線962，且沿著記憶陣列960的列配置。一行解碼器963耦合於沿著對應於記憶陣列960中的堆疊配置的行所配置的複數個串選擇線964，用以從陣列960中讀取及程式化數據資料。一平面解碼器958經由複數個位元線959耦合於記憶陣列960中的複數個平面。位址係提供於匯流排965上至行解碼器963、列解碼器961及平面解碼器958。本實施例中，方塊966中的感應放大器及數據資料輸入結構經由資料匯流線967耦合於行解碼器963。數據資料經由數據資料輸入線971由積體電路線975的輸入/輸出埠或其他積體電路975的內建或外部的數據資料來源提供至方塊966中的數據資料輸入結構。於實施例中，積體電路可包括其他電路974，亦如是一通用處理器、特定用途的應用電路、或多個模組的組合，用以提供反及閘快閃記憶單元陣列提供的系統單晶片功能。數據資料經由數據資料輸出線972由方塊966中的感應放大器提供至積體電路975的輸入/輸出埠或其他積體電路975的內建或外部的數據資料目的地。
本實施例中，一控制器利用偏壓安排狀態機969控制方塊968中經由電壓供應器產生或提供的偏壓安排供給電壓應用，例如是讀取電壓、抹除電壓、程式電壓、抹除驗證電壓、及程式驗證電壓。控制器可以利用目前已知的特殊用途邏輯電路運作。於其他實施例中，控制器包括一通用處理器，通用處理器可以裝設在同樣的積體電路上，而執行一電腦程式以控制裝置的運作。在更進一步的其他實施例中，特殊用途邏輯電路以及一通用處理器之組合可以用來製作執行此控制器。
於一些實施例中，係提供一裝置。裝置可以經由如第14圖所示的流程製作。此裝置包括一個以複數個主動層所製作的電路以及耦合於各個主動層的複數個半導體接觸墊構成的堆疊。半導體堆疊可以包括輕摻雜之多晶矽或未摻雜之多晶矽。根據實施例的態樣，多個主動層可以配置為記憶裝置的字元線或位元線。堆疊中的半導體接觸墊包括複數個外周圍。各個外周圍包括至少一側壁，各個側壁耦合於複數個主動層之各個主動層。半導體接觸墊包括複數個外周圍低電阻區域，外周圍低電阻區域具有以一個以上遠離法線的角度佈植的植入雜質，以降低半導體接觸墊於外周圍區域的電阻。於一些實施例中，此裝置包括複數個開口。各個開口暴露各個半導體接觸墊上的著陸區，並且在至少一半導體接觸墊上定義一內周圍，內周圍與對應的半導體接觸墊係重疊。再者，半導體接觸墊沿著複數個內周圍包括複數個內周圍低電阻區。內周圍低電阻區域具有以一個以上實質上垂直於基板表面的角度(法線方向)佈植的植入雜質，以降低著陸區的電阻至低於內部區域的電阻。
於一些實施例中，係提供一積體電路記憶裝置。記憶裝置包括一三維記憶單元陣列。三維記憶單元陣列包括複數個主動層。主動層包括複數個由半導體材料製成的圖案化層。於一實施例中，圖案化層包括複數個由半導體材料製成的平行條，平行條配置為用於記憶單元的局部字元線或局部位元線，其末端連接至各個半導體接觸墊。半導體接觸墊可以經由如第14圖所示的流程之製造方法來製成。各個半導體接觸墊包括一具有一側壁的外周圍，側壁連接至半導體材料製成的複數個平行條。於一些實施例中，圖案化層中的複數個半導體接觸墊係設置而成一堆疊。半導體接觸墊沿著外周圍及半導體接觸墊之堆疊的開口包括複數個外周圍低電阻區域。各個開口暴露一用於對應的半導體接觸墊之堆疊中的接觸導體的著陸區，且進一步在至少一半導體接觸墊上定義一內周圍，內周圍覆蓋對應的半導體接觸墊。內周圍低電阻區域係沿著堆疊中各個半導體接觸墊的內周圍配置。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．三維半導體裝置
402B、403B、404B、405B、412A、413A、414A、415A．．．半導體接觸墊
402、403、404、405、412、413、414、415．．．主動條
402C1、402C2、403C、404C．．．開口
409．．．串選擇線閘極結構
419．．．源極線端
425-1~425-N．．．導體
426、427．．．閘極選擇線
428．．．源極線
452．．．記憶材料層
454．．．矽化物層
ML1、ML2、ML3．．．金屬線

Claims (27)

  1. 一種互連接觸結構(interconnect contact structure)之製造方法，包括：
    形成由複數個半導體接觸墊構成的一堆疊(stack of semiconductor pads)，該些半導體接觸墊分別耦合於一電路的複數個主動層，該堆疊中的該些半導體接觸墊具有複數個外周圍(outside perimeter)，各該外周圍包括至少一側壁耦合於各該主動層；
    沿著該些半導體接觸墊之該些外周圍形成複數個外周圍低電阻區域(outside perimeter lower resistance region)；
    形成複數個開口於該些半導體接觸墊構成的該堆疊中，各該開口暴露對應的該半導體接觸墊之一著陸區(landing area)，並定義複數個內周圍(inside perimeter)於該些半導體接觸墊上，各該內周圍與對應之各該半導體接觸墊係重疊(overlap)；以及
    沿著該些半導體接觸墊之該些內周圍形成複數個內周圍低電阻區域(inside perimeter lower resistance region)。
  2. 如申請專利範圍第1項所述之記憶裝置之製造方法，其中該些內周圍低電阻區域包括複數個該著陸區並與該些外周圍低電阻區域係重疊。
  3. 如申請專利範圍第1項所述之記憶裝置之製造方法，其中該些半導體接觸墊包括輕摻雜(relatively lightly doped)之多晶矽或未摻雜之多晶矽。
  4. 如申請專利範圍第1項所述之記憶裝置之製造方法，其中形成該些外周圍低電阻區域之步驟包括佈植雜質(implanting impurities)，以降低該些外周圍低電阻區域之電阻至低於該些半導體接觸墊之複數個內部區域的電阻。
  5. 如申請專利範圍第4項所述之記憶裝置之製造方法，其中該佈植雜質之步驟包括以遠離該些外周圍之法線一個以上的入射角度導入該雜質。
  6. 如申請專利範圍第1項所述之記憶裝置之製造方法，其中形成該些內周圍低電阻區域之步驟包括佈植雜質，以降低該些著陸區及該些外周圍低電阻區域之電阻至低於該些半導體接觸墊之複數個內部區域的電阻。
  7. 如申請專利範圍第5項所述之記憶裝置之製造方法，其中該佈植雜質之步驟包括以一實質上垂直的入射角度導入該雜質穿過該些開口至該些著陸區上。
  8. 如申請專利範圍第1項所述之記憶裝置之製造方法，更包括：
    形成一絕緣充填材料(insulator fill material)覆蓋該些半導體接觸墊構成的該堆疊以及該些開口；以及
    形成複數個層間導體(interlayer conductor)，該些層間導體穿過該些開口中的該絕緣充填材料以接觸該些著陸區。
  9. 如申請專利範圍第1項所述之記憶裝置之製造方法，其中該些半導體接觸墊構成的該堆疊係連接於對應的該主動層中的複數個主動材料條，該些主動材料條包括複數個記憶單元元件。
  10. 如申請專利範圍第9項所述之記憶裝置之製造方法，其中該些主動材料條包括複數個局部位元線，用於該電路中的該些記憶單元。
  11. 如申請專利範圍第9項所述之記憶裝置之製造方法，其中該些主動材料條包括複數個局部字元線，用於該電路中的該些記憶單元。
  12. 如申請專利範圍第9項所述之記憶裝置之製造方法，更包括：
    在形成該些外周圍低電阻區域和形成該些內周圍低電阻區域於該些半導體接觸墊上時，保護該些主動材料條。
  13. 一種裝置，包括：
    一電路，包括複數個主動層；
    複數個半導體接觸墊形成的一堆疊，該些半導體接觸墊分別耦合於複數個主動層中的各該主動層，該些半導體接觸墊具有複數個外周圍，各該外周圍包括至少一側壁耦合於各該主動層；
    該些半導體接觸墊沿著該些外周圍具有複數個外周圍低電阻區域；
    複數個開口位於該些半導體接觸墊構成的該堆疊中，各該開口暴露對應的該半導體接觸墊上之一著陸區，並定義複數個內周圍於該些半導體接觸墊上，各該內周圍與對應之各該半導體接觸墊係重疊；以及
    該些半導體接觸墊沿著該些內周圍具有複數個內周圍低電阻區域。
  14. 如申請專利範圍第13項所述之裝置，其中該些內周圍低電阻區域包括複數個該著陸區並與該些外周圍低電阻區域係重疊。
  15. 如申請專利範圍第13項所述之裝置，其中該些半導體接觸墊包括輕摻雜之多晶矽或未摻雜之多晶矽。
  16. 如申請專利範圍第13項所述之裝置，其中該些外周圍低電阻區域具有植入雜質，該植入雜質降低該些外周圍低電阻區域之電阻至低於該些半導體接觸墊之複數個內部區域的電阻。
  17. 如申請專利範圍第16項所述之裝置，其中該植入雜質係以遠離該些外周圍之法線一個以上的入射角度導入雜質而形成。
  18. 如申請專利範圍第13項所述之裝置，其中該些內周圍低電阻區域具有植入雜質，該植入雜質降低該些著陸區及該些外周圍低電阻區域之電阻至低於該些半導體接觸墊之複數個內部區域的電阻。
  19. 如申請專利範圍第18項所述之裝置，其中該植入雜質係以一實質上垂直的入射角度導入雜質穿過該些開口至該些著陸區上而形成。
  20. 如申請專利範圍第13項所述之裝置，更包括：
    一絕緣充填材料(insulator fill material)覆蓋該些半導體接觸墊構成的該堆疊以及該些開口；以及
    複數個層間導體(interlayer conductor)，該些層間導體穿過該些開口中的該絕緣充填材料以接觸該些著陸區。
  21. 如申請專利範圍第13項所述之裝置，其中該些主動層其中之一包括複數個主動材料條，該些主動材料條接觸該堆疊中的該些半導體接觸墊其中之一，該些主動材料條包括複數個記憶單元元件。
  22. 如申請專利範圍第21項所述之裝置，其中該些主動材料條包括複數個局部位元線，用於該電路中的該些記憶單元。
  23. 如申請專利範圍第21項所述之裝置，其中該些主動材料條包括複數個局部字元線，用於該電路中的該些記憶單元。
  24. 一種積體電路記憶裝置，包括：
    一記憶單元陣列，包括複數個主動層，該些主動層包括複數個由半導體材料製成的圖案化層，該些圖案化層包括複數個由半導體材料製成的平行條(parallel strips of semiconductor material)，該些平行條的末端(end)連接至一半導體接觸墊，該半導體接觸墊具有一外周圍，該外周圍之一側壁連接至該些平行條；
    複數個該半導體接觸墊於該些圖案化層中設置成一堆疊；
    該些半導體接觸墊沿著該些外周圍具有複數個外周圍低電阻區域；
    複數個開口位於該些半導體接觸墊構成的該堆疊中，各該開口暴露該堆疊中對應的該半導體接觸墊上之一著陸區，並定義複數個內周圍於該些半導體接觸墊上，各該內周圍與對應之各該半導體接觸墊係重疊；以及
    該些半導體接觸墊沿著該些內周圍具有複數個內周圍低電阻區域。
  25. 如申請專利範圍第24項所述之積體電路記憶裝置，其中該些內周圍低電阻區域包括複數個該著陸區並與該些外周圍低電阻區域係重疊。
  26. 如申請專利範圍第24項所述之積體電路記憶裝置，其中該些平行條包括複數個局部位元線，用於該電路中的該些記憶單元。
  27. 如申請專利範圍第24項所述之積體電路記憶裝置，其中該些平行條包括複數個局部字元線，用於該電路中的該些記憶單元。
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