TW201431145A - 具有改良靈敏度的垂直式霍耳效應元件 - Google Patents

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Abstract

一種垂直式霍耳效應元件包括設置於一垂直式霍耳效應元件的傳感器之間之位置的一低電壓P阱區以導致垂直式霍耳效應元件之改良靈敏度。一種方法導致具有改良靈敏度的垂直式霍耳效應元件。

Description

具有改良靈敏度的垂直式霍耳效應元件
本發明一般關於磁場感測元件，特別是關於一種對磁場具有改良靈敏度的垂直式霍耳效應元件。
已知能感測磁場的霍耳效應元件。有各種不同類型的霍耳效應元件，例如，平面式霍耳元件、垂直式霍耳效應元件、及圓形垂直式霍耳(CVH)元件。
如已知悉，一些上述的霍耳效應元件往往具有平行於支撐磁場感測元件之基板的最大靈敏度軸，而其他的上述霍耳效應元件往往具有垂直於支撐磁場感測元件之基板的最大靈敏度軸。特別是，平面式霍耳元件往往具有垂直於基板的靈敏度軸，而垂直式霍耳效應元件和CVH感測元件往往具有平行於基板的靈敏度軸。
靈敏度是一個能用以表示上面類型之霍耳效應元件之每一者特性的參數。例如，能以每伏特每高斯之微伏特(即，μV/G/V)的單位來表示靈敏度，其中每高斯之微伏特係指霍耳效應元件所經歷的每高斯之霍耳效應 元件的輸出電壓，而其中伏特係指被施加以驅動霍耳效應元件的DC電壓。
一般而言，希望有高靈敏度，因為高靈敏度為霍耳效應元件所產生的輸出信號提供良好的信號雜訊比。
本發明提出一種具有高靈敏度的垂直式霍耳效應元件。
依照本發明之一態樣，一種設置於一基板上的霍耳元件包括設置於基板上方的N型外延層。霍耳元件亦包括複數個傳感器，植入且散佈至外延層中。複數個傳感器的相鄰對由分隔區隔開。複數個傳感器之每一者包括一各自N+型散佈。霍耳元件也包括一低電壓P阱區，植入且散佈至外延層中。低電壓P阱區延伸進這些分隔區中。霍耳元件係配置以在複數個傳感器的至少一對之間產生一霍耳電壓。霍耳電壓對直接的平行於基板之主表面的磁場最有反應。
在上述霍耳元件之一些實施例中，霍耳元件能包括下列之任何組合中的態樣之一或更多者。
在霍耳元件之一些實施例中，複數個傳感器係排成一直線，形成一垂直式霍耳效應元件，或排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
在霍耳元件之一些實施例中，霍耳元件係配 置以在複數個傳感器的至少兩者之間傳送一驅動電流，且其中延伸至分隔區中的低電壓P阱區之深度被選擇以迫使驅動電流更深且與基板之主表面相比更垂直地進入外延層中，導致更靈敏的霍耳元件。
在一些實施例中，霍耳元件更包含：一P型障壁結構，設置於外延層下，植入基板中且圍繞複數個傳感器，其中P型障壁結構從基板散佈至外延層中；及一P阱區，植入且散佈至外延層中且包圍在外延層之一上表面的複數個傳感器，其中P型障壁結構和P阱區係在垂直於基板的方向上耦接以對外延層內的電荷形成一障壁。
在霍耳元件之一些實施例中，在複數個傳感器之相鄰對中心之間的一間隔(Sp_pkpk)係在3.5微米之約+/-百分之十內。
在霍耳元件之一些實施例中，在複數個傳感器之其一者的邊緣與P阱區的最近邊緣之間的一距離(Es_pkep)係在5.5微米之約+/-百分之十內。
在霍耳元件之一些實施例中，距複數個傳感器之其一者的邊緣與低電壓P阱區在散佈前的最近邊緣的一最小距離(Sp_pklp)係在0.4微米之約+/-百分之十內。
在霍耳元件之一些實施例中，複數個傳感器在平行於基板的主表面之方向上的高度(PKH)係在9.0 微米之約+/-百分之十內。
在霍耳元件之一些實施例中，複數個傳感器在平行於基板的主表面之方向上的寬度(PKW)係在1.0微米之約+/-百分之十內。
在霍耳元件之一些實施例中，距epi層之外邊緣與在平行於基板的主表面之方向上的P型障壁結構在散佈前的最近邊緣的最小距離(SP_eppb)係在5.0微米之約+/-百分之十內。
在霍耳元件之一些實施例中，由P阱區的相對邊緣之間定義的epi層之寬度(EP_width)係在20.0微米之約+/-百分之十內。
在霍耳元件之一些實施例中，複數個傳感器係排成一直線，形成一垂直式霍耳效應元件。
在霍耳元件之一些實施例中，複數個傳感器係排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
依照本發明之另一態樣，一種在一基板上製造一霍耳元件的方法包括沉積設置於基板上的一N型外延層。方法亦包括將複數個傳感器植入且散佈至外延層中。複數個傳感器的相鄰對由分隔區隔開。複數個傳感器之每一者包括一各自N+型散佈。方法也包括將一低電壓P阱區植入且散佈至外延層中。低電壓P阱區延伸至分隔區中。霍耳元件係配置以在複數個傳感器的至少一對之間產生一霍耳電壓。霍耳電壓對直接的平行於基板之主表面的 磁場最有反應。
在上述方法之一些實施例中，方法能包括下列之任何組合中的態樣之一或更多者。
在方法之一些實施例中，複數個傳感器係排成一直線，形成一垂直式霍耳效應元件，或排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
在方法之一些實施例中，霍耳元件係配置以在複數個傳感器的至少兩者之間傳送一驅動電流，且其中延伸至分隔區中的低電壓P阱區之深度被選擇以迫使驅動電流更深且與基板之主表面相比更垂直地進入外延層中，導致更靈敏的霍耳元件。
在一些實施例中，方法更包含：將外延層下的一P型障壁結構植入基板中，且圍繞複數個傳感器；將P型障壁結構從基板散佈且散佈至外延層中；及將一P阱區植入且散佈至外延層中，且包圍在外延層之表面的複數個傳感器，其中P型障壁結構和P阱區變成在垂直於基板的方向上耦接以對外延層內的電荷形成一障壁。
在方法之一些實施例中，在複數個傳感器之相鄰對中心之間的一間隔(Sp_pkpk)係在3.5微米之約+/-百分之十內。
在方法之一些實施例中，在複數個傳感器之其一者的邊緣與P阱區的最近邊緣之間的一距離 (Es_pkep)係在5.5微米之約+/-百分之十內。
在方法之一些實施例中，距複數個傳感器之其一者的邊緣與低電壓P阱區在散佈前的最近邊緣的一最小距離(Sp_pklp)係在0.4微米之約+/-百分之十內。
在方法之一些實施例中，複數個傳感器在平行於基板的主表面之方向上的高度(PKH)係在9.0微米之約+/-百分之十內。
在方法之一些實施例中，複數個傳感器在平行於基板的主表面之方向上的寬度(PKW)係在1.0微米之約+/-百分之十內。
在方法之一些實施例中，距epi層之外邊緣與在平行於基板的主表面之方向上的P型障壁結構在散佈前的最近邊緣的一最小距離(SP_eppb)係在5.0微米之約+/-百分之十內。
在方法之一些實施例中，由P阱區的相對邊緣之間的距離定義的epi層之一寬度(EP_width)係在20.0微米之約+/-百分之十內。
在方法之一些實施例中，複數個傳感器係排成一直線，形成一垂直式霍耳效應元件。
在方法之一些實施例中，複數個傳感器係排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
100‧‧‧霍耳效應元件組合
102a‧‧‧垂直式霍耳效應元件
102b‧‧‧垂直式霍耳效應元件
102c‧‧‧垂直式霍耳效應元件
102d‧‧‧垂直式霍耳效應元件
104‧‧‧傳感器
106‧‧‧平面式霍耳效應元件
108‧‧‧傳感器
200‧‧‧垂直式霍耳效應元件
202‧‧‧傳感器
204‧‧‧外延區
206‧‧‧LP區
210‧‧‧PBL結構
300‧‧‧基板
302‧‧‧接點
304‧‧‧金屬
306‧‧‧P阱區
310‧‧‧硼磷矽玻璃層
312‧‧‧電流
314‧‧‧場氧化層
316‧‧‧區域
228‧‧‧距離
220‧‧‧距離
216‧‧‧距離
226‧‧‧高度
218‧‧‧寬度
212‧‧‧PBL
402‧‧‧曲線
404‧‧‧曲線
500‧‧‧圓形垂直式霍耳感測元件
502‧‧‧傳感器
504‧‧‧共同外延區
506‧‧‧LP區
530‧‧‧垂直式霍耳效應元件
532‧‧‧垂直式霍耳效應元件
510‧‧‧P型障壁結構
528‧‧‧距離
520‧‧‧距離
516‧‧‧距離
526‧‧‧高度
518‧‧‧寬度
522‧‧‧距離
514‧‧‧寬度
從下列之圖的詳細說明可更加充分地了解本 發明之上述特徵以及發明本身，其中：第1圖係顯示平面霍耳效應元件與四個垂直式霍耳效應元件之組合的上視圖之方塊圖，導致能結合電子元件(未顯示)之結構，能產生代表在三維空間中的磁場向量之振幅的輸出信號；第2圖係顯示具有低電壓P阱區的第1圖之垂直式霍耳效應元件的剖面上視圖之方塊圖；第3圖係顯示第2圖之垂直式霍耳效應元件的垂直剖面之方塊圖；第4圖係顯示第2和3圖之霍耳效應元件的低電壓P阱區之濃度對深度的圖；及第5圖係顯示具有低電壓P阱區之圓形垂直式霍耳(CVH)感測元件的剖面上視圖之方塊圖。
在敘述本發明之前，說明一些介紹性的概念及術語。如本文所使用，「基板」之術語係用以說明任何類型之具有於其上能沉積半導體材料及/或於其中能植入且散佈半導體材料之平坦表面的結構。在一些實施例中，基板是一種具有P型原子(即，離子)濃度之特定範圍的P型矽基板。
如本文所使用，「epi」之術語係用以指外延層，例如，設置於基板(例如，P型基板)上方且具有N型原子(即，離子)濃度之特定範圍的N型外延層。
如本文所使用，「N+」或「NP」之術語係用以指植入且散佈至半導體層(例如，距基板最遠之外延層的表面)中且具有N型原子(即，離子)濃度之另一特定範圍的區域。
如本文所使用，「P阱」之術語係用以指植入且散佈至半導體層(例如，距基板遠之外延層的表面)中且具有P型原子(即，離子)濃度之特定範圍的區域。
如本文所使用，「低電壓P阱」或簡稱「LP」之術語係用以指植入且散佈至半導體層(例如，距基板遠之外延層的表面)中且具有P型原子(即，離子)濃度之特定範圍的區域。
如本文所使用，「P型障壁層」或簡稱「PBL」之術語係用以指植入且散佈至半導體層中(例如，植入基板且接著向上散佈至外延(epi)層中)的區域。能在PBL植入和散佈步驟之後生長epi層，且能在場氧化程序期間進行向上散佈至epi層中。
如本文所使用，「P+」或「PP」之術語係用以指植入且散佈至半導體層(例如，距基板最遠之外延層的表面)中且具有P型原子(即，離子)濃度之另一特定範圍的區域。
如本文所使用，上述類型的半導體結構之濃度落入下列範圍中：基板=每立方公分約1×1015個P型原子(例如，硼原子)。
epi=每立方公分約5×1014至約1×1016個N型原子(例如，砷原子)。
其中：5×1014能表示epi塊摻雜的濃度；及、1×1016能表示在由額外epi植入步驟產生之約2um深度的epi層之表面區域的濃度(此外，1×1015至6×1015)
N+=每立方公分約1×1020個N型原子(例如，磷原子)。
P阱=每立方公分約1×1016個P型原子(例如，硼原子)。
LP=每立方公分約5×1017個原子(例如，硼原子)。
PBL=每立方公分約1×1018至約2×1018個P型原子(例如，硼原子)。
P+=每立方公分約3×1019至約5×1019個P型原子(例如，硼原子)。
在一些實施例中，濃度超出上述範圍或值，但約在上述範圍或值的+/-百分之二十內。
在敘述本發明之前，應注意有時參考本文中具有特定形狀(例如，矩形)的組件。然而，本領域之其中一個通常技藝者將了解本文所述之技術適用於各種大小和形狀。
參考第1圖，一種示範霍耳效應元件組合100包括平面式霍耳效應元件106且也用於垂直式霍耳效應元件102a、102b、102c、102d。平面式霍耳效應元件106能包括例如四個傳感器，其中的傳感器108只不過是一個實 例。於下結合第2和3圖更充分地說明傳感器。垂直式霍耳效應元件102a、102b、102c、102d之每一者能包括例如五個傳感器，其中的傳感器104只不過是一個實例。然而，將了解特別是，垂直式霍耳效應元件102a、102b、102c、102d能具有大於五個傳感器之傳感器。於下結合第2、3和4圖更充分地說明垂直式霍耳效應元件102a、102b、102c、102d之結構。
將了解上述傳感器108、104是能對其進行電子連線的半導體結構。也將了解平面式霍耳效應元件106的外邊界和垂直式霍耳效應元件102a、102b、102c、102d的邊界通常係由各自分隔區所定介的各自外延(epi)區之邊緣定義，各自分隔區例如由圍繞epi區之各自P+、LP、P阱和PBL區(未顯示)定義。於下結合第3圖來說明這樣的區域。
如上所述，平面式霍耳效應元件106能具有與頁面垂直(即，與於其上形成平面式霍耳效應元件106之基板垂直)的最大靈敏度軸。對照下，垂直式霍耳效應元件102a、102c各自能具有與頁面平行(即，與於其上形成垂直式霍耳效應元件102a、102c之基板平行)且特別是在頁面上下之方向上(在直式定向上)的最大靈敏度軸。同樣地，垂直式霍耳效應元件102b、102d各自能具有與頁面平行(即，與於其上形成垂直式霍耳效應元件102b、102d之基板平行)且特別是在頁面左右之方向上(在直式定向上)的最大靈敏度軸。
由此，有了霍耳效應元件組合100，將了解能產生表示具有三維的磁場向量之x、y和z振幅元件的信號。儘管未顯示處理電子元件，但將了解電子元件能用以接收並處理來自霍耳效應元件組合100的信號且用以產生表示具有三維的磁場向量之振幅的電子信號。此外，能由電子元件定義磁場向量的指向方向。
儘管顯示出四個垂直式霍耳效應元件102a、102b、102c、102d，但其他實施例能盡量使用兩個垂直式霍耳效應元件，或超過四個垂直式霍耳效應元件。
現在一起參考第2和3圖，其中第2圖顯示沿著第3圖之剖面線BB的剖面上視圖，而第3圖顯示沿著第2圖之剖面線A-A的剖面側視圖，且其中類似元件被顯示為具有類似的參考標記，垂直式霍耳效應元件200能與第1圖之垂直式霍耳效應元件102a、102b、102c、102d之任一者相同或類似。能單獨使用垂直式霍耳效應元件200、或另外結合任何其他數量之平面式或垂直式霍耳效應元件。
垂直式霍耳效應元件200係表示在積體電路製造之中間步驟的垂直式霍耳元件。尤其是，垂直式霍耳元件200未顯示可形成於垂直式霍耳元件200上方的額外層和結構。
另外，垂直式霍耳元件200未顯示為暫態的一些結構(例如，光阻遮罩)，其能在垂直式霍耳元件200的製造程序期間被移除。因此，於下可參考圖案化， 其使用光阻遮罩來為植入步驟提供開口。然而，在下述其他情況下，場氧化層能用以為一些植入和散佈步驟提供開口。
垂直式霍耳效應元件200能建構於基板300上，特別是，在設置於基板300上之外延(epi)區204(本文中也稱為epi層)內和上。
epi區204的外水平邊界係由包圍傳感器之P阱區306的內邊緣(最接近傳感器)決定。P阱區306從距基板300最遠的epi區204的表面植入且散佈至epi區204中。虛線308係表示P阱區306在散佈至epi區204中之後，但在藉由垂直式霍耳效應元件200之製造中的加熱步驟來散佈之前的邊緣。P+和LP區可產生於P阱區306上。
在一些實施例中，P阱植入308係連同為植入提供開口的光阻遮罩一起形成，且其之後被移除。在一些實施例中，在於下更充分敘述之場氧化層314的生長之前進行P阱植入306。
垂直式霍耳效應元件200能包括五個所謂的「傳感器」，其中以傳感器202為代表性的。如本文所使用，「傳感器」之術語係用以說明植入且散佈至半導體結構(亦即，epi區204的外表面)中的NP活性區，且其係用以提供從半導體結構接收電子信號或電子信號被輸入至半導體結構所在的區域。特別是，傳感器202係首先由「裝置」光阻遮罩定義的活性或裝置區，其之後被移除。
能在於epi區204的上表面上方形成場氧化層314之前放置裝置光阻遮罩(未顯示)並植入傳感器。能經由裝置光阻遮罩，開口通過場氧化層314來設置(亦即，蝕刻)開口係用於傳感器(例如，202)之植入。通過場氧化層314的開口可設置於用於受遮罩的P+植入之P阱區306上方。
LP區206係植入且散佈至epi區204的外表面中。虛線208係表示在植入epi區204中之後但在進一步散佈之前的LP區206。進一步散佈導致LP區206變得更接近傳感器202。LP區206能由光阻遮罩定義，其之後被移除且未顯示。
在一些實施例中，能在於epi區204的上表面上方形成上述場氧化層314之前放置裝置光阻遮罩(未顯示)並植入LP區206，且發生LP區206散佈通過場氧化層314而散佈至epi區204中。於是，在一些實施例中，未對LP區206設置通過場氧化層314的開口。
LP區206能由不同部分之一個連續LP區206組成。在其他實例中，LP區206能由分離的非連續部分組成。
LP區206延伸至在傳感器(例如，202)之間所謂的「分隔區」中。
硼磷矽玻璃(BPSG)層(即，摻雜的氧化物)310能沉積在場氧化物頂部及其開口區(傳感器)204上方。垂直式霍耳元件200中的BPSG層在所示之層 與未顯示之額外層之間提供分隔和隔離。
能遮罩(例如，用接觸遮罩)並蝕刻BPSG層310以形成通過BPSG層310的開口，這是下方敘述之所謂的「接點」。如上所述，通過場氧化層的開口係以傳感器(例如，傳感器202)上方的「裝置」遮罩或「主動」遮罩產生和定義，且其通過傳感器202在BPSG沉積之前傳感器202最初由N+植入和散佈步驟形成的那些開口。同樣地，受遮罩的P+植入和散佈能形成於場氧化開口上方的外分隔區中。
與每一個傳感器(例如，傳感器202)相關的是所謂的「接點」，其中以接點302為代表性的。如本文所使用，「接點」之術語係用以說明半導體結構的金屬化連線，例如，在通過BPSG層310之接觸開口上方電鍍的金屬。接點(例如，302)對傳感器(例如，傳感器202)提供低阻抗電性耦接。
接觸開口能具有比傳感器202之寬度更小的寬度。儘管對每個傳感器顯示一個接點，但在其他實施例中，能有與相關傳感器電子通訊的複數個接點。
與電性耦接至每一個接點(例如，接點302(或複數個耦接至傳感器202的接點)相關的是「金屬結構」，或簡稱「金屬」，其中以金屬304為代表性的。如本文所使用，「金屬」之術語係用以說明用以對接點(例如，接點302)提供低阻抗電性耦接之半導體結構的一部分金屬層。
第2圖之上視圖係沿著第3圖之剖面線B-B的水平剖面圖，且因此不包括金屬304。
PBL結構210係在放置epi區204之前散佈於epi區204內且在基板300上方。虛線212係表示在植入基板300中之後，但在藉由垂直式霍耳效應元件200之製造中的加熱步驟來散佈之前的PBL結構210。
PBL結構210結合或合併在垂直式霍耳效應元件200之操作期間對在epi層204內移動的電荷形成障壁之區域316中的P阱區306。
如上所述，複數個傳感器的相鄰對由所謂的分隔區(例如，於其中設置LP區206的區域)隔開。複數個傳感器之每一者(例如，傳感器202)係由N+植入和散佈組成。
其他層310也能設置於epi區204上方。在一些實施例中，其他層310包括一或更多層間介電(ILD)層、一或更多金屬層(例如，M2或/及M3層)、及鈍化層，這些都未被顯示出。
將了解金屬304係在所謂的金屬1(M1)層上，在這種情況下能使用BPSG層310。然而，在不同金屬層之間，層與層之間的氧化物被稱為層間介電(ILD)層。
垂直式霍耳效應元件200能被耦接以接收例如在中心金屬結構的電源電壓Vdd，且能耦接至在另外兩個金屬結構的參考電壓(例如，接地參考電壓)。導致電 流310、312。
在操作中，輸出電壓Vout與在進入第3圖之頁面中之垂直式霍耳效應元件所經歷的磁場成比例。
將了解垂直式霍耳效應元件200的靈敏度係與電流310、312的垂直部分(亦即，垂直於第3圖之基板300的電流路徑之部分)相關。因此，為了提供更高的靈敏度，電流310、312的垂直部分應增加實體長度。LP區(例如，206)提供可能以其他方式直接水平流動於中心傳感器與端傳感器之間的電流310、312之部分的阻隔。由此，LP區(例如，206)使電流310、312具有將可以其他方式得到之更多延伸的垂直區。導致較高靈敏度的垂直式霍耳效應元件200。
在一些實施例中，在相鄰傳感器中心之間的距離228(Sp_pkpk)係在3.5微米之約+/-百分之十內。
在一些實施例中，在複數個傳感器之外面一者(例如，206)的邊緣與P阱區306的最近邊緣(其定義epi區204的邊緣)之間的距離220(Es_pkep)係在5.5微米之約+/-百分之十內。
在一些實施例中，在每一個的傳感器(例如，202)的邊緣與最近LP區(例如，206)在散佈至(參見例如，208)epi區204中之前的最近邊緣之間的距離216(Sp_pklp)係在0.4微米之約+/-百分之十內。將了解在散佈之後的LP區(例如，206)不應接觸傳感器(例如，傳感器202)。
在一些實施例中，每個傳感器(例如，202)的高度226(PKH)係在9.0微米之約+/-百分之十內。
在一些實施例中，每個傳感器(例如，202)的寬度218(PKW)係在1.0微米之約+/-百分之十內。
在一些實施例中，在epi區204之外邊緣與在平行於基板的主表面之方向上的PBL結構210在散佈前(參見例如，212)的最近邊緣之間的最小距離222(SP_eppb)係在5.0微米之約+/-百分之十內。藉由以這種方式將PBL結構與電流310、312隔開，電流310、312的外垂直部分會保持更垂直，導致更靈敏的垂直式霍耳效應元件。
在一些實施例中，epi區204的寬度214(EP_width)，即，在P阱區306的相對邊緣之間的距離係在20.0微米之約+/-百分之十內。
摻雜濃度和維度的上述組合能導致每伏特每高斯具有約5到6微伏特之靈敏度的垂直式霍耳效應元件。
儘管顯示垂直式霍耳效應元件200包括五個傳感器，但在其他類似實施例中，垂直式霍耳效應元件能包括超過五個傳感器之任何數量的傳感器。將了解如何驅動垂直式霍耳效應元件的其他實施例且將了解如何從垂直式霍耳效應元件的其他實施例接收輸出信號。
在一些實施例中，在操作中，垂直式霍耳效應元件200被「切斷」。將了解切斷是在某些時候驅動垂 直式霍耳效應元件200的所選傳感器，且在其他時候驅動不同的所選傳感器之安排。同樣地，在某些時候於某一對的傳感器之間產生輸出信號，而在其他時候於不同對的傳感器之間產生輸出信號。將進一步了解切斷安排通常與平面式和垂直式霍耳效應元件一起使用以導致DC偏移電壓降低。
在一些實施例中，能使用特定非限制順序的製造步驟來製造垂直式霍耳效應元件200。然而，也能使用額外層和額外步驟。
1.在基板300上植入PBL 212。
2.以約1×1015之塊摻雜級來生長厚度約6.0um(範圍5.5um-6.5um)的epi區204。
3.淺植入epi區204以在2um深度內製造約5×1015至6×1015的濃度。
4.遮罩並植入P阱區308。
5.裝置遮罩並生長場氧化物，其在合併後的210、306、316之前將PBL向上散佈至epi層中且將P阱向下散佈至epi層中。
6.對LP植入208遮罩並散佈LP以提供LP區206且也在外分隔區中。
7.在外分隔區上方之受遮罩的植入物N+傳感器202、和受遮罩的P+植入。
8.在場氧化層上方沉積BPSG 310。
9.開口接點302(即，通過BPSG層310的蝕刻)、 及沉積金屬層304和圖案化(受遮罩的M1蝕刻)。
10.沉積層間介電質(ILD)、通過開口、及其他頂部金屬層(未顯示)。
11.沉積鈍化層並圖案化(未顯示)。
現在參考第4圖，圖400具有以原子為單位(即，每立方公分之離子)之摻雜濃度單元為刻度的垂直軸、及以進入第2和3圖的epi區204之深度單元為刻度的水平軸。曲線402、404的部分402a、404a(分別是TCAD模擬對實際測得之摻雜量變曲線)各表示第2和3圖之LP區206在散佈至epi區204中之後的摻雜量變曲線。
如上所示，LP區204的峰值摻雜濃度於第2和3圖之epi區204的表面下方約0.1um的對數刻度中約為5×1017。曲線402、404的尾端402b、404b係表示底層epi區204之摻雜濃度(即，約為1.5×1015)。
如結合第3圖所述，這是最有助於垂直式霍耳效應元件200之靈敏度的電流310、312之垂直部分。上面進一步討論LP區(例如，206)迫使電流310、312在EPI區204內更向下且更垂直。因此，LP區206的散佈深度是很重要的。若LP區206太淺，則對引導電流310、312向下且更垂直影響不大。若LP區206太深，由於當LP區206散佈更深時會側向散佈，傳感器必須間隔地更寬，則電流310、312具有更長的路徑且可能減少振幅，導致低霍耳靈敏度。
LP區206的散佈深度深到足以迫使電流310、312更垂直且向下。若使用其他散佈類型，例如，P+型散佈(其類似於N+型散佈的深度，這兩者都常用於CMOS程序中的源極/汲極摻雜)來取代LP區206，則可能會太淺，因此可能不會驅動電流310、312顯著地向下，而可能導致靈敏度改良不大。相反地，若使用P阱來取代LP區206，則可能會太深，因此傳感器必須間隔地更寬，且電流路徑310、312會更長且面臨更高的電阻，而又可能導致靈敏度改良不大或降低。
現在參考第5圖，圓形垂直式霍耳(CVH)感測元件500基本上由全部設置於共同外延區504上方的複數個垂直式霍耳效應元件組成。CVH感測元件500包括複數個傳感器，其中以傳感器502為代表。
儘管未顯示垂直式霍耳效應元件的垂直剖面，但垂直式霍耳效應元件500的剖面大體上與第3圖之剖面相同，因此未在這裡顯示出。
顯示CVH感測元件500包括16個傳感器，然而，在其他實施例中，CVH感測元件可能具有超過16個傳感器。
CVH感測元件500的個別垂直式霍耳效應元件530能包括例如第一五個相鄰傳感器。CVH感測元件500的下一個垂直式霍耳效應元件532能包括第二五個相鄰傳感器。在一些實施例中，第一五個相鄰傳感器與第二五個相鄰傳感器重疊，例如，由於一個傳感器之重疊，造 成在CVH感測元件500內總共有16個重疊的垂直式霍耳效應元件。然而，在其他實施例中，垂直式霍耳效應元件不必重疊、或它們能被超過一個垂直式霍耳效應元件接點重疊，都造成CVH感測元件500內不同數量的垂直式霍耳效應元件。
在一些實施例中，在如上面結合第2和3圖所述之切斷安排中驅動每個垂直式霍耳效應元件，以便從垂直式霍耳效應元件之每一者移除DC偏移電壓。
CVH感測元件500係建構於基板(未識別出)上，特別是，在共同epi區504內和上。epi區504的外邊界係由包圍傳感器之P阱區的內邊緣(最接近傳感器)決定。P阱區306係植入且散佈至epi區504中。
PBL結構510係設置於外延層504下方並在基板上方，且也圍繞複數個傳感器(例如，502)。虛線512係表示PBL結構510在植入至基板中之後，但在藉由CVH感測元件500之製造中的加熱步驟來散佈至epi區504中之前的邊緣。
向上散佈且散佈至epi區504中的PBL結構510結合或合併向下散佈且散佈至epi區504中的P阱區，對在epi區504內移動的電荷形成障壁。
複數個傳感器的相鄰對被所謂的分隔區隔開。複數個傳感器之每一者(例如，傳感器502)係由N+散佈組成。
在分隔區是低電壓P阱(LP)區之散佈部分 的情況下，其中以LP區506為代表性的。虛線508係表示LP區506在進一步藉由於CVH感測元件之製造期間使用的高溫來散佈至epi層中之前的邊緣。
如以上結合第3圖所述，其他層(未顯示)能設置於epi區504上方。在一些實施例中，其他層310包括其他金屬層、另一場氧化物介電層、及鈍化層。
如上所述，CVH感測元件500之每個垂直式霍耳效應元件的垂直剖面能與第3圖所示之垂直式霍耳效應元件200的剖面相同或類似。CVH感測元件500之垂直式霍耳效應元件之每一者的操作能與以上結合第2和3圖所述之操作相同或類似。
在一些實施例中，在相鄰傳感器中心之間的距離528係在3.5微米之約+/-百分之十內。
在一些實施例中，在複數個傳感器之外面一者的邊緣與P阱區的最近邊緣(其定義epi區504的邊緣)之間的距離520係在5.5微米之約+/-百分之十內。
在一些實施例中，在每個傳感器的邊緣與LP區506在散佈至epi區中之前的最近邊緣之間的距離516係在0.4微米之約+/-百分之十內。將了解在散佈之後的LP區(例如，506)不應接觸傳感器(例如，傳感器502)。
在一些實施例中，每個傳感器的高度526係在9.0微米之約+/-百分之十內。
在一些實施例中，每個傳感器的寬度518係 在1.0微米之約+/-百分之十內。
在一些實施例中，在epi層504之外邊緣與在平行於基板的主表面之方向上的P型障壁結構510在散佈(參見例如，512)前的最近邊緣之間的最小距離522係在5.0微米之約+/-百分之十內。
在一些實施例中，epi區504的寬度514，即，在P阱區的相對邊緣之間的距離係在20.0微米之約+/-百分之十內。
摻雜濃度和維度的上述組合能導致CVH感測元件500內的每個垂直式霍耳效應元件每伏特每高斯具有約5到6微伏特之靈敏度。
更充分地說明類似於CVH感測元件500之CVH感測元件的操作，例如，在2011年9月7日申請之標題為「Magnetic Field Sensing Effect Combining A Circular Vertical Hall Magnetic Field Sensing Element With A Planar Hall Element」的美國專利申請書第13/226,694號中，其受讓給本發明的受讓人且將全部內容併入本文。CVH感測元件之更進一步操作係在2008年5月28日申請之標題為「Magnetic Field Sensor for Measuring Direction of a Magnetic Field in a Plane」的PCT專利申請書第PCT/EP2008/056517號中說明，且以英文公開作為PCT公開第WO 2008/145662號，這裡藉由參考其申請書和發表的全部內容而合併本文。
本文所引用的所有文獻特此藉由參考其全部 內容而合併本文。
已說明較佳實施例，其用以說明各種概念、結構和技術，其係本專利之主題，本領域之那些通常技藝者現在將清楚明白可使用結合這些概念、結構和技術的其他實施例。因此，認為本專利之範圍不應受限於所述之實施例，而是應僅受下列之申請專利範圍的精神和範圍限制。
200‧‧‧垂直式霍耳效應元件
202‧‧‧傳感器
206‧‧‧LP區
210‧‧‧PBL結構
300‧‧‧基板
302‧‧‧接點
304‧‧‧金屬
306‧‧‧P阱區
310‧‧‧硼磷矽玻璃層
312‧‧‧電流
314‧‧‧場氧化層
316‧‧‧區域
220‧‧‧距離
216‧‧‧距離
212‧‧‧PBL

Claims (26)

  1. 一種設置於一基板上的霍耳元件，該霍耳元件包含：一N型外延層，設置於該基板上方；複數個傳感器，植入且散佈至該外延層中，該複數個傳感器的相鄰對由分隔區隔開，該複數個傳感器之每一者包含一各自N+型散佈；及一低電壓P阱區，植入且散佈至該外延層中，其中該低電壓P阱區延伸進該些分隔區中，其中該霍耳元件係配置以在該複數個傳感器的至少一對之間產生一霍耳電壓，其中該霍耳電壓對直接的平行於該基板之一主表面的一磁場最有反應。
  2. 如申請專利範圍第1項所述之霍耳元件，其中該複數個傳感器係排成一直線，形成一垂直式霍耳效應元件，或排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
  3. 如申請專利範圍第2項所述之霍耳元件，其中該霍耳元件係配置以在該複數個傳感器的至少兩者之間傳送一驅動電流，且其中延伸至該些分隔區中的該低電壓P阱區之深度被選擇以迫使該驅動電流更深且與該基板之該主表面相比更垂直地進入該外延層中，導致更靈敏的霍耳元件。
  4. 如申請專利範圍第3項所述之霍耳元件，更包含： 一P型障壁結構，設置於該外延層下，植入該基板中且圍繞該複數個傳感器，其中該P型障壁結構從該基板散佈至該外延層中；及一P阱區，植入且散佈至該外延層中且包圍在該外延層之一上表面的該複數個傳感器，其中該P型障壁結構和該P阱區係在垂直於該基板的方向上耦接以對該外延層內的電荷形成一障壁。
  5. 如申請專利範圍第3項所述之霍耳元件，其中在該複數個傳感器之相鄰對中心之間的一間隔(Sp_pkpk)係在3.5微米之約+/-百分之十內。
  6. 如申請專利範圍第5項所述之霍耳元件，其中在該複數個傳感器之其一者的邊緣與該P阱區的最近邊緣之間的一距離(Es_pkep)係在5.5微米之約+/-百分之十內。
  7. 如申請專利範圍第6項所述之霍耳元件，其中距該複數個傳感器之其一者的邊緣與該低電壓P阱區在散佈前的最近邊緣的一最小距離(Sp_pklp)係在0.4微米之約+/-百分之十內。
  8. 如申請專利範圍第7項所述之霍耳元件，其中該複數個傳感器在平行於該基板的該主表面之方向上的高度(PKH)係在9.0微米之約+/-百分之十內。
  9. 如申請專利範圍第8項所述之霍耳元件，其中該複數個傳感器在平行於該基板的該主表面之方向上的寬度(PKW)係在1.0微米之約+/-百分之十內。
  10. 如申請專利範圍第9項所述之霍耳元件，其中距該epi層之外邊緣與在平行於該基板的該主表面之方向上的該P型障壁結構在散佈前的最近邊緣的一最小距離(SP_eppb)係在5.0微米之約+/-百分之十內。
  11. 如申請專利範圍第10項所述之霍耳元件，其中由該P阱區的相對邊緣之間定義的該epi層之一寬度(EP_width)係在20.0微米之約+/-百分之十內。
  12. 如申請專利範圍第11項所述之霍耳元件，其中該複數個傳感器係排成一直線，形成一垂直式霍耳效應元件。
  13. 如申請專利範圍第11項所述之霍耳元件，其中該複數個傳感器係排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
  14. 一種在一基板上製造一霍耳元件的方法，該方法包含：沉積設置於該基板上的一N型外延層；將複數個傳感器植入且散佈至該外延層中，該複數個傳感器的相鄰對由分隔區隔開，該複數個傳感器之每一者包含一各自N+型散佈；及將一低電壓P阱區植入且散佈至該外延層中，其中該低電壓P阱區延伸至該些分隔區中，其中該霍耳元件係配置以在該複數個傳感器的至少一對之間產生一霍耳電壓，其中該霍耳電壓對直接的平行於該基板之一主表面的一磁場最有反應。
  15. 如申請專利範圍第14項所述之方法，其中該複數個傳感器係排成一直線，形成一垂直式霍耳效應元件，或排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
  16. 如申請專利範圍第14項所述之方法，其中該霍耳元件係配置以在該複數個傳感器的至少兩者之間傳送一驅動電流，且其中延伸至該些分隔區中的該低電壓P阱區之一深度被選擇以迫使該驅動電流更深且與該基板之該主表面相比更垂直地進入該外延層中，導致更靈敏的霍耳元件。
  17. 如申請專利範圍第16項所述之方法，更包含：將該外延層下的一P型障壁結構植入該基板中，且圍繞該複數個傳感器；將該P型障壁結構從該基板散佈且散佈至該外延層中；及將一P阱區植入且散佈至該外延層中，且包圍在該外延層之表面的該複數個傳感器，其中該P型障壁結構和該P阱區變成在垂直於該基板的方向上耦接以對該外延層內的電荷形成一障壁。
  18. 如申請專利範圍第17項所述之方法，其中在該複數個傳感器之相鄰對中心之間的一間隔(Sp_pkpk)係在3.5微米之約+/-百分之十內。
  19. 如申請專利範圍第18項所述之方法，其中在該複數個傳感器之其一者的邊緣與該P阱區的最近邊緣之間 的一距離(Es_pkep)係在5.5微米之約+/-百分之十內。
  20. 如申請專利範圍第19項所述之方法，其中距該複數個傳感器之其一者的邊緣與該低電壓P阱區在散佈前的最近邊緣的一最小距離(Sp_pklp)係在0.4微米之約+/-百分之十內。
  21. 如申請專利範圍第20項所述之方法，其中該複數個傳感器在平行於該基板的該主表面之方向上的高度(PKH)係在9.0微米之約+/-百分之十內。
  22. 如申請專利範圍第21項所述之方法，其中該複數個傳感器在平行於該基板的該主表面之方向上的寬度(PKW)係在1.0微米之約+/-百分之十內。
  23. 如申請專利範圍第22項所述之方法，其中距該epi層之外邊緣與在平行於該基板的該主表面之方向上的該P型障壁結構在散佈前的最近邊緣的一最小距離(SP_eppb)係在5.0微米之約+/-百分之十內。
  24. 如申請專利範圍第23項所述之方法，其中由該P阱區的相對邊緣之間的距離定義的該epi層之一寬度(EP_width)係在20.0微米之約+/-百分之十內。
  25. 如申請專利範圍第24項所述之方法，其中該複數個傳感器係排成一直線，形成一垂直式霍耳效應元件。
  26. 如申請專利範圍第24項所述之方法，其中該複數個傳感器係排成一圓圈，形成一圓形垂直式霍耳(CVH)感測元件。
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