TW201421637A - 利用自我成長阻障之阻障層結構及使用該結構之溝槽式半導體結構 - Google Patents

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Abstract

一種利用自我成長阻障之阻障層結構，其包括一含矽基板、一第一阻障層，覆蓋於該含矽基板上以及一第二組障層，覆蓋於該第一阻障層之上，且該第二阻障層為銅合金，其中該銅合金包含銅元素及至少一金屬元素，其中該金屬元素需為擴散速度較銅快且不與銅互溶之元素。在另一實施例中，該自我成長阻障之阻障層結構可應用於溝槽式半導體結構以獲得較佳之熱穩定性及阻障效果，並提升整體導線的導電特性。

Description

利用自我成長阻障之阻障層結構及使用該結構之溝槽式半導 體結構
本發明為一種阻障層結構，尤其是指一種利用自我成長阻障之阻障層結構及使用該結構之溝槽式半導體結構。
現今半導體製作技術已邁入超大型積體電路(Ultra large Scale Integration)，當達到美國半導體協會(SIA)對國際半導體技術藍圖(International Technology Roadmap for Semiconductors)所設定在2015年的32nm、22nm線寬技術要求時，必須面對後段金屬連線製程朝向多層化及細微化的發展，為了避免導線層與介電層之間的電阻電容時間延遲效應(RC Time Delay)，以及在高操作電流密度下產生的電致遷移(Electron-Migration)可靠度的問題，需集合高導電率及高熔點之金屬導線與低介電常數的介電材料，以突破元件操作上之瓶頸，並有效提升整體效能。
然而，隨著銅製程的開發，整個半導體工業仍有許多的挑戰存在，其中包括：①銅無法像鋁一般形成自我保護層。鍍製後之銅膜在大氣環境下容易氧化和受濕氣腐蝕，影響金屬連線的導電穩定性；②在200℃的低溫下，銅便會與矽或矽基材料等產生反應，形成如同Cu3Si的銅-矽化合物於IC結構中，造成元件的失效；③銅與介電層的附著性不良，使IC中薄膜結構的機械強度不足；④銅原子具有快速的擴散性。在電場加速下，銅能穿透介電層而快速的 擴散，尤其針對矽基材料，一旦銅原子擴散到矽基材中，會引入深層能階受體(Deep Level Acceptor)，造成元件的特性退化與失效，⑤銅的鹵素氣體在電漿中的蒸氣壓很低，不易以反應性離子蝕刻(Reactive Ion Etching)等乾蝕刻方式，製作細微線路圖樣。
因應銅製程引進而產生的問題，其解決方式為：①有高度熱及化學穩定性之擴散阻障層(Diffusion Barrier)的配合，用以阻礙銅原子的擴散和防止銅與矽基材料的內部反應；同時有黏著層(Adhesion Promer)的效果，增進銅膜與介電材料的附著能力；②應用大馬士革鑲嵌製程(Metal Inlaid Damascene Process)與後續的化學機械研磨(Chemical Mechanical Polishing)方式，改善細微圖樣蝕刻及導線製作的問題；③利用金屬原子(Al，Mn)摻雜，於銅薄膜表層形成自我保護封蓋層的製備技術，以惰性材料保護銅金屬薄膜部遭受氧化或腐蝕。此外，銅製程填孔難度提高，其中阻障層厚度與電阻值便扮演著能否成功填孔之重要角色；然而在填孔時經常會遇到以下問題：不連續(Discontinue)、提早封口(Overhang)、不平行(Asymmetry)，這是因為鍍製阻障層與晶種層時候的缺陷造成後續電鍍的無法有效達成填孔。當為了降低電阻值使孔洞主要材料為銅時，我們會考慮降低阻障層厚度，但這就會造成不連續與不平行現象的產生，並且也使阻障效果變差；若為了顧慮到抗擴散效果而加厚阻障層厚度時，就有可能產生提早封口的現象，因為孔內阻障層厚度相對於銅變多了，也使金屬導線的電阻值增加；因此，理想之阻障 層結構須同時兼顧其厚度及電阻值兩項因素；另一方面來說，新的阻障層材料必須同時扮演能抑制擴散的阻障層、以及作為電鍍製程中銅晶種層的功能。最後，也必須能直接在介電層鍍上合金材料，藉由退火過程中生成氧化物作為阻障層，此方法即稱為自我成長阻障層的製程方式。
本揭露提出一種利用自我成長阻障之阻障層結構及使用該結構之溝槽式半導體結構。其係用以提升熱穩定性及增加阻障強度，同時可直接將銅電鍍於其上；此外，本揭露之結構更可以提升整體導線之導電特性。
在一實施例中，本揭露提供一種利用自我成長阻障層結構，其中包括：一含矽基板、一第一阻障層覆蓋於該含矽基板上，以及一第二組障層覆蓋於該第一阻障層之上，且該第二阻障層為銅合金，其中該銅合金包含銅元素及至少一金屬元素，且其中該金屬元素需為擴散速度較銅快且不與銅互溶之元素。
在另一實施例中，本揭露提供一種可用於溝槽式半導體結構之自我成長阻障層結構，其中包括：一溝槽式半導體結構、一第一阻障層，覆蓋於該溝槽式半導體結構之上，以及一第二阻障層，覆蓋於該第一阻障層之上，此外該第二阻障層為銅合金，其中該銅合金包含銅元素及至少一金屬元素，其中該金屬元素需為擴散速度較銅快且不與銅互溶之元素。
請參閱圖1所示，該圖為本揭露之一自我成長阻障層結構第一實施例示意圖。在本實施例中，該自我成長阻障層結構100包括有一含矽基板110、一第一阻障層120以及一第二阻障層130。該含矽基板110可為矽、矽之氧化物或兩者之組成物，用以承載第一阻障層120以及第二阻障層130。
該第一阻障層120，覆蓋於該含矽基板110上。請參閱表1，其係為阻障層材料電阻率比較表，以用來解釋該第一阻障層120。從表1中可以得知，釕金屬具有較低的電阻率，相對於鉭來說，同樣阻抗，厚度約略可以縮小1.6倍。而在表2資料中，則顯示釕與銅的(111)晶相有相當完美的晶格匹配度，一般來說，晶格差異度在20%以下都算是匹配的，而釕金屬對銅(111)約為17~19%。
為了有效將釕金屬導入次世代製程中，必須提高它阻障能力，為了減少擴散路徑長有兩種作法，其一是增大晶粒，可有效減少擴散路徑；另一方式為摻入雜質，使材料從多晶結構轉變為微晶或非晶結構。基於上述理由，本實施例之第一阻障層120係為釕元素來形成薄膜薄膜於該含矽基板110上。而在製作釕薄膜的過程中可以通入氮氣，使得釕之結構轉變為微晶或非晶結構，促使其生成抗擴散效果更佳的第一阻障層120。
接著說明該第二阻障層130之部分，該第二阻障層130，係覆蓋於該第一阻障層120之上，且該第二阻障層130為銅合金，其中該銅合金包含銅元素及至少一金屬元素，其中該金屬元素需為擴散速度較銅快且不與銅互溶之元素。由於自我成長阻障層技術(Self-forming barrier technique)，是在銅金屬材料中摻雜其他種金屬，因此本實施例中，係以至少一種金屬元素作為摻雜元素。
這些摻雜元素不只要成為一熱穩定性良好的抗擴散層，並且也必須有效抑制整體電阻率。因此可摻雜的材料 必須具備下列幾點要素：①摻雜材料必須不會與銅產生互溶反應，並且適合用濺鍍的方式成長，如此可以確保在鍍膜過程中有效控制薄膜組成；②摻雜物擴散速度必須比銅快，如此可以有效在介電層的介面有效形成阻障層；③氧化物自由能需要越小越好(負值越大)，如此可確保有足夠的驅動力使摻雜物到介面形成氧化物，但只能略小於二氧化矽，避免在形成阻障層後摻雜物仍然繼續鑽入氧化層中；④摻雜物與同在液相環境中，活化能係數需要將近一或大於一，如此可有助於摻雜物移動到介面上。同時，自我成長阻障層在製程上應用必須考慮到摻雜濃度、不同厚度，及退火溫度等差異，因為上述因素皆會對抗擴散效果造成變異。基於上述理由，在本實施例中之第二阻障層130中之至少一金屬乃以錳為其摻雜元素。
綜上所述，藉由第一阻障層120提供熱穩定性，並且也因為有第一阻障層120，第二阻障層130厚度可以縮減而降低孔洞中第二阻障層130所占的比例以有效降低電阻值，利於後段退火時確保其中錳成分完全跑到該含矽基板與該第一阻障層之界面，避免錳原子殘留在銅晶界中造成阻抗升高以及造成缺陷的狀況。此外，如圖3所示，第二阻障層130同時可用來填補第一阻障層120過薄所造成的部分擴散路徑，亦即錳原子132會通過這些路徑到該含矽基板110和該第一阻障層120上將含矽基板110表面之孔洞131填平。如圖3所示，穿過第一阻障層120之錳原子132會先和含矽基板110形成錳矽氧化合物，而進一步形成一第三阻障層覆蓋於含矽基板110上。其中該第一阻障 層之厚度範圍可介於1nm到10nm之間，而該第二阻障層之厚度範圍可以介於50nm到150nm之間。
接著說明，不同比例的摻雜元素所形成的第二阻障層在不同的溫度下其電阻的變化關係。在一實施例中，使用濺鍍(sputter)的方式，於含矽基板上，使釕金屬於充滿氮氣的環境下，同時通入氬氣作為保護氣體以沉積第一阻障層120薄膜10nm，其中通入氮氣可以使釕金屬之結構成為微晶或非晶化結構，以增加抗擴散效果。接著，以錳元素0%、1%，5%、10%分別添加至銅中以形成第二阻障層，並以濺鍍方式將第二阻障層130鍍於第一阻障層120之上，使第二阻障層厚度為50nm；藉由快速熱退火(rapid thermal annealing,RTA)來觀察金屬薄膜與含矽基板110之熱穩定性，同時以即時量測設備，了解該自我成長阻障層結構之電阻值隨溫度變化之狀況，其結果如圖4a與圖4b所示。由圖4a和圖4b可以知道，隨著溫度升高，不同比例之銅錳合金電阻值逐漸下降；同時比較圖4a和圖4b更可以了解，對相同比例之銅錳合金在相同溫度之下，多加一層氮化釕之結果其電阻值比沒有加氮化釕之結果為小。
參閱圖2所示，該圖為本揭露之一自我成長阻障層結構第二實施例示意圖，其主要結構及製法如同第一實施例所揭露，主要不同之處在於將該含矽基板110置換成一溝槽式半導體結構210以符合實際半導體製程銅導線之應用。如圖2所示，所稱之半導體製程銅導線係指240。其中，該溝槽式半導體結構210為一或多層介電質所組成； 第二阻障層230用來填補第一阻障層220過薄所造成的部分擴散路徑，亦即摻雜物會通過這些路徑到該溝槽式半導體結構210和該第一阻障層220之界面，將溝槽式半導體結構210表面之孔洞填平，如圖3所示；更甚者，穿過第一阻障層220之錳原子會先和溝槽式半導體結構210形成錳之介電質化合物，而進一步形成一第三阻障層覆蓋於該溝槽式半導體結構210上。
唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。
100‧‧‧阻障層結構
110‧‧‧含矽基板
120‧‧‧第一阻障層
130‧‧‧第二阻障層
200‧‧‧一種具自我成長阻障層之溝槽式半導體結構
210‧‧‧溝槽式半導體結構
220‧‧‧第一阻障層
230‧‧‧第二阻障層
圖1根據本揭露之一自我成長阻障層結構第一實施例示意圖。
圖2根據本揭露之一自我成長阻障層結構第二實施例示意圖。
圖3利用本揭露之雙層結構改善阻障特性示意圖。
圖4a與4b本揭露之第一實施例加入RuN後增加熱穩定性之結果。
100‧‧‧阻障層結構
110‧‧‧含矽基板
120‧‧‧第一阻障層
130‧‧‧第二阻障層

Claims (24)

  1. 一種利用自我成長之阻障層結構，其包括：一含矽基板；一第一阻障層，覆蓋於該含矽基板上；及一第二組障層，覆蓋於該第一阻障層之上，且該第二阻障層為銅合金，其中該銅合金包含銅元素及至少一金屬元素，其中該金屬元素需為擴散速度較銅快且不與銅互溶之元素。
  2. 如申請專利範圍第1項所述之自我成長阻障層結構，其中該含矽基板可為矽、矽之氧化物或兩者之組成物。
  3. 如申請專利範圍第1項所述之自我成長阻障層結構，其中該第一阻障層為氮化釕薄膜。
  4. 如申請專利範圍第3項所述之自我成長阻障層結構，其中該第一阻障層，其係利用濺鍍方式將釕金屬於充滿氮氣之環境，使形成氮化釕薄膜於該含矽基板上。
  5. 如申請專利範圍第3項所述之自我成長阻障層結構，其中該第一阻障層，係用以增加該阻障層結構之熱穩定性。
  6. 如申請專利範圍第1項所述之自我成長阻障層結構，其中該第二阻障層為一銅合金薄膜。
  7. 如申請專利範圍第6項所述之自我成長阻障層結構，其中該銅合金薄膜為銅錳薄膜。
  8. 如申請專利範圍第7項所述之自我成長阻障層結構，其中該第二阻障層，其功能同時為銅晶種層。
  9. 如申請專利範圍第7項所述之自我成長阻障層結構，其 中該第二阻障層，於覆蓋至該第一阻障層後，部份錳原子會穿過該第一阻障層至該含矽基板，並將該含矽基板表面之孔洞填平。
  10. 如申請專利範圍第9項所述之自我成長阻障層結構，其中該穿過第一阻障層之錳原子，進一步和該矽基板形成一錳矽氧化合物而形成一第三阻障層。
  11. 如申請專利範圍第3項所述之自我成長阻障層結構，其中該第一阻障層，其厚度範圍介於1nm到10nm之間。
  12. 如申請專利範圍第7項所述之自我成長阻障層結構，其中該第二阻障層，其厚度範圍介於50nm到150nm之間。
  13. 一種具自我成長阻障層之溝槽式半導體結構，其包括：一溝槽式半導體結構；一第一阻障層，覆蓋於該溝槽式半導體結構上；及一第二阻障層，覆蓋於該第一阻障層之上且該第二阻障層為銅合金，其中該銅合金包含銅元素及至少一金屬元素，其中該金屬元素需為擴散速度較銅快且不與銅互溶之元素。
  14. 如申請專利範圍第13項所述之具自我成長阻障層之溝槽式半導體結構，可為一或多層介電質所形成。
  15. 如申請專利範圍第13項所述之具自我成長阻障層之溝槽式半導體結構，其中該第一阻障層為氮化釕薄膜。
  16. 如申請專利範圍第15項所述之具自我成長阻障層之溝槽式半導體結構，其中該第一阻障層，其係利用濺鍍方式將釕金屬於充滿氮氣之環境，形成氮化釕薄膜於該溝槽式半導體結構上。
  17. 如申請專利範圍第15項所述之具自我成長阻障層之溝槽式半導體結構，其中該第一阻障層，用以增加該阻障層結構之熱穩定性。
  18. 如申請專利範圍第13項所述之具自我成長阻障層之溝槽式半導體結構，其中該第二阻障層為一銅合金薄膜。
  19. 如申請專利範圍第18項所述之具自我成長阻障層之溝槽式半導體結構，其中該銅合金薄膜為銅錳薄膜。
  20. 如申請專利範圍第19項所述之具自我成長阻障層之溝槽式半導體結構，其中該第二阻障層，其功能同時為銅晶種層。
  21. 如申請專利範圍第19項所述之具自我成長阻障層之溝槽式半導體結構，其中該第二阻障層，於覆蓋至該第一阻障層後，部份錳原子會穿過該第一阻障層至該溝槽式半導體結構，並將該溝槽式半導體結構表面之孔洞填平。
  22. 如申請專利範圍第21項所述之具自我成長阻障層之溝槽式半導體結構，其中該穿過第一阻障層之錳原子，進一步和該溝槽式半導體結構之介電質形成一錳介電質化合物而形成一第三阻障層。
  23. 如申請專利範圍第15項所述之具自我成長阻障層之溝槽式半導體結構，其中該第一阻障層，其厚度範圍介於1nm到10nm之間。
  24. 如申請專利範圍第19項所述之具自我成長阻障層之溝槽式半導體結構，其中該第二阻障層，其厚度範圍介於50nm到150nm之間。
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