TW201413929A - 電阻性記憶體陣列以及用於控制電阻性記憶體陣列之操作之方法 - Google Patents

Abstract

一種電阻性記憶體以及一種用於控制所述電阻性記憶體之操作之方法。電阻性記憶體具有第一記憶體層、第二記憶體層以及介質層。第一記憶體層以及第二記憶體層中之每一者用於儲存資料。介質層形成於第一記憶體層與第二記憶體層之間。所述方法包括至少以下步驟：量測第一記憶體層與第二記憶體層之間的電阻，以及根據所量測之電阻來判定第一狀態、第二狀態以及第三狀態中之哪一者為電阻性記憶體之狀態。亦描述一種電阻性記憶體陣列，其包含上述電阻性記憶體單元之陣列、字元線以及位元線，其中字元（位元）線耦接至第一（第二）記憶體層。

Description

電阻性記憶體陣列以及用於控制電阻性記憶體陣列之操作之方法

【1】 本發明是關於電阻性記憶體以及用於控制電阻性記憶體之操作之方法，且更具體言之，是關於電阻性記憶體具有用於儲存資料的兩個記憶體層的電阻性記憶體以及用於控制所述電阻性記憶體之操作之方法。本發明亦是關於基於上述電阻性記憶體之電阻性記憶體陣列以及用於控制電阻性記憶體陣列之操作之方法。

【2】 隨著通信技術之發展以及網際網路之風行，公眾對尤其關於大容量以及快速傳輸速度之音訊-視訊資料傳輸之資訊的通信及處理的需求正增長。另一方面，在全球競爭之情形下，工作環境不限於辦公室，而是可隨時在世界上任何地方，且需要大量資訊以支援此動作與決策。因此，對包含行動平台之攜帶型數位設備（諸如，數位筆記型電腦（notebook computer；NB）、個人數位助理（personaldigital assistant；PDA）、電子書（electronic book；e-book）、行動電話以及數位靜態相機（digital still camera；DSC））之要求正顯著增長。相應地，經由儲存設備存取上述數位產品之要求亦極大增長。【3】 自1990以來，開發出半導體儲存式記憶體，所述記憶體現成為儲存介質之新技術。為了滿足對記憶體與大量資料之儲存或傳輸的增長的要求，開發新型記憶體裝置極為重要且極具價值。新型記憶體裝置之一是電阻性記憶體，電阻性記憶體藉由調整其記憶體層之電阻來儲存資料。因為習知電阻性記憶體具有用於儲存資料之單個記憶體層，所以其可儲存之資料量極其有限。

【4】 因此，本發明之實施例之目標為提供一種用於控制電阻性記憶體之操作之方法。電阻性記憶體具有第一記憶體層、第二記憶體層以及介質層。介質層形成於第一記憶體層與第二記憶體層之間。所述方法包括至少以下步驟：（a）量測第一記憶體層與第二記憶體層之間的電阻，以及根據所量測之電阻來判定第一狀態、第二狀態以及第三狀態中之哪一者為電阻性記憶體之狀態。【5】 本發明之實施例之另一目標為提供一種電阻性記憶體。電阻性記憶體具有第一固態電解質、第二固態電解質以及可氧化電極。可氧化電極形成於第一固態電解質與第二固態電解質之間。第一固態電解質以及第二固態電解質由過渡金屬氧化物或含有至少一種硫族元素之材料製成。【6】 本發明之實施例之另一目標為提供一種電阻性記憶體。電阻性記憶體具有第一阻障層、第二阻障層以及金屬氧化物層。金屬氧化物層形成於第一阻障層與第二阻障層之間。第一阻障層與金屬氧化物層之間設置有第一作用區域，且第二阻障層與金屬氧化物層之間設置有第二作用區域。【7】 本發明之實施例之另一目標為提供一種記憶體裝置。記憶體裝置包括第一記憶體層、第二記憶體層以及介質層。第一記憶體層具有M種電阻性狀態，且第二記憶體層具有N種電阻性狀態。M大於或等於3。介質層形成於第一記憶體層與第二記憶體層之間。記憶體狀態之至少(M+N-1)種電阻性狀態可根據第一記憶體層與第二記憶體層之間的電阻來區別。【8】 在本發明之實施例中，步驟（a）包括藉由將第一電壓施加至電阻性記憶體來量測電阻作為第一電阻；在第一電阻等於預定值時，判定電阻性記憶體之狀態為第一狀態；在第一電阻不同於預定值時，藉由將第二電壓施加至電阻性記憶體來量測電阻作為第二電阻；以及在第二電阻等於第一電阻時，判定電阻性記憶體之狀態為第二狀態，或在第二電阻不等於第一電阻時，判定電阻性記憶體之狀態為第三狀態。【9】 在本發明之實施例中，所述方法更包括在將電阻性記憶體之狀態判定為第三狀態時，將電阻性記憶體再程式化為處於第三狀態。【10】 在本發明之實施例中，電阻性記憶體具有兩個記憶體層，其中之每一者能夠儲存資料。因此，可由電阻性記憶體儲存之總資料量增大。【11】 本發明之實施例之另一目標為提供一種電阻性記憶體陣列，所述電阻性記憶體陣列包含配置成列及行之多個電阻性記憶體單元、多條字元線以及多條位元線。每一電阻性記憶體單元包含第一記憶體胞元以及第二記憶體胞元，所述第二記憶體胞元安置於第一記憶體胞元之下且與其串聯電連接。每一字元線耦接至一列電阻性記憶體單元之第一記憶體胞元。每一位元線耦接至一行電阻性記憶體單元之第二記憶體胞元。【12】 在本發明之實施例中，上述電阻性記憶體陣列中之每一電阻性記憶體單元可為上述之具有第一固態電解質、第二固態電解質以及可氧化電極的電阻性記憶體或上述之具有第一阻障層、第二阻障層以及金屬氧化物層的電阻性記憶體。【13】 在每一電阻性記憶體單元具有第一固態電解質、第二固態電解質以及可氧化電極的狀況下，用於控制電阻性記憶體陣列之操作之方法包含：（a）經由字元線以及位元線來選擇待操作之電阻性記憶體單元；以及（b）量測所選擇之電阻性記憶體單元之電阻以及根據所量測之電阻來判定第一狀態、第二狀態以及第三狀態中之哪一者為所選擇之記憶體單元之狀態。【14】 在每一電阻性記憶體單元具有第一阻障層、第二阻障層以及金屬氧化物層的狀況下，用於控制電阻性記憶體陣列之操作之方法包含：（a）對電阻性記憶體陣列進行程式化，以使得在每一電阻性記憶體單元中，第一記憶體胞元以及第二記憶體胞元不同時處於其低電阻狀態；（b）經由字元線以及位元線來選擇待操作之電阻性記憶體單元；以及（c）量測所選擇之電阻性記憶體單元之電阻以及根據所量測之電阻來判定第一狀態以及第二狀態中之哪一者為所選擇之電阻性記憶體單元之狀態。【15】 為讓本發明之上述及其他目標、特徵與優點明顯易懂，下文特舉若干實施例，並配合所附圖式，作詳細描述如下。【16】 應理解，上文一般描述以及下文詳細描述兩者為例示性的，且不意欲限制本發明之範疇。

【17】 請參看圖1，圖1為本發明之實施例之電阻性記憶體100的結構圖。電阻性記憶體100具有第一記憶體層110、介質層120以及第二記憶體層130。第一偏壓層140形成於第一記憶體層110上，且第二記憶體層130形成於第二偏壓層150上。在本發明之實施例中，電壓V施加至第一偏壓層140，且第二偏壓層150接地。然而，本發明不限於此。舉例而言，在本發明之實施例中，在第二偏壓層150未接地時，電壓源用於控制並調整第一偏壓層140與第二偏壓層150之間的電壓間隙。所施加之電壓V可為正值或負值。【18】 當電壓V變化時，第一記憶體層110以及第二記憶體層130之電阻可相應地改變。因此，可藉由施加電壓V來調整（亦即，程式化或抹除）由第一記憶體層110以及第二記憶體層130儲存之資料。【19】 請參看圖2，圖2為本發明之實施例之電阻性記憶體200的結構圖。電阻性記憶體200亦具有第一記憶體層210、介質層220以及第二記憶體層230。介質層220形成於第一記憶體層210與第二記憶體層230之間。在此實施例中，第一記憶體層210以及第二記憶體層230中之每一者為固態電解質，且介質層220為可氧化電極。固態電解質210以及230可為過渡金屬氧化物或含有至少一種硫族元素之材料。可氧化電極220由選自以下各者組成之群組的材料製成：銀（Ag）、銅（Cu）以及鋅（Zn）。【20】 請參看圖3，圖3為本發明之實施例之電阻性記憶體300的結構圖。類似於電阻性記憶體200，電阻性記憶體300亦具有第一固態電解質210、可氧化電極220以及第二固態電解質230。此外，電阻性記憶體300更包括構成層240、氮化鈦層250以及內金屬介電質（inter-metal dielectric, IMD）層260以及基板270。構成層240具有兩層氧化矽（SiO2）間隔物242以及一個鎢（W）層244。鎢層244形成於兩層氧化矽間隔物242之間，且第二固態電解質230形成於可氧化電極220與構成層240之間。此外，氮化鈦層250形成於構成層240與內金屬介電質層260之間，且內金屬介電質層260形成於氮化鈦層250與基板270之間。在此實施例中，第一偏壓層140為電極，且構成層240、氮化鈦層250、內金屬介電質層260以及基板270可被視為如圖2所示之第一偏壓層150。【21】 當電壓V施加至電阻性記憶體300之第一偏壓層140時，可氧化電極220中之正金屬離子被驅動至第一固態電解質210或第二固態電解質230。詳言之，當電壓V為正電壓時，可氧化電極220中之正金屬離子被驅動至第二固態電解質230。當電壓V為負電壓時，可氧化電極220中之正金屬離子被驅動至第一固態電解質210。因為可氧化電極220中之正金屬離子受到驅動，所以第一固態電解質210以及第二固態電解質230之電阻相應地改變。因此，可根據第一固態電解質210以及第二固態電解質230之電阻來判定由第一固態電解質210以及第二固態電解質230儲存之資料。【22】 請參看圖3以及圖4A至圖4C。圖4A為說明第一固態電解質210的電壓V與電阻的關係的圖式。圖4B為說明第二固態電解質230的電壓V與電阻的關係的圖式。圖4C為說明兩種固態電解質210以及230的電壓V與電阻的關係的圖式。水平軸表示施加至第一偏壓層140之電壓V之值。圖4A之垂直軸表示第一固態電解質210之電阻。圖4B之垂直軸表示第二固態電解質230之電阻。圖4C之垂直軸表示第一固態電解質210以及第二固態電解質230之電阻。如圖4A所示，當電壓V下拉至第一值V1時，第一固態電解質210之電阻自R1RESET改變至R1SET。當電壓上拉至第三值V3時，第一固態電解質210之電阻自R1SET改變至R1RESET。如圖4B所示，當電壓V下拉至第二值V2時，第二固態電解質230之電阻自R2SET改變至R2RESET。當電壓上拉至第四值V4時，第二固態電解質230之電阻自R2RESET改變至R2SET。換言之，第一固態電解質210以及第二固態電解質230中之每一者基於其電阻而具有兩種記憶體狀態，以使得電阻性記憶體300具有四種記憶體狀態。可根據第一固態電解質210以及第二固態電解質230之電阻來判定電阻性記憶體300的當前記憶體狀態。【23】 圖4C繪示在調整電壓V之值時第一固態電解質210以及第二固態電解質230之電阻之總和。如圖4C所示，電阻性記憶體300之四種記憶體狀態分別標記為字元A、B、C以及D。第一記憶體狀態A對應於第一值V1以及電阻(R1SET+R2RESET)之總和，第二記憶體狀態B對應於第二值V2以及電阻(R1RESET+R2RESET)之總和，第三記憶體狀態C對應於第三值V3以及電阻(R1RESET+R2RESET)之總和，且第四記憶體狀態D對應於第四值V4以及電阻(R1RESET+R2SET)之總和。因為對應於第二記憶體狀態B以及第三記憶體狀態C之電阻的總和相等（亦即，等於R1RESET+R2RESET），所以難以區分第二記憶體狀態B與第三記憶體狀態C。然而，根據本發明，狀態B以及C亦可與狀態A以及狀態D區分。【24】 請參看圖5，圖5為用於控制具有圖4A至圖4C所說明之關係的電阻性記憶體300之操作的方法的流程圖。在步驟S502中，對電阻性記憶體300進行程式化。接著，在步驟S504中，在將第一電壓施加至第一偏壓層140時，量測第一記憶體層210與第二記憶體層230之間的電阻，以便判定電阻性記憶體300之當前記憶體狀態。在此實施例中，第一電壓大於第二值V2，但小於第三值V3，以使得電阻性記憶體300之記憶體狀態將不會在第一電壓之施加之後改變。步驟S504中所量測之電阻被視為第一電阻Ra，且預定值等於(R1RESET+R2RESET)。若第一電阻Ra等於預定值，則判定電阻性記憶體之狀態為第一狀態（亦即，記憶體狀態B或C）（步驟S506）。若第一電阻Ra不等於預定值，則將第二電壓Vp施加至第一偏壓層140（步驟S508）。在此實施例中，第二電壓Vp大於第三值V3但小於第四值V4。換言之，第二電壓Vp大於第一電壓。在步驟S510中，再次量測第一記憶體層210與第二記憶體層230之間的電阻。步驟S510中所量測之電阻被視為第二電阻Rb。若第二電阻Rb等於第一電阻Ra，則意謂電阻性記憶體300之狀態在第二電壓Vp之施加後未改變，以使得可判定電阻性記憶體300之狀態為第二狀態（亦即，記憶體狀態D）（步驟S512）。若第二電阻Rb不等於第一電阻Ra，則意謂電阻性記憶體300之狀態在第二電壓Vp之施加後改變，以使得可判定電阻性記憶體300之狀態為第三狀態（亦即，記憶體狀態A）（步驟S516）。因為若第二電阻Rb不等於第一電阻Ra，則電阻性記憶體300之狀態可在步驟S508中改變，所以在步驟S514中，將電阻性記憶體300再程式化至第三狀態（亦即，記憶體狀態A）。【25】 請參看圖3以及圖6A至圖6C。圖6A為說明本發明之另一實施例中之第一固態電解質210的電壓V與電阻的關係的圖式。圖6B為說明本發明之另一實施例中之第二固態電解質230的電壓V與電阻的關係的圖式。圖6B為說明本發明之另一實施例中之兩種固態電解質210以及230的電壓V與電阻的關係的圖式。水平軸表示施加至第一偏壓層140之電壓V之值。圖6A之垂直軸表示第一固態電解質210之電阻。圖6B之垂直軸表示第二固態電解質230之電阻。圖6C之垂直軸表示第一固態電解質210以及第二固態電解質230之電阻。在此實施例中，R1SET之值大於R2SET之值，且R1RESET之值等於R2RESET之值。因此，對應於記憶體狀態B之電阻(R1RESET+R2RESET)之總和等於對應於記憶體狀態C之電阻(R1RESET+R2RESET)之總和，且對應於記憶體狀態A之電阻(R1SET+R2RESET)之總和不同於對應於記憶體狀態D之電阻(R1RESET+R2SET)之總和。因此，在此實施例中，可直接根據第一電阻Ra來判定電阻性記憶體300之狀態。【26】 請參看圖7，圖7為用於控制具有圖6A至圖6C所說明之關係的電阻性記憶體300之操作的方法的流程圖。在步驟S702中，對電阻性記憶體300進行程式化。接著，在步驟S704中，在將第一電壓施加至第一偏壓層140時，量測第一記憶體層210與第二記憶體層230之間的電阻作為第一電阻Ra。若第一電阻Ra等於(R1RESET+R2RESET)，則判定電阻性記憶體300之狀態為第一狀態（亦即，記憶體狀態B或C）（步驟S706）。若第一電阻Ra等於(R1RESET+R2SET)，則判定電阻性記憶體300之狀態為第二狀態（亦即，記憶體狀態D）（步驟S708）。若第一電阻Ra等於(R1SET+R2RESET)，則判定電阻性記憶體300之狀態為第三狀態（亦即，記憶體狀態A）（步驟S710）。【27】 請參看圖3以及圖8A至圖8C。圖8A為說明本發明之另一實施例中之第一固態電解質210的電壓V與電阻的關係的圖式。圖8B為說明與圖8A相同之實施例中之第二固態電解質230的電壓V與電阻的關係的圖式。圖8C為說明與圖8A相同之實施例中之兩種固態電解質210以及230的電壓V與電阻的關係的圖式。水平軸表示施加至第一偏壓層140之電壓V之值。圖8A之垂直軸表示第一固態電解質210之電阻。圖8B之垂直軸表示第二固態電解質230之電阻。圖8C之垂直軸表示第一固態電解質210以及第二固態電解質230之電阻。如圖8A所示，當電壓V下拉至第一值V1時，第一固態電解質210之電阻自R1RESET改變至R1SET。當電壓上拉至第四值V4時，第一固態電解質210之電阻自R1SET改變至R1RESET。如圖8B所示，當電壓V下拉至第二值V2時，第二固態電解質230之電阻自R2SET改變至R2RESET。當電壓上拉至第三值V3時，第二固態電解質230之電阻自R2RESET改變至R2SET。【28】 圖8C繪示在調整電壓V之值時第一固態電解質210以及第二固態電解質230之電阻之總和。如圖8C所示，電阻性記憶體300之四種記憶體狀態分別標記為字元A、B、C以及D。第一記憶體狀態A對應於第一值V1以及電阻(R1SET+R2RESET)之總和，第二記憶體狀態B對應於第二值V2以及電阻(R1RESET+R2RESET)之總和，第三記憶體狀態C對應於第三值V3以及電阻(R1SET+R2SET)之總和，且第四記憶體狀態D對應於第四值V4以及電阻(R1RESET+R2SET)之總和。【29】 請參看圖9，圖9為用於控制具有圖8A至圖8C所說明之關係的電阻性記憶體300之操作的方法的流程圖。在步驟S902中，對電阻性記憶體300進行程式化。接著，在步驟S904中，在將第一電壓施加至第一偏壓層140時，量測第一記憶體層210與第二記憶體層230之間的電阻作為第一電阻Ra。在此實施例中，預定值等於(R1RESET+R2RESET)或(R1SET+R2SET)。若第一電阻Ra等於(R1RESET+R2RESET)，則判定電阻性記憶體之狀態為第一狀態（亦即，記憶體狀態B）（步驟S906）。若第一電阻Ra等於(R1SET+R2SET)，則判定電阻性記憶體之狀態為第二狀態（亦即，記憶體狀態C）（步驟S908）。若第一電阻Ra不等於(R1RESET+R2RESET)，亦不等於(R1SET+R2SET)，則將第二電壓Vp施加至第一偏壓層140（步驟S910）。在步驟S912中，量測第一記憶體層210與第二記憶體層230之間的電阻作為第二電阻Rb。若第二電阻Rb等於第一電阻Ra，則意謂電阻性記憶體300之狀態在第二電壓Vp之施加後未改變，以使得可判定電阻性記憶體300之狀態為第三狀態（亦即，記憶體狀態D）（步驟S914）。若第二電阻Rb不等於第一電阻Ra，則意謂電阻性記憶體300之狀態已在第二電壓Vp之施加後改變，以使得可判定電阻性記憶體300之狀態為第四狀態（亦即，記憶體狀態A）（步驟S918）。因為若第二電阻Rb不等於第一電阻Ra，則電阻性記憶體300之狀態可在步驟S910中改變，所以在步驟S916中，將電阻性記憶體300再程式化至第四狀態（亦即，記憶體狀態A）。【30】 請參看圖3以及圖10A至圖10C。圖10A為說明本發明之另一實施例中之第一固態電解質210的電壓V與電阻的關係的圖式。圖10B為說明與圖10A相同之實施例中之第二固態電解質230的電壓V與電阻的關係的圖式。圖10C為說明與圖10A相同之實施例中之兩種固態電解質210以及230的電壓V與電阻的關係的圖式。水平軸表示施加至第一偏壓層140之電壓V之值。圖10A之垂直軸表示第一固態電解質210之電阻。圖10B之垂直軸表示第二固態電解質230之電阻。圖10C之垂直軸表示第一固態電解質210以及第二固態電解質230之電阻。如圖10A所示，當電壓V下拉至第二值V2時，第一固態電解質210之電阻自R1RESET改變至R1SET。當電壓上拉至第三值V3時，第一固態電解質210之電阻自R1SET改變至R1RESET。如圖10B所示，當電壓V下拉至第一值V1時，第二固態電解質230之電阻自R2SET改變至R2RESET。當電壓上拉至第四值V4時，第二固態電解質230之電阻自R2RESET改變至R2SET。【31】 圖10C繪示在調整電壓V之值時第一固態電解質210以及第二固態電解質230之電阻之總和。如圖10C所示，電阻性記憶體300之四種記憶體狀態分別標記為字元A、B、C以及D。第一記憶體狀態A對應於第一值V1以及電阻(R1SET+R2RESET)之總和，第二記憶體狀態B對應於第二值V2以及電阻(R1SET+R2SET)之總和，第三記憶體狀態C對應於第三值V3以及電阻(R1RESET+R2RESET)之總和，且第四記憶體狀態D對應於第四值V4以及電阻(R1RESET+R2SET)之總和。【32】 請參看圖11，圖11為用於控制具有圖10A至圖10C所說明之關係的電阻性記憶體300之操作的方法的流程圖。在步驟S1102中，對電阻性記憶體300進行程式化。接著，在步驟S1104中，在將第一電壓施加至第一偏壓層140時，量測第一記憶體層210與第二記憶體層230之間的電阻作為第一電阻Ra。在此實施例中，預定值等於(R1RESET+R2RESET)或(R1SET+R2SET)。若第一電阻Ra等於(R1RESET+R2RESET)，則判定電阻性記憶體之狀態為第一狀態（亦即，記憶體狀態C）（步驟S1106）。若第一電阻Ra等於(R1SET+R2SET)，則判定電阻性記憶體之狀態為第二狀態（亦即，記憶體狀態B）（步驟S1108）。若第一電阻Ra不等於(R1RESET+R2RESET)，亦不等於(R1SET+R2SET)，則將第二電壓Vp施加至第一偏壓層140（步驟S1110）。在步驟S1112中，量測第一記憶體層210與第二記憶體層230之間的電阻作為第二電阻Rb。若第二電阻Rb等於第一電阻Ra，則意謂電阻性記憶體300之狀態在第二電壓Vp之施加後未改變，以使得可判定電阻性記憶體300之狀態為第三狀態（亦即，記憶體狀態D）（步驟S1114）。若第二電阻Rb不等於第一電阻Ra，則意謂電阻性記憶體300之狀態已在第二電壓Vp之施加後改變，以使得可判定電阻性記憶體300之狀態為第四狀態（亦即，記憶體狀態A）（步驟S1118）。因為若第二電阻Rb不等於第一電阻Ra，則電阻性記憶體300之狀態可在步驟S910中改變，所以在步驟S1116中，將電阻性記憶體300再程式化至第四狀態（亦即，記憶體狀態A）。【33】 請參看圖12，圖12為本發明之實施例之電阻性記憶體1200的結構圖。電阻性記憶體1200具有介質層1210、第一阻障層1220以及第二阻障層1230。位於介質層1210與第一阻障層1220之間的界面1212被視為電阻性記憶體1200之第一記憶體層，且位於介質層1210與第二阻障層1230之間的界面1214被視為電阻性記憶體1200之第二記憶體層。可根據第一記憶體層1212以及第二記憶體層1214之電阻來判定由電阻性記憶體1200儲存之資料。在此實施例中，第一阻障層1220以及第二阻障層1230由選自以下各者組成之群組的材料製成：氮化鈦（TiN）、氮化鉭（TaN）、鉑（Pt）以及金（Au）；且介質層1210為金屬氧化物層，所述金屬氧化物層是由選自以下各者組成之群組的材料製成：氧化鎢、氧化鈦、氧化鎳、氧化鋁、氧化銅、氧化鋯、氧化鈮以及氧化鉭。【34】 請參看圖13，圖13為本發明之實施例之電阻性記憶體1300的結構圖。電阻性記憶體1300亦具有金屬氧化物層1210、第一阻障層1220以及第二阻障層1230。此外，電阻性記憶體1300更包括兩層氧化矽間隔物1240、第一電極1250、第二電極1260、內金屬介電質層1270以及基板1280。兩層氧化矽間隔物1240與金屬氧化物層1210接觸，且形成於第一阻障層1220與第二阻障層1230之間。第一電極1250形成於第一阻障層1220上，且第二電極1260形成於第二阻障層1230與內金屬介電質層1270之間。內金屬介電質層1270形成於第二電極1260與基板1280之間。在此實施例中，第一電極1250以及第一阻障層1220被視為電阻性記憶體1300之第一偏壓層140，且第二阻障層1230、第二電極1260、內金屬介電質層1270以及基板1280被視為電阻性記憶體1300之第二偏壓層150。【35】 當將電壓V施加至電阻性記憶體1300之第一偏壓層140時，第一界面1212以及第二界面1214之電阻可相應地改變。請參看圖13以及圖14A至圖14E。圖14A為說明第一界面1212之電壓V與電阻的關係的圖式。圖14B為說明第二界面1214之電壓V與電阻的關係的圖式。圖14C為說明在電壓V自第四值V4下拉至第一值V1時第一界面1212與第二界面1214之間的電壓V與電阻的關係的圖式。圖14D為說明在電壓V自第一值V1上拉至第四值V4時第一界面1212與第二界面1214之間的電壓V與電阻的關係的圖式。圖14E為說明電阻性記憶體1300之記憶體狀態的切換的圖式。水平軸表示施加至第一偏壓層140之電壓V之值。圖14A之垂直軸表示第一界面1212之電阻。圖14B之垂直軸表示第二界面1214之電阻。圖14C至圖14E之垂直軸表示第一界面1212與第二界面1214之間的電阻。如圖14A所示，當電壓V下拉至第二值V2時，第一界面1212之電阻自R1RESET改變至R1SET。當電壓上拉至第四值V4時，第一界面1212之電阻自R1SET改變至R1RESET。如圖14B所示，當電壓V下拉至第一值V1時，第二界面1214之電阻自R2SET改變至R2RESET。當電壓上拉至第三值V3時，第二界面1214之電阻自R2RESET改變至R2SET。換言之，第一界面1212以及第二界面1214中之每一者基於其電阻而具有兩種記憶體狀態，以使得電阻性記憶體1300具有四種記憶體狀態。可根據第一界面1212以及第二界面1214之電阻來判定電阻性記憶體1300的當前記憶體狀態。【36】 圖14C以及圖14E繪示在電壓V之值下拉時第一界面1212以及第二界面1214之電阻之總和。在電壓V自第四電壓V4下拉至第一電壓V1時的程序期間，第一界面1212與第二界面1214之間的電阻自(R1RESET+R2SET)改變至(R1SET+R2SET)且接著改變至(R1SET+R2RESET)。圖14D以及圖14E繪示在電壓V之值上拉時第一界面1212以及第二界面1214之電阻之總和。在電壓V自第一電壓V1上拉至第四電壓V4時的程序期間，第一界面1212與第二界面1214之間的電阻自(R1SET+R2RESET)改變至(R1SET+R2SET)且接著改變至(R1RESET+R2SET)。【37】 如圖14E所示，電阻性記憶體1300之四種記憶體狀態分別標記為字元A、B、C以及D。第一記憶體狀態A對應於第一值V1以及電阻(R1SET+R2RESET)之總和，第二記憶體狀態B對應於第二值V2以及電阻(R1SET+R2SET)之總和，第三記憶體狀態C對應於第三值V3以及電阻(R1SET+R2SET)之總和，且第四記憶體狀態D對應於第四值V4以及電阻(R1RESET+R2SET)之總和。因為對應於第二記憶體狀態B以及第三記憶體狀態C之電阻的總和相等（亦即，等於R1SET+R2SET），所以難以區分第二記憶體狀態B與第三記憶體狀態C。然而，根據本發明，狀態B以及C亦可與狀態A以及狀態D區分。【38】 請參看圖15，圖15為用於控制具有圖14A至圖14E所說明之關係的電阻性記憶體1300之操作的方法的流程圖。在步驟S1502中，對電阻性記憶體1300進行程式化。接著，在步驟S1504中，在將第一電壓施加至第一偏壓層140時，量測第一界面1212與第二記憶體層1214之間的電阻。在此實施例中，第一電壓大於第二值V2，但小於第三值V3，以使得電阻性記憶體1300之記憶體狀態將不會在第一電壓施加至第一偏壓層140之後改變。步驟S1504中所量測之電阻被視為第一電阻Ra，且預定值等於(R1SET+R2SET)。若第一電阻Ra等於預定值，則判定電阻性記憶體之狀態為第一狀態（亦即，記憶體狀態B或C）（步驟S1506）。若第一電阻Ra不等於預定值，則將第二電壓Vp施加至第一偏壓層140（步驟S1508）。在此實施例中，第二電壓Vp大於第三值V3但小於第四值V4。在步驟S1510中，再次量測第一界面1212與第二界面1214之間的電阻。步驟S1510中所量測之電阻被視為第二電阻Rb。若第二電阻Rb等於第一電阻Ra，則意謂電阻性記憶體1300之狀態在第二電壓Vp之施加後未改變，以使得可判定電阻性記憶體1300之狀態為第二狀態（亦即，記憶體狀態D）（步驟S1512）。若第二電阻Rb不等於第一電阻Ra，則意謂電阻性記憶體1300之狀態在第二電壓Vp之施加後改變，以使得可判定電阻性記憶體1300之狀態為第三狀態（亦即，記憶體狀態A）（步驟S1516）。因為若第二電阻Rb不等於第一電阻Ra，則電阻性記憶體1300之狀態可在步驟S1508中改變，所以在步驟S1514中，將電阻性記憶體1300再程式化至第三狀態（亦即，記憶體狀態A）。【39】 請參看圖13以及圖16。圖16為說明根據本發明之實施例之電阻性記憶體1300的記憶體狀態的切換的圖式。水平軸表示施加至第一偏壓層140之電壓V之值，且垂直軸表示第一界面1212與第二界面1214之間的電阻。在此實施例中，R1RESET之值小於R2 RESET之值，且R1SET之值等於R2SET之值。因此，對應於記憶體狀態B之電阻(R1SET+R2SET)之總和等於對應於記憶體狀態C之電阻(R1SET+R2SET)之總和，且對應於記憶體狀態A之電阻(R1SET+R2RESET)之總和不同于對應於記憶體狀態D之電阻(R1RESET+R2SET)之總和。因此，在此實施例中，可直接根據第一電阻Ra來判定電阻性記憶體1300之狀態。【40】 請參看圖17，圖17為用於控制具有圖16所說明之關係的電阻性記憶體1300之操作的方法的流程圖。在步驟S1702中，對電阻性記憶體1300進行程式化。接著，在步驟S1704中，在將第一電壓施加至第一偏壓層140時，量測第一界面1212與第二界面1214之間的電阻作為第一電阻Ra。若第一電阻Ra等於(R1SET+R2SET)，則判定電阻性記憶體1300之狀態為第一狀態（亦即，記憶體狀態B或C）（步驟S1706）。若第一電阻Ra等於(R1RESET+R2SET)，則判定電阻性記憶體1300之狀態為第二狀態（亦即，記憶體狀態D）（步驟S1708）。若第一電阻Ra等於(R1SET+R2RESET)，則判定電阻性記憶體1300之狀態為第三狀態（亦即，記憶體狀態A）（步驟S1710）。【41】 請參看圖13以及圖18。圖18為說明根據本發明之實施例之電阻性記憶體1300的記憶體狀態的切換的圖式。水平軸表示施加至第一偏壓層140之電壓V之值，且垂直軸表示第一界面1212與第二界面1214之間的電阻。與圖16之實施例相比，當前實施例之第一界面1212多一種電阻性狀態。換言之，當前實施例之第一界面1212具有三種電阻性狀態，而圖16之實施例之第一界面1212具有兩種電阻性狀態。對應於當前實施例之第一界面1212之三種電阻性狀態的電阻分別為R1SET、R1RESET1以及R1RESET2。因此，當前實施例之電阻性記憶體1300具有五種記憶體狀態，所述五種記憶體狀態分別標記為字元A、B、C、D以及E。當前實施例之狀態A、B以及C與圖16之實施例之狀態A、B以及C相同，當前實施例之狀態D對應於第四值V4以及電阻(R1RESET1+R2SET)之總和，且當前實施例之狀態E對應於第五值V5以及電阻(R1RESET2+R2SET)之總和。在當前實施例中，R2RESET、R1RESET1以及R1 RESET2之值相同，且R1RESET之值等於R2RESET之值。因此，對應於記憶體狀態B之電阻(R1SET+R2SET)之總和等於對應於記憶體狀態C之電阻(R1SET+R2SET)之總和，且分別對應於記憶體狀態A、D以及E之電阻(R1SET+R2RESET)、(R1RESET1+R2SET)以及(R1RESET2+R2SET)之總和不同。因此，在當前實施例中，電阻性記憶體1300之四種記憶體狀態可直接根據第一電阻Ra來區分。【42】 請參看圖19，圖19為用於控制具有圖18所說明之關係的電阻性記憶體1300之操作的方法的流程圖。在步驟S1902中，對電阻性記憶體1300進行程式化。接著，在步驟S1904中，在將第一電壓施加至第一偏壓層140時，量測第一界面1212與第二界面1214之間的電阻作為第一電阻Ra。若第一電阻Ra等於(R1SET+R2SET)，則判定電阻性記憶體1300之狀態為第一狀態（亦即，記憶體狀態B或C）（步驟S1906）。若第一電阻Ra等於(R1RESET2+R2SET)，則判定電阻性記憶體1300之狀態為第二狀態（亦即，記憶體狀態E）（步驟S1908）。若第一電阻Ra等於(R1RESET1+R2SET)，則判定電阻性記憶體1300之狀態為第三狀態（亦即，記憶體狀態D）（步驟S1910）。若第一電阻Ra等於(R1SET+R2RESET)，則判定電阻性記憶體1300之狀態為第四狀態（亦即，記憶體狀態A）（步驟S1912）。【43】 請參看圖13以及圖20。圖20為說明根據本發明之實施例之電阻性記憶體1300的記憶體狀態的切換的圖式。水平軸表示施加至第一偏壓層140之電壓V之值，且垂直軸表示第一界面1212與第二界面1214之間的電阻。與圖18之實施例相比，當前實施例之第二界面1214多一種電阻性狀態。換言之，當前實施例之第二界面1214具有三種電阻性狀態，而圖18之實施例之第二界面1214具有兩種電阻性狀態。對應於當前實施例之第一界面1212之三種電阻性狀態的電阻分別為R1SET、R1RESET1以及R1RESET2。對應於當前實施例之第二界面1214之三種電阻性狀態的電阻分別為R2SET、R2RESET1以及R2RESET2。當前實施例之電阻性記憶體1300具有六種記憶體狀態，所述六種記憶體狀態分別標記為字元A、B、C、D、E以及F。【44】 請參看圖21，圖21為用於控制具有圖20所說明之關係的電阻性記憶體1300之操作的方法的流程圖。在步驟S2102中，對電阻性記憶體1300進行程式化。接著，在步驟S2104中，在將第一電壓施加至第一偏壓層140時，量測第一界面1212與第二界面1214之間的電阻作為第一電阻Ra。若第一電阻Ra等於(R1SET+R2SET)，則判定電阻性記憶體1300之狀態為第一狀態（亦即，記憶體狀態C或D）（步驟S2106）。若第一電阻Ra等於(R1SET+R2RESET1)，則判定電阻性記憶體1300之狀態為第二狀態（亦即，記憶體狀態B）（步驟S2108）。若第一電阻Ra等於(R1RESET1+R2SET)，則判定電阻性記憶體1300之狀態為第三狀態（亦即，記憶體狀態E）（步驟S2110）。【45】 在當前實施例中，預定值等於(R1SET+R2SET)、(R1SET+R2RESET1)或(R1RESET1+R2SET)。若第一電阻Ra不等於預定值，則將第二電壓Vp施加至第一偏壓層140（步驟S2112）。在步驟S2114中，再次量測第一界面1212與第二界面1214之間的電阻。步驟S2114中所量測之電阻被視為第二電阻Rb。若第二電阻Rb等於第一電阻Ra，則意謂電阻性記憶體1300之狀態在第二電壓Vp之施加後未改變，以使得可判定電阻性記憶體1300之狀態為第四狀態（亦即，記憶體狀態F）（步驟S2116）。若第二電阻Rb不等於第一電阻Ra，則意謂電阻性記憶體1300之狀態在第二電壓Vp之施加後改變，以使得可判定電阻性記憶體1300之狀態為第五狀態（亦即，記憶體狀態A）（步驟S2120）。因為若第二電阻Rb不等於第一電阻Ra，則電阻性記憶體1300之狀態可在步驟S2114中改變，所以在步驟S2118中，將電阻性記憶體1300再程式化至第五狀態（亦即，記憶體狀態A）。【46】 根據圖4A至圖11以及圖14A至圖21之實施例，可總結出電阻性記憶體之可區分記憶體狀態之總數至少為(N1+N2-1)，其中N1為第一記憶體層之電阻性狀態之數目，且N2為第二記憶體層之電阻性狀態之數目。【47】 在本發明之實施例中，電阻性記憶體具有兩個記憶體層，其中之每一者能夠儲存資料。因此，可由電阻性記憶體儲存之總資料量增大。此外，因為總資料量增大，所以電阻性記憶體之每一儲存單位（例如，十億位元組）之成本可降低。【48】 此外，CBRAM（導電橋接RAM）類型之上述電阻性記憶體200或300或TMO（過渡金屬氧化物）類型之上述電阻性記憶體1200或1300可用作建構電阻性記憶體陣列之記憶體單元，其中每一記憶體單元可被視為兩個電阻性記憶體胞元之堆疊。【49】 圖22為根據本發明之實施例之電阻性記憶體陣列的結構圖。【50】 參看圖22，電阻性記憶體陣列包含配置成列及行之多個電阻性記憶體單元2202、多條字元線（WL）以及多條位元線（BL）。每一電阻性記憶體單元2202包含第一記憶體胞元2204以及第二記憶體胞元2206，第二記憶體胞元2206安置於第一記憶體胞元2204之下且與其串聯電連接。每一字元線（WL）耦接至一列電阻性記憶體單元2202之第一記憶體胞元2204。每一位元線（BL）耦接至一行電阻性記憶體單元2202之第二記憶體胞元2206。此種陣列設計可被稱為2D交叉點陣列。【51】 參看圖22以及圖2至圖3，電阻性記憶體單元2202可為上述電阻性記憶體200或300，其中第一固態電解質210為第一記憶體胞元2204之一部分，且第二固態電解質230為第二記憶體胞元2206之一部分。【52】 參看圖22以及圖12至圖13，電阻性記憶體單元2202可或者為上述電阻性記憶體1200或1300，其中第一界面1212為第一記憶體胞元2204之一部分，且第二界面1214為第二記憶體胞元2206之一部分。【53】 當電阻性記憶體單元2202為上述電阻性記憶體200或300時，可藉由以下步驟來對電阻性記憶體陣列進行程式化。藉由選擇對應字元線以及位元線來選擇待程式化之電阻性記憶體單元。接著，根據圖4C或圖6C所說明之程式化路徑之一而將所選擇之電阻性記憶體單元程式化為處於狀態A、狀態B或C以及狀態D之一。在此狀況下，可使用所有狀態A、B（或C）以及D，因為在每一種狀態下，第一記憶體胞元2204以及第二記憶體胞元2206不同時處於其低電阻（RSET）狀態，以使得可在如圖22所說明之2D交叉點陣列中防止潛洩電流（sneakingcurrent）。【54】 此後，在讀取操作中，可經由對應字元線以及位元線來選擇待讀取之電阻性記憶體單元2202且接著使用圖5或圖7所說明之演算法來判定其狀態。【55】 當電阻性記憶體單元2202為上述TMO類型電阻性記憶體1200或1300時，可藉由以下步驟來對電阻性記憶體陣列進行程式化。經由對應字元線以及位元線來選擇待程式化之電阻性記憶體單元。接著，藉由圖14E或圖16所說明之程式化路徑來將所選擇之電阻性記憶體單元程式化為處於狀態A以及狀態D的其中一種。在此狀況下，無法使用狀態B或C，此是因為第一記憶體胞元2204以及第二記憶體胞元2206在狀態B或C下同時處於其低電阻（RSET）狀態，以致發生了大的潛洩電流。因此，讀取演算法不同於圖15或圖17所說明之演算法。【56】 將電阻性記憶體單元2202為上述電阻性記憶體1300且具有圖14A至圖14E所說明之關係的電阻性記憶體陣列的讀取演算法作為實例，此實例相比圖15所說明之實例缺少某些步驟，此是因為在程式化時，未使用狀態B以及狀態C。【57】 參看圖23、圖13以及圖14E，在步驟S2302中，將電阻性記憶體單元1300程式化為狀態A以及狀態D之一。在步驟S2308中，將如圖14E所示之讀取電壓Vp施加至第一偏壓層140。在下一步驟S2310中，量測第一界面1212與第二界面1214之間的電阻且將所述電阻視為讀取電阻Rb。若Rb等於Ra（=R1RESET+R2SET或R1SET+R2RESET，亦見於圖15中），則意謂電阻性記憶體單元1300之狀態在讀取電壓Vp之施加後未改變，以使得可將電阻性記憶體單元1300之狀態判定為狀態D（步驟S2312）。若Rb不等於Ra，則意謂電阻性記憶體單元1300之狀態在讀取電壓Vp之施加後改變，以使得可將電阻性記憶體單元1300之狀態判定為狀態A（步驟S2316）。因為若Rb不等於Ra，則電阻性記憶體單元1300之狀態可在步驟S2308中改變，所以在步驟S2314中，將電阻性記憶體單元1300再程式化至狀態A。【58】 雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．電阻性記憶體

110．．．第一記憶體層

120．．．介質層

130．．．第二記憶體層

140．．．第一偏壓層

150．．．第二偏壓層

200．．．電阻性記憶體

210．．．第一記憶體層/第一固態電解質

220．．．介質層/可氧化電極

230．．．第二記憶體層/第二固態電解質

240．．．構成層

242．．．氧化矽間隔物

244．．．鎢層

250．．．氮化鈦層

260．．．內金屬介電質層

270．．．基板

300．．．電阻性記憶體

1200．．．電阻性記憶體

1210．．．介質層/金屬氧化物層

1212．．．第一界面/第一記憶體層

1214．．．第二界面/第二記憶體層

1220．．．第一阻障層

1230．．．第二阻障層

1240．．．氧化矽間隔

1250．．．第一電極

1260．．．第二電極

1270．．．內金屬介電質層

1280．．．基板

1300．．．電阻性記憶體/電阻性記憶體單元

2202．．．電阻性記憶體單元

2204．．．第一記憶體胞元

2206．．．第二記憶體胞元

圖1至圖3為本發明之不同實施例之電阻性記憶體的結構圖。圖4A為說明圖3所示之電阻性記憶體之第一固態電解質的電壓V與電阻的關係的圖式。圖4B為說明圖3所示之電阻性記憶體之第二固態電解質的電壓V與電阻的關係的圖式。圖4C為說明圖3所示之電阻性記憶體之第一固態電解質以及第二固態電解質的電壓V與電阻的關係的圖式。圖5為用於控制具有圖4A至圖4C所說明之關係的電阻性記憶體之操作的方法的流程圖。圖6A為說明本發明之另一實施例中之第一固態電解質的電壓V與電阻的關係的圖式。圖6B為說明與圖6A相同之實施例中之第二固態電解質的電壓V與電阻的關係的圖式。圖6C為說明與圖6A相同之實施例中之第一固態電解質以及第二固態電解質的電壓V與電阻的關係的圖式。圖7為用於控制具有圖6A至圖6C所說明之關係的電阻性記憶體之操作的方法的流程圖。圖8A為說明本發明之另一實施例中之第一固態電解質的電壓V與電阻的關係的圖式。圖8B為說明與圖8A相同之實施例中之第二固態電解質的電壓V與電阻的關係的圖式。圖8C為說明與圖8A相同之實施例中之第一固態電解質以及第二固態電解質的電壓V與電阻的關係的圖式。圖9為用於控制具有圖8A至圖8C所說明之關係的電阻性記憶體之操作的方法的流程圖。圖10A為說明本發明之另一實施例中之第一固態電解質的電壓V與電阻的關係的圖式。圖10B為說明與圖10A相同之實施例中之第二固態電解質的電壓V與電阻的關係的圖式。圖10C為說明與圖10A相同之實施例中之第一固態電解質以及第二固態電解質的電壓V與電阻的關係的圖式。圖11為用於控制具有圖10A至圖10C所說明之關係的電阻性記憶體之操作的方法的流程圖。圖12至圖13為根據本發明之實施例之電阻性記憶體的結構圖。圖14A為說明根據本發明之實施例之第一界面的電壓V與電阻的關係的圖式。圖14B為說明與圖14A相同之實施例中之第二界面的電壓V與電阻的關係的圖式。圖14C為說明在與圖14A相同之實施例中在電壓V自第四值V4下拉至第一值V1時第一界面與第二界面之間的電壓V與電阻的關係的圖式。圖14D為說明在與圖14A相同之實施例中在電壓V自第一值V1上拉至第四值V4時第一界面與第二界面之間的電壓V與電阻的關係的圖式。圖14E為說明與圖14A相同之實施例中之電阻性記憶體的記憶體狀態的切換的圖式。圖15為用於控制具有圖14A至圖14E所說明之關係的電阻性記憶體之操作的方法的流程圖。圖16為說明根據本發明之實施例之電阻性記憶體的記憶體狀態的切換的圖式。圖17為用於控制具有圖16所說明之關係的電阻性記憶體之操作的方法的流程圖。圖18為說明根據本發明之實施例之電阻性記憶體的記憶體狀態的切換的圖式。圖19為用於控制具有圖18所說明之關係的電阻性記憶體之操作的方法的流程圖。圖20為說明根據本發明之實施例之電阻性記憶體的記憶體狀態的切換的圖式。圖21為用於控制具有圖20所說明之關係的電阻性記憶體之操作的方法的流程圖。圖22為根據本發明之實施例之電阻性記憶體陣列的結構圖。圖23為用於控制電阻性記憶體陣列之操作之方法的流程圖，所述電阻性記憶體陣列包含圖12或圖13所說明之多個電阻性記憶體單元且具有圖22所說明之陣列結構。

100．．．電阻性記憶體

110．．．第一記憶體層

120．．．介質層

130．．．第二記憶體層

140．．．第一偏壓層

150．．．第二偏壓層

Claims (17)

1. 一種電阻性記憶體陣列，包括：多個電阻性記憶體單元，其配置成列及行，其中所述電阻性記憶體單元中之每一者包括第一記憶體胞元以及第二記憶體胞元，所述第二記憶體胞元安置於所述第一記憶體胞元之下且與其串聯電連接；多條字元線，其中所述字元線中之每一者耦接至一列所述電阻性記憶體單元之所述第一記憶體胞元；以及多條位元線，其中所述位元線中之每一者耦接至一行所述電阻性記憶體單元之所述第二記憶體胞元。
2. 如申請專利範圍第1項所述之電阻性記憶體陣列，其中所述電阻性記憶體單元中之每一者包含：第一固態電解質，其為所述第一記憶體胞元之一部分；第二固態電解質，其為所述第二記憶體胞元之一部分；以及可氧化電極，其形成於所述第一固態電解質與所述第二固態電解質之間；其中所述第一固態電解質以及所述第二固態電解質由過渡金屬氧化物或含有至少一種硫族元素之材料製成。
3. 如申請專利範圍第2項所述之電阻性記憶體陣列，其中所述可氧化電極由選自以下各者組成之群組的材料製成：銀、銅以及鋅。
4. 如申請專利範圍第2項所述之電阻性記憶體陣列，更包括：構成層，其具有兩層氧化矽間隔物以及形成於所述兩層氧化矽間隔物之間的鎢層，其中所述第二固態電解質形成於所述可氧化電極與所述構成層之間。
5. 如申請專利範圍第4項所述之電阻性記憶體陣列，更包括：氮化鈦層、內金屬介電質層以及基板，其中所述氮化鈦層形成於所述構成層與所述內金屬介電質層之間，且所述內金屬介電質層形成於所述氮化鈦層與所述基板之間。
6. 如申請專利範圍第1項所述之電阻性記憶體陣列，其中所述電阻性記憶體單元中之每一者包含：第一阻障層；第二阻障層；以及金屬氧化物層，其形成於所述第一阻障層與所述第二阻障層之間；其中所述第一阻障層與所述金屬氧化物層之間設置有第一作用區域且所述第一作用區域為所述第一記憶體胞元之一部分，且所述第二阻障層與所述金屬氧化物層之間設置有第二作用區域且所述第二作用區域為所述第二記憶體胞元之一部分。
7. 如申請專利範圍第6項所述之電阻性記憶體陣列，其中，所述第一阻障層以及所述第二阻障層由選自以下各者組成之群組的材料製成：氮化鈦（TiN）、氮化鉭（TaN）、鉑（Pt）以及金（Au）；且所述金屬氧化物層是由選自以下各者組成之群組的材料製成：氧化鎢、氧化鈦、氧化鎳、氧化鋁、氧化銅、氧化鋯、氧化鈮以及氧化鉭。
8. 如申請專利範圍第6項所述之電阻性記憶體陣列，其中所述第一作用區域以及所述第二作用區域中之每一者具有兩種電阻性狀態。
9. 如申請專利範圍第6項所述之電阻性記憶體陣列，更包括：兩層氧化矽間隔物、第一電極、第二電極、內金屬介電質層以及基板，其中所述兩層氧化矽間隔物與所述金屬氧化物層接觸且形成於所述第一阻障層與所述第二阻障層之間，所述第一電極形成於所述第一阻障層上，所述第二電極形成於所述第二阻障層與所述內金屬介電質層之間，且所述內金屬介電質層形成於所述第二電極與所述基板之間。
10. 如申請專利範圍第9項所述之電阻性記憶體陣列，其中所述第一電極以及所述第二電極由鋁-銅合金製成。
11. 一種用於控制如申請專利範圍第2項所述之電阻性記憶體陣列之操作的方法，包括：（a）經由字元線以及位元線來選擇待操作之電阻性記憶體單元；以及（b）量測所述所選擇之電阻性記憶體單元的電阻，以及根據所述所量測之電阻來判定第一狀態、第二狀態以及第三狀態中之哪一者為所述所選擇之電阻性記憶體單元之狀態。
12. 如申請專利範圍第11項所述之方法，其中所述步驟（b）包括：藉由將第一電壓施加至所述所選擇之電阻性記憶體單元來量測所述電阻作為第一電阻；在所述第一電阻等於預定值時，判定所述電阻性記憶體單元之所述狀態為所述第一狀態；在所述第一電阻不同於所述預定值時，藉由將第二電壓施加至所述所選擇之電阻性記憶體單元來量測所述電阻作為第二電阻；以及在所述第二電阻等於所述第一電阻時，判定所述所選擇之電阻性記憶體單元之所述狀態為所述第二狀態，或在所述第二電阻不等於所述第一電阻時，判定所述所選擇之電阻性記憶體單元之所述狀態為所述第三狀態。
13. 如申請專利範圍第12項所述之方法，更包括：在將所述所選擇之電阻性記憶體單元之所述狀態判定為所述第三狀態時，將所述所選擇之電阻性記憶體單元再程式化為處於所述第三狀態。
14. 如申請專利範圍第13項所述之方法，其中所述第一電壓小於所述第二電壓。
15. 一種用於控制如申請專利範圍第6項所述之電阻性記憶體陣列之操作的方法，包括：（a）對所述電阻性記憶體陣列進行程式化，以使得在所述電阻性記憶體單元中之每一者中，所述第一記憶體胞元以及所述第二記憶體胞元不同時處於低電阻狀態；（b）經由字元線以及位元線來選擇待操作之記憶體單元；以及（c）量測所述所選擇之電阻性記憶體單元的電阻，以及根據所述所量測之電阻來判定第一狀態以及第二狀態中之哪一者為所述所選擇之電阻性記憶體單元之狀態。
16. 如申請專利範圍第15項所述之方法，其中所述步驟（c）包括：藉由將讀取電壓施加至所述所選擇之電阻性記憶體單元來量測所述電阻作為讀取電阻；以及在所述讀取電阻等於預定值時，判定所述所選擇之電阻性記憶體單元之所述狀態為所述第一狀態，或在所述讀取電阻不等於所述預定值時，判定所述所選擇之電阻性記憶體單元之所述狀態為所述第二狀態。
17. 如申請專利範圍第16項所述之方法，更包括：在將所述所選擇之電阻性記憶體單元之所述狀態判定為所述第二狀態時，將所述所選擇之電阻性記憶體單元再程式化為處於所述第二狀態。