TW201543662A

TW201543662A - 使用積體電路鑄造相容製程之單石積體電阻式記憶體

Info

Publication number: TW201543662A
Application number: TW104104033A
Authority: TW
Inventors: Sundar Narayanan; Steven Maxwell; Jr Natividad Vasquez; Harry Yue Gee
Original assignee: Crossbar Inc
Priority date: 2014-02-07
Filing date: 2015-02-06
Publication date: 2015-11-16
Also published as: TWI670842B

Abstract

本發明涉及使用積體電路鑄造相容製程的單石積體電阻式記憶體，提供電阻式記憶體的單石積體，其具有利用積體電路鑄造製程的互補式金屬氧化物半導體。提供一種記憶體裝置，其包括基材和單石堆疊，該基材包含一個或多個互補式金屬氧化物半導體裝置和形成於該基材上的第一絕緣體層。該單石堆疊包含作為單石製程的一部分而被製造在該第一絕緣體層上方的多個層。該多個層包含第一金屬層、第二絕緣體層、和第二金屬層。電阻式記憶體裝置結構是形成在該第二絕緣體層內以及在該一個或多個互補式金屬氧化物半導體裝置的熱預算內。該電阻式記憶體裝置結構被實現為支柱裝置或通孔裝置。此外，該第一金屬層耦合至該第二金屬層。

Description

使用積體電路鑄造相容製程之單石積體電阻式記憶體

相關申請交叉參考

本申請主張2014年2月6日提交的美國臨時專利申請號61/937,412的優先權權益，其發明名稱為“MONOLITHICALLY INTEGRATED RESISTIVE MEMORY USING INTEGRATED-CIRCUIT FOUNDRY COMPATIBLE PROCESSES”，本申請並涉及到2013年9月23日提交的美國專利申請第14/034,390號，其為2012年8月14日提交的美國專利申請第13/58,5759號(現為2013年10月29日獲准的美國專利第8,569,172號)的延續；上述文件中的每一者為了各種目的而引用各自的全文而作為參考明確地併入本文。

一般來說，本發明涉及電子記憶體，例如，本發明描述可以使用積體電路鑄造相容製程來製造的單石積體電阻式記憶體。

電阻式記憶體裝置意味著在積體電路技術領域內的最近革新。雖然這種技術的多數還在開發階段，用在已提出的電阻式記憶體裝置以及其製造的各種技術概念已經被發明人所展示。發明人相信，各種電阻式記憶體技術以及用於製造各種電阻式記憶體裝置的各種技術展現了令人信服的證據以在半導體電子工業的競爭技術之上保持顯著的優勢。

隨著時間推移，科技的進步已提供可以在半導體晶片的給定幾何面積上製造半導體裝置(例如電晶體)的數量上的增加。提高半導體裝置數量的意味著增加半導體晶片以及相關聯的電子裝置的記憶體容量以及處理能力。

鑒於上述情况，發明人期望繼續開發電阻式記憶體技術的實際利用和製造。

以下呈現本發明的簡要概述以提供本發明一些面向的基本理解。此概述不是本發明的詳盡概況。其既不旨在標識說明書的關鍵或重要元素，也不在於描繪本說明書中，或在申請專利範圍的任何範圍中的任何特定實施例的範圍。其目的在於以簡化形式呈現本說明書的一些概念，作為呈現本公開更詳細描述的前言。

對於使用積體電路鑄造相容製程的單石積體電阻式記憶體，提供了題述發明的多個面向。一個實施例涉及一種記憶裝置，其包括基材，該基材包含一個或多個互補式金屬氧化物半導體裝置和形成於該基材上的第一絕緣體層。該記憶體裝置還包括單石堆疊，其包含作為單石製程的一部分而被製造在該第一絕緣體層上方的多個層。該多個層可包括第一金屬層(例如，第一金屬化層)、第二絕緣體層、和第二金屬層(例如，第二金屬化層)。電阻式記憶體裝置結構可以形成在第二絕緣體層內。在多種實施例中，該電阻式記憶體裝置結構是在該一個或多個互補式金屬氧化物半導體裝置的熱預算內的情况下而形成。在進一步的實施例中，電阻式記憶體裝置結構可以至少部分地實現作為支柱裝置。在其他實施例中，該第一金屬層的至少第一部分可耦合到該第二金屬層的至少第二部分。

根據一些實施方式，該第一金屬層和該第二金屬層之間定義的距離可以實質上類似於該第二金屬層和第三金屬層之間的距離。換句話說，該層間介電質的厚度不會為了容納第二絕緣體層中的電阻式記憶體裝置結構的形成而改變。因此，本文所討論的實施例與現有的積體電路(IC)設計是相容的。

在一些實施方式中，電阻式記憶體裝置結構可以在攝氏450度或更低的溫度下所製造。在一些實施例中，互補式金屬氧化物半導體電路層可以使用相較於二氧化矽具有高相對介電常數的閘極介電材料。在一個實施例中，互補式金屬氧化物半導體裝置所使用的閘極介電材料可以是Applied Materials Producer®Black Diamond®的(HBD3)低k介電質(例如k<=3.0)。

在記憶體裝置結構至少部分實現為支柱裝置的實施例中，該支柱裝置可包含形成在第一金屬層頂部的(接觸材料的)支柱式結構和設置在該支柱式結構的頂部上的軸環式結構。軸環式結構可以包括設置在該支柱式結構上方的疊層狀結構中的兩個或更多層的材料。在一個或多個實施例中，軸環式結構的橫截面可以大於支柱式結構。在一些實施例中，該兩個或更多層可以包含設置在第二圓柱式結構上方的圓柱式結構中的第一層。第二圓柱式結構在第一表面接觸第二金屬層，而第二表面耦合到該第一圓柱式結構。在此實施方式中，第一圓柱式結構具有接觸該支柱式結構的第一側和接觸該第二圓柱式結構的第二表面的第二側。該第一表面和該第二表面可位於該第二圓柱式結構的相對側。

另一個實施例涉及一種製造記憶體裝置的方法。在多種實施例中，此方法可以是一種鑄造相容的方法(例如，不論是現有或將來的變化，其都與至少一個積體電路鑄造的製造製程相一致)。該方法可以包括製造可包括多層的單石堆疊。製造多層可以在基材的熱預算內所進行。在一個實施例中，基材可以是包括在其中或其上形成的一個或多個CMOS裝置的基材。另外，製造該多層可包括提供包含一個或多個互補式金屬氧化物半導體裝置的基材以及在該基材上方製造第一絕緣體層。該方法還可以包括於該第一絕緣體層上方製造第一金屬層。另外，該方法可以包括在第一金屬層上方製造層間介電材料層以及在該層間介電材料層內製造電阻式記憶體裝置結構，其可以包含形成支柱裝置。此外，該方法可以包括於該電阻式記憶體裝置結構上方製造第二金屬層。

根據另一實施方式，製造單石堆疊可以包含在大約攝氏450度的溫度下製造該單石堆疊。在進一步實施例中，該溫度可以是攝氏450度或更低。在多個實施例中，所述單石堆疊的製造可包含在由：大約攝氏450度至約400度、大約攝氏400度至大約350度、和大約攝氏300度至約350度所組成的範圍群組中所選擇的一個溫度範圍下製造單石堆疊。

再一實施例涉及一種記憶體單元，其可以包括基材，該基材包括一個或多個互補式金屬氧化物半導體裝置和形成於該基材上的第一絕緣體層。該記憶體裝置還可包含單石堆疊，其包括作為單石製程的一部分而被製造在該第一絕緣體層上方的多個層。該多個層可包含形成在基材的頂面上的第一金屬層、形成在該第一金屬層上的第一導電層、第二絕緣體層、和第二金屬層。電阻式記憶體裝置結構可以形成在該第二絕緣體層內以及在該一個或多個互補式金屬氧化物半導體裝置的熱預算內。此外，該第一金屬層耦合到該第二金屬層。

又一實施例涉及一種記憶體裝置，其包括基材，該基材包含一個或多個互補式金屬氧化物半導體裝置和形成於該基材上的第一絕緣體層。該記憶體裝置還包括單石堆疊，其包含作為單石製程的一部分而被製造在該第一絕緣體層上方的多個層。該多個層可包含第一金屬層、第二絕緣體層、和第二金屬層。電阻式記憶體裝置結構可以在該一個或多個互補式金屬氧化物半導體裝置的熱預算內的情况下形成在該第二絕緣體層內。該電阻式記憶體裝置結構可以被實現作為通孔裝置。此外，該第一金屬層耦合到該第二金屬層。

另一個實施例涉及一種製造記憶體裝置的方法。該方法可以包括製造單石堆疊，其包括多個層，其中該製造是在基材的熱預算內所進行。該製造可包括提供包含一個或多個互補式金屬氧化物半導體裝置的基材以及在該基材上方製造第一絕緣體層。另外，該製造可包括於該第一絕緣體層上方製造第一金屬層以及在該第一金屬層上製造層間介電材料層。該製造還包括可以在該層間介電材料層內製造電阻式記憶體裝置結構，該製造包括形成通孔裝置以及於該電阻式記憶體裝置結構上方製造第二金屬層。

又一實施例涉及一種記憶體單元，其包括基材，該基材包含一個或多個互補式金屬氧化物半導體裝置、以及形成於該基材上的第一絕緣體層。記憶體單元包括單石堆疊，單石堆疊包括作為單石製程的一部分而被製造在該第一絕緣體層上方的多個層。該多個層包含形成在基材的頂面上的第一金屬層、形成在該第一金屬層上的第一導電層、第二絕緣體層、和第二金屬層。電阻式記憶體裝置結構是形成在該第二絕緣體層內以及在該一個或多個互補式金屬氧化物半導體裝置的熱預算內。該電阻式記憶體裝置結構可以被實現作為通孔裝置。此外，該第一金屬層耦合到該第二金屬層。

下列的描述和附圖闡述本說明書的某些示例面向。然而，這些方面僅表示本說明書中的原理可被採用的各種方式中的一部分。本說明書的其它優點和新穎的特徵將隨著本說明書的後續詳細描述結合附圖而變得明白。

100,200,300,400‧‧‧記憶體單元

102‧‧‧互補式金屬氧化物半導體層

104‧‧‧單石堆疊

106,204,408‧‧‧第一絕緣體層

108,206‧‧‧第一金屬層

110,210,412‧‧‧第二絕緣體層

112,212‧‧‧第二金屬層

114,214‧‧‧電阻式記憶體裝置結構

202‧‧‧基材

208‧‧‧第一導電栓塞

302,402‧‧‧M3金屬層

304‧‧‧M6金屬層

306‧‧‧V3接觸

308,410‧‧‧M4金屬層

310‧‧‧V4接觸

312,404‧‧‧M5金屬層

314‧‧‧V5接觸

316‧‧‧支柱式裝置

318‧‧‧記憶體元件

320‧‧‧支柱

322‧‧‧軸環

324‧‧‧切換材料層

326‧‧‧主動金屬層

328‧‧‧阻障材料層

330‧‧‧頂蓋

406‧‧‧導電栓塞

414‧‧‧通孔式裝置

416‧‧‧通孔式裝置之第一部分

418‧‧‧通孔式裝置之第二部分

420‧‧‧栓塞

422A‧‧‧第一雙端記憶體單元

422B‧‧‧第二雙端記憶體單元

500,600,700‧‧‧方法

502,504,506,508,510,512,514,602,604,606‧‧‧步驟

608,610,612,614,616,618,620,622,624,626‧‧‧步驟

628,630,702,704,706,708,710,712,714,716‧‧‧步驟

718,720,722,724,726,728,730,732‧‧‧步驟

800,900‧‧‧控制環境

802‧‧‧記憶體單元陣列

804‧‧‧列控制器

806‧‧‧行控制器

808‧‧‧時脈源

810‧‧‧位址暫存器

812‧‧‧輸入/輸出緩衝器

814‧‧‧命令介面

816‧‧‧狀態機

902‧‧‧電腦

904‧‧‧處理單元

906‧‧‧系統記憶體

908‧‧‧系統匯流排

910‧‧‧揮發性記憶體

912‧‧‧非揮發性記憶體

914‧‧‧碟盤儲存

916‧‧‧介面

918‧‧‧操作系統

920‧‧‧應用程序

924‧‧‧程式模組

926‧‧‧程式數據

928‧‧‧輸入裝置

930‧‧‧介面埠

934‧‧‧適配器

935‧‧‧編解碼器

936‧‧‧輸出裝置

938‧‧‧遠程電腦

940‧‧‧記憶體儲存裝置

942‧‧‧網路埠

944‧‧‧通信連接

發明的許多層面、實施例，目的和優點將從後續的詳細描述結合圖式中相同的參考符號所指向的相應部份而清楚明白。在本說明書中，許多特定細節被闡述以便提供本發明的完全理解。然而，應該明白的是，題述發明的某些面向可以不用這些具體細節或利用其它方法、組件、材料等情况下而實施。在其他實例中，公知的結構和裝置是以方塊圖的形式顯示，以幫助描述題述發明。

第1圖根據本發明的一個或多個實施例，說明使用積體電路鑄造相容製程的示例記憶體單元的方塊圖。

第2圖根據本發明的一個或多個實施例，說明使用積體電路鑄造相容製程的另一示例記憶體單元的方塊圖。

第3圖根據本發明的一個或多個實施例，說明在製造記憶體裝置的示例記憶體結構中的中間階段的截面方塊圖，根據本主題公開的一個或多個實施例。

第4圖根據本發明的一個或多個實施例，說明在製造記憶體裝置的另一示例記憶體結構中的中間階段的截面方塊圖。

第5圖根據本發明的多種面向，說明一個示例且非限制的使用積體電路鑄造相容製程的包括電阻式記憶體的記憶體單元的製造方法的流程圖。

第6圖根據本發明的多種面向，說明一個示例且非限制的製造記憶體單元的方法的流程圖，該記憶體單元包括形成作為支柱裝置的單石積體電阻式記憶體的記憶體。

第7圖根據本發明的多種面向，說明一個示例且非限制的製造記憶體單元的方法的流程圖，該記憶體單元包括形成作為通孔裝置的單石積體電阻式記憶體。

第8圖說明有利於一個或多個所公開實施例的實現的樣本操作環境的方塊圖。

第9圖說明可以結合多種實施例來實現的示例計算環境的方塊圖。

本發明涉及用於數位或多級資訊儲存的雙端記憶體單元。在一些實施例中，所述雙端記憶體單元可包括電阻式技術，諸如阻變雙端記憶體單元(resistive-switching two-terminal memory cell)。阻變雙端記憶體單元(也被稱為阻變記憶體單元或阻變記憶體)，如這裏所使用的，包括具有在兩個導電接觸之間有主動區的導電接觸的電路元件。雙端記憶體裝置的主動區，在具有阻變記憶體的情况下，表現出多個穩定或半穩定電阻狀態，而每個電阻狀態都具有不同的電阻值。此外，所述多個狀態中的各個可響應於施加在所述兩個導電接觸的合適電信號而被形成或啟動。合適的電信號可以是電壓值、電流值、電壓或電流極性、電或磁場等或其合適的組合。示例性的阻變雙端記憶體裝置，雖然非全面，但可包括電阻式隨機存取記憶體(RRAM)。

題述公開的實施例可提供一個絲狀基記憶體單元(filamentary-based memory cell)。絲狀基記憶體單元的一個實施例可以包括：接觸材料層(例如，p型(或n型)的矽(Si)支承層(例如，p型或n型多晶矽，p型多晶矽鍺等))、包括多個缺陷位置的電阻切換層(RSL)、以及主動金屬層，以促進粒子(例如，能够響應於合適的領域或其他合適的刺激而被離子化的金屬離子和原子，或類似的粒子)在RSL內、或邊界處產生。在適當的偏壓條件(例如，編程電壓)下，粒子(例如，金屬離子、能够被離子化的原子等)可遷移到RSL內的缺陷位置，以提供形成離子到RSL的細絲。在去除偏壓條件下，在RSL中由離子所形成的導電細絲的至少一部分變形。在一些實施例中，在不存在具有高電阻的偏壓條件下，細絲的變形可包括被捕獲在缺陷位置內的粒子(例如，金屬離子)，其成為中性粒子(例如，金屬原子)。在其它實施例中，細絲的變形可以包括在RSL內顆粒的分散(或部分分散)，其響應於偏壓條件而打破由細絲所提供的導電路徑。在又其他實施例中，所述細絲的變形可以是響應於另一種合適的物理機制，或前述的適當組合。

RSL(其在本領域中也可以被當作電阻切換介質(RSM))可以包括，例如，未摻雜的非晶矽層、具有本質特性的半導體層、矽之次氧化物(例如，SiOx，其中，x具有介於0.1和2之間的值)、非化學計量的氧化物、金屬氧化物(例如氧化鋅)等。RSL的適合材料的其他示例可以包括Si_XGe_YO_Z(其中X、Y和Z各自是合適的正整數)、氧化矽(例如，SiO_N，其中N是一個適當的正整數)，非晶矽(a-Si)、非晶矽鍺(a-SiGe)、TaO_B(其中B為合適的正整數)、HfO_C(其中C為合適的正整數)、TiO_D(其中D是合適的正整數)等等，或其合適的組合。

活性金屬層的示例可包括但不限於：銀(Ag)、金(Au)、鈦(Ti)、氮化鈦(TIN)或鈦的其它適合的化合物、鎳(Ni)、銅(Cu)、鋁(Al)、鉻(Cr)、鉭(Ta)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鈷(Co)、鉑(Pt)和鈀(Pd)。其它合適的導電材料，以及前述或類似材料的化合物或組合，在本題述發明的一些面向中可以被用於主動金屬層。在一些實施例中，由鈦、氮化鈦等物所構成的阻擋材料薄層可設置在RSL和主動金屬層(例如，銀、鋁等)之間。關於類似於前述示例的本發明其他實施例的細節可以在以下已經獲准專利的美國專利申請中找到：2007年10月19日申請的美國專利申請號11/875,541 和2009年10月8日申請的美國專利申請號12/575,921，以及其它在此引用的文件。上述文件中的每一者在此通過引用各自全文並為了各種目的而併入本文。

根據各種本發明揭露的實施例中，所揭露的阻變裝置可以由與鑄造相容過程一致的方式所製造。如本文中所使用的，鑄造相容是指具有與在業界的半導體製造廠(諸如臺灣積體電路製造公司及其他公司)中以半導體為基礎的裝置的製造相關的物理限制一致。物理限制包括晶片以及在給定製程步驟前該晶片上所建構的材料和金屬的熱預算(例如，最大操作溫度)。例如，在晶片包括一個或多個金屬層或建構體，並且裝置模型需要金屬層保持在嚴格位置公差的可行性下，熱預算可能由金屬的軟化溫度所設定以避免損失金屬的剛性。其它物理限制可以包括：CMOS、nMOS、或pMOS中合適者的製造限制、特定金屬化方案的製造工具組(例如，可用於鋁、銅等的蝕刻/掩蔽/開槽工具組)限制、或需要特殊製程處理的物理性質(例如，銅的分散性、金屬和半導電材料等的氧化性質等)、或其他業界鑄造的限制等。因此，「鑄造相容」的字語意指與至少一個業界半導體製造廠的製程限制一致。

為了編程細絲為基礎的阻變記憶體單元，合適的編程電壓可被應用於記憶體單元(例如電阻切換層)而造成可變長寬的導電路徑或細絲形成在記憶體單元中相對高電阻的部分。這會導致記憶體單元從相對高的電阻狀態切換到一個或多個相對低的電阻狀態。在一些阻變裝置中，抹除處理可以由將導電細絲(至少一部分)變形而實現，使所述存儲單元可從低電阻狀態返回到高電阻狀態。在記憶體中，這樣的狀態變化可以關聯到二進制位或多重二進位個別的狀態。對於多個記憶體單元的陣列，記憶體單元的字、字節、頁、嵌段等可以被編程或抹除來代表二進位資訊的零或一，並藉由在一段時間內保留這些狀態而影響存儲二進位資訊。在多種實施例中，多級資訊(例如，多個位)可被存儲在各自的記憶體單元中。

儘管電阻式記憶體仍然在發展階段，發明人相信，電阻式記憶體將取代傳統的NAND和NOR快閃記憶裝置，以及取代其他記憶體裝置。發明人已觀察到，電阻式記憶體的發展已經遇到了實際製造的瓶頸，也就是相關裝置(例如，線上製造產品的前端)的熱預算限制。熱預算是指在特定的溫度操作期間，轉移到晶片的熱能總量。在製造所述電阻式記憶體的製程中，舉例來說，會希望不要對互補式金屬氧化物半導體(CMOS)裝置施加過量的熱量等而產生不利影響。因此，在基板內的CMOS裝置可以根據CMOS晶片或基材將熱預算限制加到記憶體元件的製造(例如，通過後端線上製程的方式)。同樣地，舉例來說，應該在積體電路中的電阻式記憶體裝置的製造期間考慮熱預算限制。為了解决熱預算的限制，一些技術已經試圖使電阻式記憶體從CMOS電路中分離。因此，在一些情况下，電阻式記憶體形成在與其上形成有CMOS電路的晶片分離的晶片上。形成所述電阻式記憶體之後，晶片可以被(翻轉倒置並)結合到CMOS電路。發明人意識到，上述方式會帶來額外的成本以及與製造電阻式記憶體相關的其他挑戰。

與電阻式記憶體的積體相關聯的另一挑戰是來自所述電阻式記憶體製程的電漿損傷。可能有大量的複雜塑化製程在電漿損傷的角度來看會影響CMOS電路。發明人相信，至少還有一些電漿損傷問題沒有被成功解决。

對於CMOS電路的頂部上的電阻式記憶體的單石積體的另一個挑戰或限制包括使用現有後端線上製程的能力。現有後端線上製程的使用可以减輕或避免在電阻式記憶體的製造過程中後端佈線裏的RC延遲(其中“R”是金屬線電阻而“C”是在層間介電電容)的改動。舉例來說，RC延遲的變化可能使電氣模型變得無用。例如，一些技術使用客製化製程來將記憶體製造整合到線路製程的後端。CMOS電路可在後端中具有佈線的多個層，並且發明人已知的一些技術嘗試將記憶體元件整合到後端。這個過程是複雜的，並且到現在為止，不能在未顯著改變後端線上製程的情况下進行。在此所揭露的一個或多個面向可結合現有的後端線上製程或其上的改進的至少一個子集。此外，所公開的面向可以符合這種製程的熱預算限制。

一種積體電路(IC)的鑄造包括各種為了將電阻式記憶體併入後端線上製程的各種設備及程序。本公開內容的發明人相當熟悉與其關聯的後端材料相容性問題。所述一個或多個所公開的面向可以用相對於其它電阻式記憶體的製造製程來說的一個相對簡單的方式，執行製造電阻式記憶體裝置的製程。例如，記憶體堆疊，如本文中所討論的，與其他記憶體製造程序所使用的20或30個附加層相比，在一些實施例中，記憶體堆疊可以只增加一個或兩個附加層。這可以顯著降低與作為後端線上製程製造電阻式記憶體相關聯的成本、複雜性和製程開銷。另外，相對於其他工序，各種本發明的面向可以輕易地縮放到下一個世代節點(例如，便於更小的記憶體單元，和因此更大的晶片密度)。

此外，一個或多個本發明的面向可以通過用於將電阻式記憶體單石積體到前端線上製程的產品(例如CMOS基材)的一個或多個公開的製程，而達到更小的晶片尺寸和更低的成本。此外，可使用標準的IC鑄造相容製造程序進行電阻式記憶體裝置的製造。多種實施例也可以在單石積體(例如，通過CMOS裝置)之後不變更設計而實現，以考慮寄生結構的改變。寄生結構是裝置(例如，記憶體裝置)中的一部分，其將結構重組為不同的半導體裝置，這可能會導致裝置進入非計畫中的操作。此外，在至少一個公開的實施例中，提供了一種製造製程的產品(例如，記憶體裝置)，其可包括在一個CMOS電路的電阻式記憶體的單石積體。此外，該製造方法可以在進一步的實施例中包括積體電路鑄造相容製程(例如，新的或不同的製程不是必要的。然而在替代的實施例中，此製程的進一步改進不應被排除在本發明的各種方面的範圍之外)。此外，所公開的面向可以在不超過約攝氏450度的溫度下進行。例如，該溫度可以是攝氏450度或更低。多種面向可以在由：大約攝氏450度至約400度、大約攝氏400度至大約350度、和大約攝氏300度至約350度所組成的範圍群組中所選擇的一個溫度範圍下進行。

現在參考圖式，第1圖根據本發明的一個或多個實施例，說明使用積體電路鑄造相容製程的示例記憶體單元100的方塊圖。記憶體單元100可以包括互補式金屬氧化物半導體(CMOS)層102和單石堆疊104。在各種實施例中，CMOS層102可以包括記憶體驅動器電路、處理邏輯、閘陣列、通信層、有線或無線通信電路等、或前述的適當組合。

例如，在一個實施例中，可以提供基材，其包括在其中形成的一個或多個CMOS裝置。在一個替代實施例中，一個或多個CMOS裝置可以製造在該基材上或內。在另一個實施例中，可提供該基材，其中形成有一個或多個CMOS裝置，並且還包括在該基材上或內製造一個或多個附加CMOS裝置。

在製造單石堆疊104之前，可以在CMOS層102上方形成第一絕緣層106。所述單石堆疊104可包括依序製造在CMOS層102上方的多個層。在一些實施例中，單石堆疊104也可以形成在第一絕緣層106上方，而在至少一個替代實施例中，單石堆疊104可至少部分形成在第一絕緣層106之中。此外，一個或多個附加的層，雖然沒有特別示出，可根據替代實施例(例如，參見第2圖和第3圖以及下文)而被包括在單石堆疊104中。

根據一些實施例，所述單石堆疊104的多個層可包括第一金屬層108、第二絕緣層110、和第二金屬層112。第一金屬層108可以由第一金屬(例如，鎢、鋁、銀、金、貴金屬、或類似的金屬、或上述的合適合金)製成。第二金屬層112可以由第二金屬(例如，在一個實施例中是含有氮化鈦的鋁)形成。另外，電阻式記憶體裝置結構114可以製造在第二絕緣層110內。電阻式記憶體裝置結構114可以產生第一金屬層108和第二金屬層112之間的接觸。

所述電阻式記憶體裝置結構114可以在CMOS層102的熱預算內來製造。例如，電阻式記憶體裝置結構114可以在攝氏450度或更低的溫度下製造。根據一個實施例，該溫度可以是攝氏450度或更低。在多個實施例中，所述電阻式存儲裝置結構的製造可包含在由：大約攝氏450度至約400度、大約攝氏400度至大約350度、和大約攝氏300度至約350度所組成的範圍群組中所選擇的一個溫度範圍下製造。

發明人相信介電常數施加了限制，而因此用低的熱預算建構電阻式記憶體裝置可以提供相較於其他高溫記憶體製造製程來說較低的製造成本，因為該其他高溫記憶體的製造程序具有高溫元件，如上所述，而必須與 CMOS分開製造，並且不會作為該CMOS晶片的單石製程。作為一個示例，用於CMOS裝置的閘極介電材料可以是Applied Materials Producer Black Diamond(HBD3)的低k電介質(例如，K<=3.0)，然而本發明不侷限於該示例。

在一個實施方式中，電阻式記憶體元件結構114可以保留在第一金屬層108和第二金屬層112之間所定義的距離。例如，當電阻式記憶體裝置結構114形成時，第一金屬層108和第二金屬層112之間的距離保持近似相同。換句話說，如果在所建立的製造程序中，最後會包含電阻式記憶體裝置結構114，第一金屬層108和第二金屬層112之間的距離也不會明顯變大。在一些實施例中，第一金屬層108和第二金屬層112之間的距離與第二金屬層112和第三金屬(未示出，但可參見例如第3圖和4及下文)之間的距離是相同的。

在一個面向中，電阻式記憶體裝置結構114可以實現成支柱式裝置。例如，支柱式裝置可以包括形成在第一金屬層108上的電阻式記憶體裝置結構114的第一部分。支柱式裝置還可以包括由多個相鄰材料(例如，所述第二部分包括多個相鄰材料的層)形成的第二部分(例如，過大層)。在一些實施例中，材料層為圓柱形，並大致上是同心的，例如第一圓柱和第二圓柱。然而本發明並不限於此實施例。支柱式裝置的第二部分可以接觸第二金屬層112。此外，在至少一個實施例中，第一部分可具有圓柱狀或近似圓柱狀、多邊形或近似多邊形等的橫截面(例如，從頂部或底部看的時候)，其具有已定義的周長。此外，第二部分可具有比第一部份的定義周長較大的周長(例如，較大直徑、較大半徑等)。在一個或多個實施例中，第一部分可以是具有第一直徑的圓柱(或近似圓柱)，而第二部分可以包括由該第一部份上方的一個或多個相鄰材料所形成的一系列圓柱(或近似圓柱)，並具有比所述支柱裝置的第一部分的第一直徑還大的至少一個附加的直徑。

在其他實施例中，如同這裏所使用的，稱為“圓柱”的結構或裝置可替代地或另外地包括多邊形或近似多邊形的形狀。在另一實例中，稱為圓柱的結構或裝置可替代地或另外地包括卵圓形或近似卵圓形的形狀。此外，這樣的結構或裝置可以替換地具有圓錐形狀、近似圓錐形狀等，以此類推。在另一實例中，這樣的結構或裝置可以是近似多邊形(例如，具有至少一個部分圓形邊緣的多邊形、或具有至少一個部份圓角、或多個部分圓邊、或多個部分圓角的多邊形，或前述的組合)。在另一實例中，該結構或裝置可具有至少一個非直線的側，如曲線側。在進一步的實例中，該結構或裝置可以具有一些非尖銳邊或一些非尖銳側。在又一實例中，該結構或裝置可以是近似多邊形的物體、具有至少一個非直線側的凸多邊形、或具有至少一個非尖銳邊的凸多邊形。在一些實施例中，橫截面的面積可以基本上是類似的或不同的。因此，應該理解的是，結構或裝置的特定幾何形狀的參考應被認為是說明性的，而不應被解釋為用於限制本發明。

在一個實例中，支柱式裝置的第二部分可以包括(例如，具有比該支柱式裝置的第一部份更大的直徑或周長的軸環)第一圓柱，其可具有位在該第一圓柱的相對端的第一側和第二側。支柱式裝置可包括第二圓柱，其可具有位在該第二圓柱的相對側的第一表面和第二表面。第一圓柱的第一側可接觸支柱式裝置(例如，支柱)的第一部份，而該第一圓柱的第二側可接觸第二圓柱的第二表面。第二圓柱的第一側可以接觸第二金屬層112(例如，參見第3圖的切出部份318及下文)。

根據實施例，所述電阻式記憶體裝置結構114可在包括支柱結構的支柱式裝置中實現。該支柱結構可以由導電材料所形成。在一些實施例中，支柱結構可包括稜柱結構(平行基底)，其具有如圓形、近似多邊形、卵圓形等的橫切面圖案。在一個實例中，第一圓柱是由切換材料所形成，並且第二圓柱是由另一導電材料所形成。在一個面向中，支柱結構的導電材料和所述第二圓柱是不同的材料。然而，根據一些面向，支柱結構的材料和第二圓柱可以是相同的材料或相似的材料。

根據一個實施方式中，支柱式裝置可以至少部分地由通孔(其藉由在其他材料中形成孔洞、空隙等而產生)所形成，並填充有一種或多種材料或材料層(而在這樣的情况下，也可以在此稱為通孔裝置)。在一個實施例中，可通過填充該通孔(例如，填充該孔洞、空隙等的一個子集)的至少一個子集的材料至少部份地形成支柱式裝置。在進一步的實施例中，支柱式裝置可包括通孔襯墊，該襯墊是由沉積在藉由該通孔所露出的其它材料的表面上方的材料所形成。該通孔襯墊材料可以選自：氧化矽(SiOx)、SiOx和氧化鈦(TiOx)的化合物、以及SiOx和氧化鋁(AlOx)的化合物、或類似材料，或其合適的組合。根據一個實施方式中，通孔設備可以被填充(在該襯墊材料上)，其所選擇的材料包括：鋁、鋁和銅、含有氮化鈦的鋁、含有鈦或氮化鈦的鋁、氮化鈦、鋁和銅或氮化鈦、或其適當的組合，或者類似的材料。

在一些實施方式中，回到參照支柱式裝置的第二部分，第一圓柱可具有第一厚度而第二圓柱可具有與第一厚度不同的第二厚度。因此，第一圓柱可以比第二圓柱厚。然而，根據其他面向，第一圓柱可以比第二圓柱更薄。

第2圖根據本發明的一個或多個實施例，說明使用積體電路鑄造相容製程的另一示例記憶體單元的方塊圖。記憶體單元200可包括基材202、第一絕緣層204、以及形成在該第一絕緣層204和該基材202的頂面上方的第一金屬層206。在多種本發明的實施例中，基材202可以是具有一個或多個CMOS相容的裝置的互補式金屬氧化物半導體(CMOS)基材。此外，第一金屬層206可以由鎢、鋁、或類似材料形成。

在多種實施例中，CMOS層102可包括記憶體驅動器電路、處理邏輯、閘陣列等。例如，在一個實施例中，可以提供基材202，其包括在其中形成的一個或多個CMOS裝置。在一個替代實施例中，一個或多個CMOS裝置可以至少一部分在基材內或一部分在基材上方而製造。在另一個實施例中，可提供該基材，其中形成有一個或多個CMOS裝置，並且還包括在該基材上或內製造一個或多個附加CMOS裝置。

在一些實施例中，第一導電栓塞208可形成在第一絕緣層204內。第一導電栓塞208(例如，鎢)可以電氣連接基材202和第一金屬層206。

第二絕緣層210可形成在第一金屬層206的頂面上。第二金屬層212可形成在第二絕緣層210上方。第一金屬層206、第二金屬層212、以及後續的金屬層可由金屬形成。另外，電阻式記憶體裝置結構214可在第二絕緣層210內而形成。此外，如圖所示，電阻式記憶體裝置結構214可以在第一金屬層206和至少一部分第一絕緣層204內形成。電阻式記憶體裝置結構214可以產生第一金屬層206和第二金屬層212之間的接觸。根據在此討論的多種面向，電阻式記憶體裝置結構214可使用積體電路鑄造相容製程形成(例如，使用現有的積體電路鑄造工具)。

根據一個面向，形成電阻式記憶體裝置結構214可包括保持在第一金屬層206和第二金屬層212之間定義的距離。例如，在形成該電阻式記憶體裝置結構214時，用於分隔第一金屬層206和第二金屬層212的距離維持在該電阻式記憶體裝置結構214形成前大約相同的距離。

根據另一個實施方式，電阻式記憶體裝置結構214可實現為通孔式裝置的形式。通孔式裝置可以是許多不同結構中的一個，其包含但不限於通孔結構(例如，孔洞、空隙等)、通道、貫穿等等。所述通孔結構可以襯有鋁、銅、銀、合適的化合物，或其前述合適的組合。在一些實施例中，所述通孔結構的襯裏可以是在藉由通孔結構/通道/貫穿等所露出的表面上方具有基本上均勻厚度的沉積該厚度可以是20奈米或更小，在一些實施例中，可以是包括從一組範圍選擇的厚度：約15奈米至約20奈米、約10奈米至約15奈米、約5奈米至約10奈米的、和小於約1奈米至約5奈米。另外，通孔結構可包括由導電材料製造的至少一部分。

第3圖根據本發明的一個或多個實施例，說明在製造記憶體裝置的示例記憶體結構300中的中間階段的截面方塊圖。記憶體結構300可包括電阻式記憶體。根據多種替代性或附加的面向，記憶體結構300的一個或多個垂直的接觸，例如，V4接觸310，可以用支柱式裝置或通孔式裝置取代。相應地，記憶體結構300不受限於第3圖中所示出的支柱式裝置的數個位置。

應當指出，記憶體架構300被示出建置在第一組金屬(M3金屬層302)和第二組金屬(M6金屬層304)之間。為了簡單起見，包含在M3金屬層302下面(例如，金屬M1、金屬M2、閘級元件、CMOS電路等等)的記憶體結構300的各種組件並沒有示出或說明。另外，M6金屬層304上方的附加金屬層可被包括在記憶體結構300之中，但為了簡單起見並沒有示出或說明。

第一組垂直接觸(V3接觸306)可將M3金屬層302的部分連接到第三組金屬(M4金屬層308)的部分。另外，第二組垂直接觸(V4接觸310)可將M3的金屬層302的部分連接到第四組金屬(M5金屬層312)的部分。另外，V4接觸310的另一組(雖然未具體示出)可以將M4金屬層308的部分連接到M5金屬層312的部分。另外，第三組垂直接觸(V5接觸314)可將M5的金屬層312的部分連接到M6金屬層304的部分。

M4金屬層308部份和M5金屬層312部分之間所繪示的是記憶體元件318。根據一個實施方式，記憶體元件可以是支柱式裝置316。應當指出的是，雖然支柱式裝置316被繪示在M4金屬層308和M5金屬層312之間，一個或多個支柱式裝置可以形成在記憶體結構300內的其他地方。例如，一個或多個支柱式裝置可以形成在M3金屬層302和M4金屬層308之間、M5金屬層312和M6金屬層304之間、或在其它組金屬之間、或其他金屬後端層之間(未示出)。

此外，支柱式裝置可以形成在多組金屬之間。例如，至少一個支柱式裝置可以形成在M4金屬層308和M5金屬層312之間，而至少另一支柱式裝置可以形成在M5金屬層312和M6金屬層304之間、或可形成在其他金屬之間。因此，支柱式裝置可以夾置在任意合適的金屬層之間，其包括任何適當的其他後端金屬層，雖然為了簡單起見並未未示出或說明該金屬層。

在製造該些組金屬之間(例如，在M4金屬層308和M5金屬層312之間)的記憶體元件的製程期間的過程中，可以在不改變至少一些公開的實施例中的金屬層之間的間隔(例如，在後端線上製程模型等之中所定義)的情况下進行記憶體元件318的製造。例如，在這樣的實施例中，各個M4金屬層308和各個M5金屬層312之間的高度可以是基本上和M3金屬層302與M4金屬層308之間的高度相同。另外，在一個支柱式裝置形成記憶體元件318的實施例中(其例如，在至少一個這樣的實施例中可包括一個支柱(PL)和軸環(CL))，所述支柱式裝置的總高度可以是和在放置記憶體元件前各個M4金屬層308和各個M5金屬層312之間的間隙相同或本質上相同。以這種方式中，可以繼續使用現有的介電質(例如，在放置記憶體元件或支柱式裝置之前各個金屬層之間所使用的介電質)。另外，在積體電路中所使用的各種其它現有製程可以繼續被使用來製造示例記憶體結構300。

在多種公開的實施例中，電阻式記憶體裝置可以單石積體在基材的頂部上。在進一步的實施例中，基材可以是具有一個或多個CMOS相容的裝置的CMOS基材。在一個或多個其它實施例中，公開的記憶體裝置可以是與現有的CMOS製造技術部分或完全相容的阻變雙端記憶體裝置。因此，一些或所有所公開的記憶體裝置可以用低製造成本、有限的再加工等等而製造，從而達成發明人相信可以製造的高密度和高效率的雙端記憶體，並可以與其他記憶體設備或製程技術相比存在較少的製造問題而推向市場。

為了說明，用於積體電阻式記憶體一些製程可能會導致介電質厚度或後端臨界尺寸的改變並因此，記憶體裝置的電容可能會改變。因此，這些其他製程的電氣設計文件必須跟著改變，造成珍貴資源(例如，時間、成本等等)的消耗。本文所公開的一個或多個方面藉由添加或形成在CMOS電路的頂部的電阻式記憶體而最小化這些變化。另外，在層間介電質(ILD)的厚度被保持與後端金屬層之間的相同(或類似)(例如，作為示出的M4的金屬層308和M5的金屬層312)，以减輕或避免改變金屬層的電容，其與由相關的電氣設計模型假設的電容進行比較。

此外，記憶體元件318的切出部份(虛線圓)所示，支柱式裝置(其可以放置在各個組的金屬之間)可包括支柱320(標示為PL)和軸環322(標記為CL)。例如，支柱320可以被放置，接著可放置包括一個或多個組件(例如，一個或多個軸環元件)的軸環322。在一個實例中，該軸環組件可以是圓柱、多邊形橫截面、具有圓柱形橫截面的三維物體等等。在一個面向中，軸環可包括單一材料形成的單一三維物件。在另一個方面，軸環可具有堆疊或放置在彼此頂部的多個包括至少一個完全不同材料的物件。在另一面向，軸環可具有多個物件，其中至少一個近似於幾何橫截面(例如圓柱)，但不是真正的幾何形狀。

在多種實施例中，如第3圖所示，軸環322可包括電阻切換材料層324，例如未摻雜的非晶矽材料層、非化學計量氧化矽等。軸環322還可以包括主動金屬層326(例如，銀、金、鋁、貴金屬等、前述的合金，或其合適的組合)。在各種實施例中，軸環322可包括在電阻切換材料和主動金屬材料層之間的薄阻障材料層328，如鈦、鎢、氮化鈦等。在多種實施例中，頂蓋330可以是導電材料(例如，鈦，鎢，氮化鈦等)。阻障材料層328或頂蓋330可以是金屬栓塞，在替代或額外實施例中(例如鎢栓塞)，可在記憶體元件318和部分的金屬層M5(或在替代實施例中的其它合適的金屬層)之間提供電氣接觸。例如，在將支柱320和軸環322的其他材料形成在通孔洞之後，鎢栓塞可以藉由將鎢填充在通孔洞所剩餘的任何空間而形成。

在一個實施方式中，軸環的圓柱或其他物件可以是不同的大小。例如，第一圓柱可以比第二圓柱厚。在另一實例中，第一圓柱可以比第二圓柱薄。在這樣的實施例中，藉由將支柱式裝置316打散為具有不同直徑(或周長，對於非幾何形狀來說)的多個層的子集，可以最大限度地减少沿著側壁的漏流路徑以及可以達成更好的材料封裝。在至少一個實施例中，支柱320可以由相同尺寸、大致相同尺寸、或不同尺寸的多個材料來形成。

支柱320可包括導電材料，例如p型多晶矽、p型多晶、矽鍺等。在一些實施例中，軸環322的底部層(例如，第一圓柱的至少一部分)是一個切換材料(例如，本文所述的RSL或RSM)。然而，在其他實施例中，切換材料可以是在軸環322的不同層中(例如，中間層等)。另外，在軸環322的頂部(例如，第二圓柱的至少一個部分)可以是導電材料所形成的導電連接。

根據本發明的一個或多個面向，所使用的材料是低熱預算的材料，其不影響在45奈米節點以下的積體電路的CMOS鑄造(例如，高k閘介電金屬閘極製程或其他)。例如，選擇用於支柱320和軸環322的材料可在與記憶體結構300相關聯的CMOS電路的熱預算內進行處理。此外，該材料可在現有的金屬層空間模型內被處理。另外，單元製程可與小節點相容而不會影響CMOS電路。

在一個實施例中，記憶體結構300可藉由在CMOS基材上方形成第一絕緣層，並在第一絕緣層上方形成M3金屬層302來製造。M3金屬層302可以藉由圖案化和蝕刻、開槽和填充、通孔蝕刻和填充等形成為一個或多個區段的M3金屬層302。第二絕緣層形成在M3金屬層302上方，且在該第二絕緣層內形成有一個或多個通孔洞。一個或多個通孔洞可由導電材料填充，以形成第一組導電栓塞306。可以在第二絕緣層和導電栓塞306上方形成M4金屬層308。在第一實施例中，支柱式裝置316的各個層可以在M4金屬層408上方被沉積、圖案化及蝕刻，以形成支柱式裝置316，其可被嵌埋在第三絕緣層中並被研磨，使得第三絕緣層和支柱式裝置316的頂表面基本上共面。在第二實施例中，可以在M4金屬層308上方形成第三絕緣層，而一組通孔、溝槽、凹槽等可形成在該第三絕緣層中。通孔/溝槽/凹槽可以和支柱式裝置316的各個層一起反覆沉積。附加的絕緣材料可以被沉積並研磨到各個支柱式裝置316層的頂面，或者替代地支柱式裝置316的各個層的頂表面可以被研磨而與第三絕緣層的頂面齊平。M5金屬層312可接著被沉積並分段而形成M5金屬層312的多個區段。第四絕緣層可以被沉積在M5金屬層上方，且一個或多個附加的導電通孔314可形成在該第四絕緣層內。此外，M6金屬層304可接著被沉積並分段而形成M6金屬層304的多個區段。

參考第3圖，一些電阻式記憶體裝置可採用夾置在兩個金屬後端層之間的支柱和軸環式結構。將支柱裝置打散成至少兩個同心圓柱層的目的是為了可以儘量减少沿著側壁的漏流路徑和達成更好的材料封裝。然而，記憶體裝置可能受限於微影，因為其和縮放有關。在第3圖的記憶體裝置結構的至少一些實施例中，確立記憶體裝置316的技術節點的尺寸可以是在支柱和軸環(或頂圓柱)之間提供電氣接觸的表面面積。

在本領域中，這種確立記憶體單元的技術節點的尺寸通常被稱為關鍵尺寸。此術語在本揭露通篇中都以相同的含義而被使用。然而應當理解的是，術語不應當被解釋為將本揭露或所附的申請專利範圍限制於特定的實施例或特定尺寸。因為一些實施例將具有由一個關鍵尺寸(例如，支柱320和軸環322之間的電氣接觸表面面積)所確立的技術節點，而其它實施例的技術節點是由另一個關鍵尺寸(例如，由用於記憶體裝置而作為電極的金屬層和記憶體裝置的切換層所共用的電氣接觸表面面積；參見第4圖和下文)所確立的技術節點。此外，應該理解的是，由於所公開的記憶體裝置可以在一些實施例中可縮放為20奈米以下，且在其他實施例中，甚至降到1奈米的技術節點，因此關鍵尺寸不限定於特定的數量。

此外，對於雙端記憶體單元(例如，RRAM等)來說，縮放到更小的形貌可能會變得相當昂貴。藉由在此所公開的一個或多個面向，雙端記憶體單元在製造設備中的的可擴展性能够在不需要更先進的微影技術的情况下擴大。例如，可利用藉由支柱變成通孔所形成的結構，其中該裝置尺寸是由薄底部電極層(例如，由薄膜厚度控制)和通孔襯墊(例如，由薄膜厚度控制)之間的接觸面積所控制。本文所公開的一個或多個面向也可以有效地使雙端記憶體在CMOS上藉由使用相同或更低的成本和較低解析度的微影工具進行縮放。

第4圖根據本發明的一個或多個實施例，說明在製造記憶體裝置的另一示例記憶體結構中的中間階段的截面方塊圖。應當注意，類似於第3圖的記憶體結構300，記憶體結構400被示出建置在第一組金屬(M3金屬層402)和第二組金屬(M5金屬層404)之間。為了簡單起見，包含在M3金屬層402(例如，金屬M1、金屬M2、閘級元件、CMOS電路等等)下方的記憶體結構400的各種組件並沒有示出或說明。另外，M5金屬層404上方的多組金屬可被包括在記憶體結構400之中，但為了簡單起見並沒有示出或說明。在多種實施例中，金屬層402、404、410可以作為字線、位元線、源線、數據線、或用於記憶體結構400的選擇線等，或前述的適當組合。

在多種實施例中，一個或多個金屬層402，404，410可以被分段成各個金屬層402、404、420的多個區段。例如，M5金屬層404(或M3金屬層402、M4金屬層410、或第4圖中沒有繪示的其他金屬層)可被分段為M5金屬層404的多個相應區段。在一些公開的實施例中，區段的第一子集可以被連接到記憶體架構400的控制電路(例如，電源、接地、感測電路等等)，且可以將分段的第二子集可以從與控制電路而與(直接)接觸電氣隔離，並且保持浮動。因此，在一些實施例中，M5金屬層404的一個區段可以作為電子部件(例如，記憶體單元)的浮動(例如，無動力、無接地等)接觸，然而在其他實施例中，M5金屬層404的區段可以藉由控制電路或感測電路來驅動，從而作為電子元件的控制接觸或感測接觸，或兩者。金屬層區段402、404、410可以藉由圖案化和蝕刻各個金屬層 402、404、410形成各個區段之間的通孔並利用絕緣材料填充通孔、在各個區段之間形成凹槽並利用絕緣體材料填充凹槽等，或上述的適當組合而形成。

記憶體結構400可包括基材，基材具有形成於其中或其上的一個或多個CMOS裝置(未示出)。在一些公開的實施例中，一個或多個金屬層和中間絕緣層可以形成(例如，沉積等)在基板的頂面上和M3金屬層402下方。這些金屬層和中間絕緣層可以被圖案化、蝕刻、研磨、開槽等，以形成合適的電子裝置或電子電路。電路可對CMOS裝置的子集提供電氣接觸。在一些實施例中，電路可對CMOS裝置的子集提供周邊電子裝置或功能等。然而，在其他實施例中，記憶體結構400在基材和M3金屬層402之間可不具有中間層，或具有一些但不是所有的上述中間層，或者是具有一些但不是所有的合適的電子裝置或電子電路，以實現所需的電子裝置。

在進一步的實施例中，第一絕緣層408可以形成(例如，沉積，等等)在M3金屬層402上方。一個或多個導電栓塞406(例如，鎢)可在第一絕緣層408中形成。導電栓塞406可以連接M3金屬層402的各個部分和另一組金屬(M4金屬層410)的相關部分。在一個實施例中，導電栓塞406可以藉由產生第一絕緣層408內的通孔而形成，並且利用選擇的導電材料(例如，鎢等)填充至少部分的通孔。用於形成導電栓塞406的其它機制被視為是本發明公開的範圍之內，例如在第一絕緣層408內形成凹槽並利用選擇用於導電栓塞406的材料填充凹槽。雖然導電栓塞406被描繪為具有垂直側，但是應當理解，這僅用於說明目的，並且其它幾何形狀(或非幾何形狀)也可以被實現。諸如適合的傾斜側、弧形側、不規則側、非幾何側等等。

可以在第一絕緣層408上方形成附加金屬層(M4金屬層410)。在一個實施例中，M4金屬層410的至少一個子集可以形成為與導電栓塞406直接電氣接觸。在進一步的實施例中，如上所述，M4金屬層410可以被分段為多個金屬層區段。在多種實施例中，M4金屬層410可以是由多種金屬材料(例如，氮化鈦，鎢，鋁等)或是由導電含矽材料(例如，p型多晶矽、p型矽鍺、摻雜的矽鍺等等)所形成的導電層。

第二絕緣層412可被形成(例如，沉積)在M4金屬層410上方。第二絕緣層412中所形成者可以是通孔式裝置414(例如，通孔、通道、貫穿等)。在一個或多個實施例中，通孔式裝置414也可以被形成通過M4金屬層410並進入第一絕緣層408。應當指出的是，雖然通孔式裝置414被示出在M4金屬層410的一部分和M5金屬層404的一部分之間，一個或多個通孔式裝置可以包括在記憶體結構400內的其他地方。例如，一個或一個以上的通孔式裝置可以位於M3金屬層402和M4金屬層410之間、M3金屬層402和M5金屬層404之間、M5金屬層404和M6金屬層(未示出)之間、或在其它組的金屬後端層 (未示出)之間、一個揭露的金屬層和一個未揭露的金屬層之間，或在至少一個實施例中，位於金屬層和金屬互連之間(例如，與導電栓塞406和金屬層電氣接觸、或在兩個導電栓塞之間、或一些其它合適的定向)。

此外，附加的通孔式裝置可以包含在多組金屬層之間。例如，至少一個通孔式裝置可以形成在M4金屬層410和M5金屬層404之間，以及至少另一個通孔式裝置可以形成在M5金屬層404和M6金屬層(未圖示)之間、或可形成在其他金屬或金屬層之間。因此，通孔式裝置可以夾在任意合適的金屬層之間，其包括任何其他後端金屬層，雖然為了簡單起見並未示出或說明此等金屬層。

通孔式裝置可以利用合適的蝕刻技術、開槽技術、或用於去除堆疊半導體膜或層的材料的至少一個子集的類似技術而形成。類似於第3圖所述的記憶體結構300，在至少一些公開的實施例中，在將通孔裝置插入至金屬互連組之間(例如，在M4金屬層410和M5金屬層404之間)的製造過程中，金屬層之間的間隔不會變寬或變窄，或基本上不會變寬或變窄。例如，各個M4金屬層410和各個M5金屬層404之間的高度可以保持不變或基本上不變。為了說明，通孔式裝置的高度可具有和在放置通孔式裝置前的各個M4金屬層410和各個M5金屬層404之間的高度相同或基本上相同的總高度。以這種方式中，可以使用現有的介電質(例如，在放置通孔式裝置之前各個金屬層組之間所使用的介電質)而不用改變或基本上不用改變金屬層之間預期的電容。另外，在積體電路的製造中所使用的各種其它現有製程可以繼續被使用來製造示例記憶體結構400。

如圖所示，在一些公開的實施例中，通孔式裝置414可包括互相交叉的水平部分(或近似水平的部分)與垂直部分(或近似垂直的部分)。在第一實施例中，第二絕緣層412可形成為初始高度，其基本上等於通孔式裝置414的水平部分的底面。在形成通孔式裝置414之後，第二絕緣層412的進一步沉積可以為M5金屬層404的底面帶來第二絕緣層412。其它實施例可利用其它的步驟來實現上述或類似的定向。

一旦形成第二絕緣層412，通孔(或者例如，溝槽、凹槽等)可形成在該第二絕緣層412內，以在所繪示的垂直部分處形成間隙。通孔式裝置414(或多個通孔裝置)可能會導致各個絕緣層或金屬層的側壁部份被暴露。藉由利用通孔式裝置414的各個層填充所述被暴露的側壁部分的至少一個子集，雙端記憶體單元可以沿著相對於第4圖的定向來說非垂直的方向(例如，水平方向、大致水平方向、傾斜方向等等)而形成。例如，在至少一些實施例中，第一雙端記憶體單元422A可以被形成(左側虛線橢圓)在通孔式裝置左側和M4金屬層410的交叉處，而第二雙端記憶體單元422B可形成在通孔式裝置414右側和M4金屬層410的交叉處。舉例來說，通孔式裝置414的形成可以包括藉由第一材料的薄膜沉積或其它合適的技術形成第一部分416。由通孔所形成的剩餘空間的至少一個子集可以被通孔式裝置414的第二部分418所填充，其中，第二部分418包括第二材料，其可不同於第一材料。

在多種實施方式中，第二部分418是電阻切換材料層，例如未摻雜的非晶矽材料層、非化學計量氧化矽等。在一個實施例中，電阻切換材料層可以作為雙端記憶體單元422A、422B的非揮發性切換元件。第一部分416可以是主動金屬層(例如，銀、金、鋁等)，其用作用於雙端記憶體單元422A、422B共同的第一電極。通孔式裝置414還可以包括在第一部分416和第二部分418之間的薄阻障材料層，諸如鈦、鎢、氮化鈦等。另外，M4金屬層410的各個子集可以被獨立地控制、感測等，以對雙端記憶體單元422A，422B提供獨立和各個第二電極，從而能够在其上獨立操作。

在多種實施例中，栓塞420可以形成在通孔式裝置414和M5金屬層404之間。栓塞420可以由導電材料(例如，鈦，鎢，氮化鈦等)形成。根據一個面向，通孔式裝置可以使用鎢栓塞製程形成，以連接鋁、銅、其適合的化合物或合金，或者任何其它合適的金屬化方案。例如，如本文所討論的，鎢栓塞可用於製造金屬接觸。根據一個面向，第二絕緣層412可形成為具有基本上相當於M5金屬層404的底面(無論是形成通孔式裝置414前或後)的高度，且通孔可形成在第二絕緣層412內，並可往下形成且暴露通孔式裝置414的頂面。鎢栓塞可以藉由使用鎢填充通孔洞而形成，使得通孔式裝置414的頂面可以與栓塞420直接電氣接觸。在一些實施例中，第二絕緣層412的頂面可以被研磨，以提供與第二絕緣層412的頂面齊平或基本上齊平的栓塞420頂面。M5金屬層404可以接著被沉積在栓塞420和第二絕緣層412的頂面上方，使得M5金屬層404的至少一個子集是與栓塞420電氣接觸。因此，M5金屬層404中的至少該子集可以藉由栓塞420而與通孔式裝置414的頂面電氣接觸。

如上述提到的，通孔式裝置414可以沿著非垂直的角度方向(例如，傾斜角等)形成一個或多個雙端記憶體單元422A、422B。記憶體單元422A、422B可以在第一部分416和第二部分418與M4金屬層410的左側子集和右子集的各個交界處被創建。其結果是，雙端子記憶體單元422A、422B的關鍵尺寸可由有利於通過各個交界處的電傳導性的最小共同表面積所建立。在一個實施例中，最小的電氣接觸表面面積可以(分別)是M4金屬層410的側壁表面，其與通孔式裝置414(如各個虛線卵圓內所描繪)的第二部分418的各個子集直接電氣接觸。因此，控制M4金屬層厚度可有效地縮放相應的各個雙端記憶體單元422A，422B。此外，此厚度可利用薄膜厚度的技術來控制，並在至少一些實施例中，可以在不利用微影技術縮放印刷的特徵的情况下實現。相較於第3圖，例如，可以將M4金屬層410的層形成得比第3圖的M4金屬層308更薄，以將雙端記憶體單元422A、422B形成作為較小的技術節點。根據一個面向，M4層越薄，裝置就越小。因此，記憶體裝置可以通過控制金屬底部電極的厚度而縮放，例如，其可被控制到低於50埃或5奈米。然而在其他實施例中，更薄或更厚(例如，20奈米、1奈米等)的M4層也是可以被預期的。底電極層的材料的示例可以包括：鎢、鋁等，或其合適的組合。

另外，第3圖的支柱式裝置316可以被改變為第4圖的通孔式裝置414。在一些實施例中，通孔式裝置414的襯裏可包括選擇和切換層。另外，通孔式裝置414的軸環材料可包括單純的導電材料。對於支柱變成通孔襯裏層的材料示例可以包含：氧化矽(SiOx)、SiOx和氧化鈦(TiOx)的化合物、以及SiOx和氧化鋁(AlOx)的化合物等，或其合適的組合。用於填充支柱層的材料示例可以包括：鋁、鋁和銅的化合物、鋁、鈦和氮化鈦的化合物、以及鋁和銅、鋁和銅或氮化鈦的組合。頂部電極(例如，第1圖的第二金屬層112)的材料示例可以包括但不限於：鋁、氮化鈦、或鋁和氮化鈦的其它合適的化合物。在一些實例中，頂部電極可以由許多其它材料所形成，其包括：鉭(Ta)、氮化鉭、銅等，或其適當的組合。

如圖所示，通孔可以都是通過(或在一些實施例中部分地通過)第二電極金屬(例如，M4金屬層410)。關鍵尺寸可以是在第二電極金屬(例如，M4金屬層410)與通孔式裝置414之間直接電氣接觸的表面區域。此外，此表面區域可藉由限制通過單元的電流密度而影響雙端記憶體單元422A、422B的電阻率。因為通孔可以形成為具有各種橫截面形狀或大小，用於通孔式裝置414的通孔形狀/尺寸也可影響此關鍵尺寸表面面積，從而影響雙端記憶體單元422A、422B的電阻率。因此，在至少一個實施例中，關鍵尺寸可以藉由控制用於通孔示裝置414的通孔尺寸或形狀而被至少部份調整。

根據一些實施方式，通孔可鑽孔通過多個底部電極(BE)堆疊(例如，多個金屬層)，其可允許三個(或其他數量)裝置被包括在相同的通孔中。根據一些面向，底部電極可以是半導體。在進一步的實施例中，沿著雙端子記憶體單元422A、422B的傾斜角度的定向可以被選擇，以提供增强的電場(E-field)，其相對於平面裝置來說可以减少通孔的形式(例如，寬度或長度)。

根據一個或多個所公開的面向，記憶體裝置結構可利用較小的CMOS裝置並能提高記憶體效率。此外，本文所公開的多種面向的記憶體裝置結構可以使用在大多數IC鑄造廠已經存在的材料而製造。此外，積體方案可以使裝置結構縮放至5奈米，而不需要使用典型的為5奈米(或更小)的技術節點的製造工具集(例如，不需要再加工)。例如，使用44奈米或193奈米的微影工具集，可使用所公開的面向製作20奈米以下的裝置。

根據一個實施方式，支柱式裝置或通孔式裝置可以包括呈現為選擇器裝置(如Crossbar FAST(TM) 的選擇裝置)的一種或多種材料。在一些實施例中，選擇器裝置可以包括選擇器層，其可以是具有揮發、雙極性切換特性的非化學計量材料。選擇層的合適材料的示例可包括：SiO_X、TiO_X、AlO_X、WO_X、Ti_XN_YO_Z等，或其適當組合，其中，x、y和z可以是合適的非化學計量的值。在本發明的至少一個實施例中，選擇器層可以在製造過程中摻雜金屬，以達到目標電阻或電導特性。如上所述，選擇器裝置可以包括離子導體層1或離子導體層2。離子導體層1或離子導體層2可包括固態電解質(例如，銀-鍺-硫、銅-鍺-硫、銀-鍺-碲、銅-鍺-碲等)、金屬氧化物合金(例如，AgSiO₂等等)，或類似物。

鑒於前文所述的示例性圖例，根據所公開的主題而實現的製程方法將藉由參照以下流程圖而更容易理解。雖然為了簡化說明目的，本方法被示意和描述為一系列的方塊。但應理解並瞭解，所請求的標的不受方框順序限制，因為一些方塊可能以不同的順序存在或與其他本文所描繪和說明的其它方塊同時出現。此外，要實現本文所描述的方法並非所有示意的方塊都是必須。另外，應該進一步理解，說明書整體所公開的方法能够被存儲在製造品上，以便將這些方法傳輸和轉移至電子裝置。術語「製造品」，如同習知，意在涵蓋可從任何電腦可讀裝置、裝置結合載體，或存儲媒介可存取的電腦程式。

第5圖根據本發明的多種面向，說明一個示例且非限制的使用積體電路鑄造相容製程的包括電阻式記憶體的記憶體單元的製造方法500的流程圖。在步驟502，方法500可以包括製造單石堆疊，其包括在基材上方的多個層。該單石堆疊作為單石製程的一部分而可被製造在包含互補金屬氧化物半導體電路層的基材上方。另外，製造多層可以在基材的熱預算內所進行。

因此，在步驟504，製造該單石堆疊可以包括提供基板，其包含一個或多個互補金屬氧化物半導體(CMOS)裝置。例如，在一個實施例中，基材可以被設置為包括形成在其中的一個或多個CMOS裝置。在一個替代實施例中，一個或多個CMOS裝置可以至少部份製造在基材內或基材上方。在另一個實施例中，基材可被提供而具有一個或多個預先存在的CMOS裝置，並且方法500可以進一步包括在基材內、基材上或基材上方製造一個或多個附加的CMOS裝置。

在步驟506，第一絕緣體層被製造在基材上方，而在步驟508，第一金屬層被製造在第一絕緣體層上方。第一絕緣體層可經配置而將基材與第一金屬層電氣隔離。

在步驟510，層間介電材料層被製作在第一金屬層上方。另外，在步驟512，電阻式記憶體裝置結構可被製造在層間介電材料層內。例如，電阻式記憶體裝置可以被實現為與至少第一金屬層電氣接觸的支柱式裝置。根據另一示例，電阻式記憶體裝置可以被實現為通孔式裝置。另外，在本示例中，通孔裝置可以被形成為與至少第一金屬層電氣接觸。

在步驟514，第二金屬層被製造在電阻式存儲裝置結構上方。在多種實施方式中，第一金屬層和第二金屬層之間的距離可以實質上類似於第二金屬層和第三金屬層之間的距離。在其他實施例中，方法500可形成電阻式記憶體裝置結構，同時保持第一金屬層和第二金屬層之間的目標距離(例如，由電氣設計模型所建立的預定距離)。

根據一個實施方式，製造單石堆疊可以包括在大約攝氏450度的溫度下製造單石堆疊。在一個具體實施方式中，可在大約攝氏400和450度之間的溫度下製造單石堆疊。在另一個實施方式中，可在大約攝氏350和400度之間的溫度下製造該單石堆疊。在又一個實施方式中，可在大約攝氏300和350度之間的溫度下製造單石堆疊。

第6圖根據本發明的多種面向，說明一個示例且非限制的製造記憶體單元的方法600的流程圖，記憶體單元包括形成作為支柱裝置的單石積體電阻式記憶體。在一些實施例中，第6圖的方法600可用於製造例如第1圖的記憶體單元100。在其他實施例中，方法600可用於製造第3圖的記憶體結構300。

方法600在步驟602開始，提供一種基材。基材可以是第1圖的CMOS 102或第3圖的M3金屬層302的一個子集。在一個實施例中，所提供的基材具有形成在其中的一個或多個CMOS裝置。在一個替代實施例中，一個或多個CMOS裝置可被製造在基材上或內。在進一步的實施例中，基材可被設置為包括形成在其中的一個或多個CMOS裝置，且進一步的，一個或多個附加的CMOS裝置可被製造在基材上或內。

在步驟604，第一金屬層被設置在基材上方。在一些實施例中，第一金屬層可以是第1圖的CMOS 102或第3圖的M3金屬層304的子集。例如，第一金屬層(例如，M3金屬層304)被設置作為基材的一部分。在另一實例中，第一金屬層(例如，M3金屬層304)被形成在包含一個或多個CMOS裝置的基材的頂部上。根據一個實施方式，在第一金屬層形成在基材上方前，絕緣層(例如，層間介電)被設置在基材上，而第一金屬層則形成在絕緣層上方。

在步驟606，第一金屬層可被層間介電質覆蓋。層間介電質例如可以是第1圖的第一絕緣層106或是第一絕緣體層。層間介電質被用於電氣絕緣金屬層。在一個或多個實施例中，層間介電質是用於電氣分離記憶體裝置中圖案化導線(例如，金屬字線、位元線、數據線、源線、選擇線等等)的緊密間隔陣列的介電材料。層間介電質可以包括具有相對低的(例如，接近1)介電常數k的絕緣體。具有低介電常數k可以盡可能减少在相鄰金屬線之間的電容耦合(例如，電氣交叉信號或影響)。根據一個面向，低k介電質是具有介電常數k低於3.9(二氧化矽的 k值)的介電材料。

在步驟608，通孔可被形成通過層間介電質或被形成於其內。通孔可以是，例如，接觸、垂直接觸、導體等等。在一個實施方式中，通孔可在層間介電質的至少一部分內形成。在步驟610，通孔可由導電材料所填充。例如，填充有導電材料的通孔可以是第3圖的V3接觸306。根據多個實施方式，通孔式裝置可以利用合適的蝕刻技術、開槽技術、或用於去除堆疊半導體膜或層的材料的類似技術而形成。

在步驟612，第二金屬層可形成在層間介電質和通孔的上方。第二金屬層可以是第3圖的M4金屬層308。根據一個實施方式，第二金屬層可被圖案化。

根據一些實施方式，形成第二金屬層可包括在第二金屬層中形成一個或多個不連續(例如，區段)。在一個實施例中，不連續性可藉由在第二金屬層的子集之間創建一個或多個通孔來創建。在另一個實施例中，不連續性可以通過圖案化第二金屬層來形成，例如，可以設置遮罩在第二金屬層(例如，M4層)上方，但不設置在包括不連續性的第二金屬層區域的上方。第二金屬層可以接著被蝕刻，以去除遮罩未覆蓋的材料，從而提供不連續性。此後，可移除遮罩。根據一個實施例，在第二金屬層中的不連續性可以由介電材料所填充。

在步驟614，可以形成導電材料層。在步驟616，導電柱材料層可以被圖案化以形成導電結構(例如，支柱裝置，支柱式裝置等)。在步驟618，被圖案化的導電結構可由層間介電質所填充。此外，在步驟620，層間介電可以被平坦化，以至少暴露導電結構的頂面。

在步驟622，材料堆疊沉積有包含各個材料層。例如，該材料堆疊可包括電阻切換材料層，例如未摻雜的非晶矽材料層、非化學計量氧化矽等。材料堆疊還可以包括主動金屬層(例如，銀、金、鋁等)。此外，材料堆疊可包括電阻切換材料和主動金屬材料層之間的阻障材料層，如鈦、鎢、氮化鈦等。在多種實施例中，頂蓋可以是導電材料(例如，鈦，鎢，氮化鈦等)所組成。在步驟624，材料堆疊可以被圖案化，以創建軸環式結構。在一個或多個實施例中，材料堆疊可以被圖案化和蝕刻，以在上述步驟616和618的導電結構的頂部上形成材料堆疊結構。此外，材料堆疊結構可被形成為具有第一周長，其不同於導電結構的第二周長的長度。此周長長度的差異(材料堆疊具有第一周長長度，且堆疊在具有第二周長長度的導電結構的頂部上)可以减少材料堆疊結構附近的漏電流，並在絕緣介電層內提供更好的材料封裝。

在步驟626，方法600可以包括使用另一個層間介電層填充。接著，在步驟628，平坦化以暴露材料堆疊結構的頂面。此外，在步驟630，第三金屬層(例如，第3圖的M5金屬層312)被形成在材料堆疊結構的頂面和其他層間介電層的上方。根據一個實施方式，第三金屬層可被圖案化、蝕刻和填充(使用絕緣材料)，以形成各個第三金屬層區段。

如本文所述，支柱材料層可包括支柱裝置，其可包含形成在金屬層頂部的(接觸材料的)支柱式結構和設置在支柱式結構頂部上的軸環式結構。軸環式結構可包括設置在支柱式結構上方的堆疊狀結構裏的兩個或更多層材料。軸環式結構的橫截面可以大於支柱式結構(例如，如上所述，具有較大的周長)。在一些實施例中，兩個或更多的層可以包括設置在第二圓柱式結構上方的圓柱式結構中的第一層。第二圓柱式結構在第一表面接觸金屬層，而第二表面耦合到第一圓柱式結構。根據這一實施方式，第一圓柱式結構具有接觸支柱式結構的第一側和接觸第二圓柱式結構的第二表面的第二側。第一表面和第二表面可位於第二圓柱狀結構的相對側。

根據另一個實施方式，電阻式記憶體裝置結構可包括支柱裝置。支柱裝置可包括支柱結構，其包括導電材料、第一覆蓋材料層和第二覆蓋材料層，其中第一覆蓋材料層包含切換材料，且第二覆蓋材料層包含主動導體材料。根據這一實施方式，第一覆蓋材料層的特徵在於第一厚度，而第二覆蓋材料層的特徵在於與第一厚度不同的第二厚度。

第7圖根據本發明的多種面向，說明一個示例且非限制的製造記憶體單元的方法的流程圖，記憶體單元包括形成作為通孔裝置的單石積體電阻式記憶體。第7圖的方法700可以利用來製造，例如，第2圖的記憶體單元200和/或第4圖的記憶體結構400。

在步驟702提供一個基材。在一個實施例中，所提供的基材具有形成在其中的一個或多個CMOS裝置。在一個替代實施例中，一個或多個CMOS裝置可以製造在基材上或內。在進一步的實施例中，可提供基材，其中形成有一個或多個CMOS裝置，並且還可在基材上或內製造一個或多個附加CMOS裝置。

在步驟704，第一金屬層設置於基材上方。在一些實施例中，第一金屬層是第4圖的M3金屬層404。例如，第一金屬層(例如，M3金屬層404)可被設置作為基材的一部分。在另一實例中，第一金屬層(例如，M3金屬層404)可被形成在包含一個或多個CMOS裝置的基材的頂部上。根據一個實施方式，在基材上方形成第一金屬層之前，絕緣層(例如，層間介電質)被設置在基材上方，而第一金屬層形成在絕緣層上方。

在步驟706，第一層間介電質可被形成在第一金屬層上方。層間介電質可用於電氣絕緣金屬層。進一步的，層間介電質詳細來說是一種用於電氣分離緊密間隔互連線(例如，金屬層)的介電材料。層間介電可以包括絕緣體，其具有盡可能低(例如，越接近1越好)的介電常數。具有低介電常數k可以盡可能减少在相鄰金屬線之間的電容耦合(例如，串擾)。根據一個面向，低k介電質是具有介電常數k低於3.9(二氧化矽的k值)的介電材料。

在步驟708，通孔可被形成通過層間介電質。根據多個實施方式，通孔式裝置可以利用合適的蝕刻技術、開槽技術、或用於去除堆疊半導體膜或層的材料的類似技術而形成。通孔可以是，例如，接觸、垂直接觸、導體等等。在一個實施方式中，通孔可在層間介電質的至少一部分內形成。在步驟710，通孔可由導電材料所填充。例如，填充有導電材料的通孔可以是第4圖的V3接觸406。

在步驟712，第二金屬層可形成在層間介電質和通孔的上方。第二金屬層可以是第4圖的M4金屬層408。根據一個實施方式，第二金屬層可被圖案化。

在步驟714，可以形成另一個層間介電層。另一個層間介電層可被形成在第二金屬層上方，並且可以被用於將第二金屬層從後續的層電氣隔離。

在步驟716，第二通孔可被形成通過另一個層間絕緣層的一部分和第二金屬層的一部分。在步驟718，第二通孔的側壁可被加襯。根據一個實施方式，側壁是被電阻切換材料層加襯。

在步驟720，第二通孔的剩餘部分由金屬材料所填充。在一個實施例中，用於填充第二通孔的剩餘部分的金屬材料可以是主動金屬。在另一個實施例中，第二金屬層可以由主動金屬來形成，並且在這樣的情况下，用於填充第二通孔的剩餘部分的金屬材料可以選自鋁、鋁和銅、含氮化鈦的鋁、含鈦或氮化鈦的鋁、氮化鈦、鋁和銅或氮化鈦，或其適當的組合。在步驟722，其他層間介電質和第二通孔的頂部可被平坦化。

在步驟724，平坦化的層間介電質和第二通孔可以被第三層間介電質覆蓋。此外，在步驟726，第三通孔形成在第三層間介電質中。第三通孔可朝向被填充的第二通孔頂面而向下形成。

在步驟728，第三通孔填充有金屬材料。例如，金屬材料可以是鎢或類似的材料。在步驟730，第三層間介電質和第三通孔被平坦化，以暴露鎢材料。另外，在步驟732，第三金屬層被形成。第三金屬層可根據一個面向而被圖案化。

本文所提供的是電阻式記憶體的單石積體，其具有利用積體電路鑄造製程的CMOS。所公開的面向在熱預算和電漿損傷上是可接受的，其可基於多種設計考量。此外，如本文所討論的連接方案已利用積體電路鑄造的多種方案而被提供，根據一個面向，多種方案是利用鎢栓塞製程以連接到鋁、銅、或任何其它的金屬化方案。此外，通過使用所公開的面向，對於電路中的其他裝置的設計規則和電氣模式，就算有也只會造成一點影響。此外，相對於其他製程，一個或多個所公開的面向具有較低的成本、較低的寄生考量，以及更小的晶片大小。

在各種本發明的實施例中，所公開的記憶體結構可被用作具有CPU或微電腦的獨立或積體嵌入式存儲裝置。一些實施例可以被實現成，舉例來說，作為電腦記憶體的部分(例如，隨機存取記憶體、高速緩衝記憶體、唯讀記憶體、儲存記憶體等)。其它可實施的實施例，例如，作為可携式記憶體裝置。合適的可携式記憶體裝置的示例可包括諸如可移除記憶體、安全數位(SD)卡、通用串列匯流排(USB)儲存器棒、緊密閃存(CF)卡等，或前述的合適組合。(例如，參見第8圖和9及下文)。

NAND FLASH可被採用於緊密型快閃裝置、USB裝置、SD卡、固態硬碟(SSD)、和存儲等級儲存器、也可被用於其他形式。雖然NAND已經在過去十年中證明促進驅動縮減到更小的裝置和較高的晶片密度的成功的技術，隨著技術按比例縮小至舊25奈米(nm)的記憶體單元的技術，一些結構、性能和可靠性問題也變得明顯。這樣的考慮已經在所公開面向中解决。

為了提供所公開主題的各個面向的上下文、第8圖、以及下面的討論中，旨在對於其中所公開的主題可以被實現或處理的各種面向的環境提供簡要、合適的說明。雖然在半導體結構和製程方法的一般上下文中已經說明了用於製造和操作這種結構的主題，本領域的技術人員將認知，本發明也可以與其它結構或製程方法的組合來實現。此外，本領域的技術人員將理解，所公開程序可被實現於處理系統或電腦處理器(不論是單獨電腦或結合主電腦(例如，第9圖及後文中的電腦902))，其可包括單一處理器或多個處理器電腦系統、小型計算裝置、大型電腦、以至於個人電腦、手持式電腦裝置(例如，PDA、智慧電話、手錶)，以微處理器為基礎或可編程消費或工業電子產品等。所說明的方面也可以被實現於分散式計算環境，其中任務是通過通信網路連接的遠程處理裝置來執行。然而，本發明的某些或全部面向能被實施在單機電子設備，諸如記憶卡、快閃記憶體模組、可移除記憶體等。在分散式計算環境中，程式模組可以同時位於本地和遠程記憶體儲存模組或裝置中。

第8圖說明根據本發明的面向中用於記憶體單元陣列802的示例操作和控制環境800的方塊圖。在本發明的至少一個面向中，記憶單元陣列802可以包括多種記憶體單元技術。具體來說，如本文所述，記憶體單元陣列802可包括具有整流特性的電阻式切換記憶體單元。

列控制器804或行控制器806可以形成於鄰近記憶體單元陣列802。而且，行控制器806可以電性耦合於記憶體單元陣列802的位元線。行控制器806可以控制各個位元線、施加適當的編程、抹除或讀出電壓至選定的位元線。

列控制器804可被形成於鄰近行控制器806，且電性連接於記憶體單元陣列802的字線。列控制器804可以利用合適的選擇電壓選擇記憶體單元的特定列。此外，列控制器804可以藉由施加合適的電壓於所選擇的字線以利於編程、抹除或讀取操作。

時脈源808能够提供各自的時脈脈衝，以便對於列控制器804和行控制器806的讀、寫及編程操作校時。時脈源808可以進一步便於字線或位元線的選擇，以響應於由操作和控制環境800所接收的外部或內部命令。輸入/輸出緩衝器812可以透過I/O緩衝器或其他I/O通訊介面的方式被連接至外部主設備，例如電腦或其它處理裝置(未示出，但可見例如第9圖的電腦902及後文)。輸入/輸出緩衝器812可以被配置為接收寫入數據、接收抹除指令、輸出讀出的數據、及接收位址數據和命令數據，以及作為各自的指令的位址數據。藉由位址暫存器810，位址數據可以被轉移至列控制器804及行控制器806。此外，輸入數據可經由信號輸入線傳遞到記憶體單元陣列802，且可經由信號輸出線從記憶體單元陣列802接收輸出數據。輸入數據可從主設備接收，且輸出數據可以經由I/O緩衝器傳送到主設備。

從主設備接收的命令可以被提供到命令介面814。命令介面814可以被配置為接收來自主設備的外部控制信號，並且確定輸入到輸入/輸出緩衝器812的數據是否為寫入數據、命令或位址。輸入的命令可以被傳送到狀態機816。

狀態機816可以被配置為管理記憶體單元陣列802的編程和重新編程。狀態機816經由輸入/輸出緩衝器812和命令介面814從主設備接收命令，並管理讀取、寫入、抹除、數據輸入、數據輸出，以及和記憶體單元陣列802相關的類似功能。在一些面向中，狀態機816可以發送和接收關於各種命令的成功接收或執行的確認和負面確認。

為了實現讀取、寫入、抹除、輸入、輸出等功能，狀態機816可以控制時脈源808。時脈源808的控制可以造成輸出脈衝配置為促進列控制器804和行控制器806實施特定功能。輸出脈衝可以藉由(例如)行控制器806而被傳送到選定的位元線、或藉由(例如)列控制器804而被傳送到選定的字線。

結合第8圖，下面描述的系統和製程可以在硬體中實現，例如單個積體電路(IC)晶片、多個IC、專用積體電路(ASIC)等。另外，出現在各製程中的部分或全部製程方塊的順序不應該被認為是限制性的。而應當理解的是，一些製程方塊可以用各種順序來執行，並不是所有可能順序都可在此明確說明。

參考第9圖，用於實現所要求保護的主題的多種面向的適當操作環境900包括電腦902。電腦902包括處理單元904、系統記憶體906、編解碼器935、以及系統匯流排908。系統匯流排908耦合系統元件到處理單元904，系統元件包括但不限於系統記憶體906。處理單元904可以是任意各種可使用的處理器。雙微處理器和其他多處理器結構也可以被利用作為處理單元904。

系統匯流排908可以是任何若干類型的匯流排結構，其包括記憶體匯流排或記憶體控制器、外圍匯流排或外部匯流排、或使用任何各種可用匯流排結構的本地匯流排，其包括但不限於：工業標準架構(ISA)、微通道架構(MSA)、擴展式ISA(EISA)、智能驅動器電子(IDE)、VESA本地匯流排(VLB)、周邊元件互連(PCI)、卡匯流排、通用串行匯流排(USB)、高級圖形埠(AGP)、個人電腦記憶卡國際協定匯流排(PCMCIA)、火線(IEEE 1394)、以及小型電腦系統介面(SCSI)。

在多個實施例中，系統記憶體906包括揮發性記憶體910和非揮發性記憶體912，其可以使用一個或多個所公開的記憶體結構。基本輸入/輸出系統(BIOS)被存儲在非揮發性記憶體912中，BIOS包含用以在電腦902內的元件之間傳輸資訊(例如，在啟動期間)的基本常式。此外，根據本發明，編解碼器935可以包括編碼器或解碼器的至少其中一個，其中，編碼器或解碼器的至少其中一個可以由硬體、軟體、或硬體和軟體的組合而組成。雖然，編解碼器935被描繪為獨立的組件，編解碼器935可被包含在非揮發性記憶體912內。

通過說明的方式而非限制，非揮發性記憶體912可以包括唯讀記憶體(ROM)、可編程ROM(PROM)、電氣可編程ROM(EPROM)、電氣可抹除可編程ROM(EEPROM)、或快閃記憶體。在至少一些公開的實施例中，非揮發性記憶體912可以使用一個或多個所公開的記憶體結構。此外，非揮發性記憶體912可以是電腦記憶體(例如，物理性積體電腦902或其主板)、或可移除記憶體。所公開的實施例的合適的可移除記憶體的實例可包括安全數位(SD)卡、緊密閃存(CF)卡、通用串行匯流排(USB)記憶棒等而實現。揮發性記憶體910包括高速緩存記憶體或隨機存取記憶體(RAM)，其作為外部高速緩衝記憶體，並且還可以採用在多個實施例中的一個或多個所公開的記憶體結構。通過說明而非限制的方式，RAM可以許多形式使用，諸如靜態RAM(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、雙數據速率SDRAM(DDR SDRAM)、和增强型SDRAM(ESDRAM)等等。

電腦902還可以包括可移除/不可移除、揮發性/揮發性電腦儲存媒介。第9圖示出，例如，碟盤儲存914。碟盤儲存914包括但不限於裝置如：磁性碟盤驅動器、固態碟盤(SSD)、軟式碟盤驅動器、磁帶驅動器、Jaz驅動器、Zip驅動器、LS-100驅動器、快閃卡、或記憶棒。此外，碟盤儲存914可包括儲存媒介，其單獨或組合於其他儲存媒介，其包括但不限於光碟驅動器例如：壓縮光碟ROM裝置(CD-ROM)、CD可記錄驅動器(CD-R驅動器)、CD可重寫驅動器(CD-RW驅動器)或數位通用光碟ROM驅動器(DVD-ROM)。為便於碟盤儲存914連接至系統匯流排908，一般使用諸如介面916的可移除或不可移除介面。可以理解，碟盤儲存914可以儲存關於用戶的資訊。這樣的資訊可以被儲存在或提供到伺服器或用戶裝置上運行的應用程序。在一個實施例中，用戶可被通知(例如，透過輸出裝置936)被儲存到碟盤儲存914和/或發送到伺服器或應用程序的資訊類型。用戶有機會以選擇加入或選擇退出具有這樣收集和/或共享於伺服器或應用程序(例如，透過輸入裝置928)的資訊。

但是應當理解的是，第9圖描述軟體，其作為用戶和在合適的操作環境900中描述的基本電腦資源之間的中介。這樣的軟體包括操作系統918。操作系統918可以儲存在碟盤儲存914上，其作用是控制和分配電腦902的資源。應用程序920藉由操作系統918利用資源的管理，其透過例如啟動/關閉處理表等的程式模組924、程式數據926，其儲存於系統記憶體906中或碟盤儲存914上。但是應當理解，所要求保護的主題可以用各種操作系統或操作系統的組合來實現。

用戶通過輸入裝置928輸入命令或資訊輸入到電腦902。輸入裝置928包括，但不限於指向裝置例如：滑鼠、軌跡球、感應筆、觸摸墊、鍵盤、麥克風、操縱桿、遊戲手把、衛星天線、掃描器、TV調節卡、數位相機、數位攝影機、網路攝影機等等。這些和其他輸入裝置經由介面埠930通過系統匯流排908連接到處理單元904。介面埠930包括例如：串行埠、平行埠、遊戲埠，以及通用串行匯流排(USB)。輸出裝置936使用一些相同類型的埠作為輸入裝置928。因此，舉例而言，USB埠可以用來提供輸入到電腦902，並從電腦902向輸出裝置936輸出資訊。提供輸出適配器934以說明存在一些輸出裝置，如顯示器、揚聲器、和列印機以及其他需要特別的適配器的輸出裝置。輸出適配器934包括，透過列舉方式但不限制，影像和音效卡，其提供輸出裝置936和系統匯流排908之間的連接手段。應當注意的是，其他裝置或系統的裝置同時提供輸入和輸出能力，例如遠程電腦938。

電腦902可以在網路環境中操作使用邏輯連接至一或多個遠程電腦，如遠程電腦938。遠程電腦938可以是個人電腦、伺服器、路由器、網路PC、工作站、基於微處理器的電器，同級裝置、智慧電話、平板電腦、或其他網路節點，並且通常包括許多元件的描述相對於電腦902。出於簡潔的目的，僅圖示具有遠程電腦938的記憶體儲存裝置940。遠程電腦938通過網路介面942邏輯連接到電腦902，然後經由通信連接944相連。網路介面942包括有線或無線通信網路，例如局域網路(LAN)和廣域網路(WAN)和蜂巢網路。LAN技術包括光纖分散式數據介面(FDDI)、銅分散式數據介面(CDDI)、乙太網、訊標環(Token Ring)等。WAN技術包括，但不限於，點對點鏈接、電路切換交換網路，例如整合服務數位網路(ISDN)及其變體、分組交換網路、以及數位用戶線(DSL)。

通信連接944指的是用來將網路介面942連接到系統匯流排908的硬體/軟體。雖然通信連接944被圖示以清楚說明內部電腦902，其也可以是外部的電腦902。用於連接到網路介面942時必要的硬體/軟體包括，僅作為示例用途，內部和外部技術，諸如：包括常規電話級數據機的數據機、電纜數據機和DSL數據機、ISDN適配器、以及有線和無線乙太網卡、集線器、和路由器。

本公開的所說明的方面也可以被實施在分散式計算環境其中某些任務是通過通信網路鏈接的遠程處理裝置而執行。在分散式計算環境中，程式模組或儲存的資訊、指令等可以位於本地或遠程記憶體儲存裝置中。

此外，可以理解，本文描述的各種部件可以包括電路，其可以包括元件和合適的值的電路元件，以實現本發明的各實施例。此外，可以理解的是許多各種組件可在一個或多個積體電路晶片上實現。例如，在一個實施例中，一組的組件可以在單個的IC晶片來實現。在其他實施例中，一或多個各別組件被製造或在單獨的IC晶片實現。

如本文中所使用的，術語「組件」、「系統」、「結構」等意在指向電腦或電子相關的實體、或硬體、硬體和軟體的組合、軟體(例如，執行中的)、或韌體。例如，組件可以是一或多個電晶體、記憶體單元、電晶體或記憶體單元的配置、閘極陣列、可編程閘極陣列、專用積體電路、控制器、處理器、在處理器上運行的程式，利用半導體記憶體存取或介面程序或應用的可執行物件、電腦等，或其合適的組合。組件可以包括可抹除編程(例如程序指令至少部份儲存於可抹除記憶體)或硬編程(例如，程序指令在製造時燒入不可抹除記憶體)。

通過說明的方式，從記憶體和處理器同時執行的程序可以是組件。如另一個示例，結構可包括電子硬體(例如，平行或串行電晶體)、處理指令和處理器的配置，其以適合的電子硬體配置的方式而實現的處理指令。另外，結構可以包括單個元件(例如，電晶體、閘極陣列等)或元件的配置(例如，電晶體的平行或串行配置、連接程式電路的閘極陣列、電源線、電性接地、輸入信號線和輸出信號線等等)。系統可以包括一個或多個元件，以及一或多個結構。示例性系統可以包括切換方塊結構，其包括跨過輸入/輸出線且通過閘電晶體，以及電源、信號產生器、通信匯流排、控制器、I/O介面、位址暫存器等等。但是應當理解，某些重疊定義是可預期的，以及結構或系統可以是獨立的元件、或另一個結構、系統的元件等。

除了上述之外，所公開的標的可以被實現為方法、設備、或使用通常製造的製造製品、對於產生硬體的編程或工程技術、韌體、軟體、或其任何適當組合，以控制電子裝置以實現公開的標的。其中本文中使用的術語「設備」和「製品」意在包含電子裝置、半導體裝置、電腦、或可從任何電腦可讀裝置、載體、或媒體存取的電腦程式。電腦可讀媒體可以包括硬體媒體或軟體媒體。此外，媒體可以包括非臨時性媒體或傳輸媒體。在一個實例中，非臨時性媒體可以包括電腦可讀的硬體媒體。電腦可讀硬體媒體的具體示例可包括但不限於：磁儲存裝置(例如，硬碟，軟碟，磁條等)、光碟(例如，壓縮光碟(CD)、數位通用光碟(DVD)等)、智慧卡、和快閃記憶體裝置(例如，卡，棒，鍵驅動等)。電腦可讀傳輸媒體可包括載波等。當然，本領域的技術人員將瞭解到在不偏離本發明標的的範圍或精神下做出許多修改。

以上所描述的包括本發明的示例。當然，為了描述本發明，不可能描述元件或方法的每個可想到的組合，但本領域的通常技術人員可瞭解到，許多本發明的進一步組合和排列是可能的。因此，所公開的主題旨在涵蓋落入本公開的精神和範圍內的所有此類更改、修改和變化。此外，對於術語「包括」的範圍，「包括」、「包含」或「具有」及其變體不論是被用於在詳細說明或申請專利範圍中，此術語旨在是包括性的方式，其類似於術語「包括」的用法，如同其在申請專利範圍中用作為連接詞時所被解讀的。

此外，單詞「示例性」在本文中用於表示用作示例、實例或說明。本文中描述為「示例性」的任何面向或設計並不一定要被解釋為較佳於或勝過其他面向或設計。而是，詞語示例性的使用旨在以具體方式呈現概念。如本申請中使用的，術語「或」意在表示包括性的「或」而不是排他性的「或」。也就是說，除非另有指定，或從上下文清楚可見，「X使用A或B」旨在表示任何自然的包括性排列。也就是說，如果X使用A；X使用B；或X同時採用A和B，則「X採用A或B」能滿足任何上述實例。此外，冠詞「一」和「一個」用在本申請和所附申請專利範圍一般應被解釋為表示「一或多個」，除非另有指定或從上下文中明確得知其針對於單數形式。

此外，詳細說明中的一些部分已被呈現在在電子記憶體的資料位元的演算法或程序操作中。這些程序說明或表示，是指這些本領域中具有通常知識者所使用的機制以有效地傳達他們的工作實質給其他本領域中的知識同樣熟練者。在此，一種製程或程序一般來說是被設想為導致期望的結果的一系列自我一致的行為。該行為是那些需要物理量的物理操縱者。典型地，儘管非必要，這些量採用能够被存儲、傳輸、組合、比較、和/或以其他方式操縱的電或磁信號的形式。

已經證明，主要出於公共使用的原因，這些信號意指位元、值、元素、符號、字符、術語、數字等。然而，應當記住，所有這些和類似的術語都將與恰當的物理量相關聯並且僅僅是應用於這些量的方便的標籤。除非特別聲明，否則或可從前述討論中明顯推得，應該理解，在本公開的整體主題中，利用諸如處理、計算、複製、模仿、確定、或發送，以及類似的術語的討論內容，指的是處理系統的動作及程序，或類似的消費或工業電子裝置或機器，其將資訊或信號表示為在電子裝置的電路、暫存器或記憶體內的物理(電性或電子)量操作或轉換成其它在機器或電腦系統記憶體或暫存器或其他此資訊儲存、傳送或顯示裝置內近似地表現為物理量的數據或信號。

在關於由上述組件、結構、電路、製程程序等所執行的各種功能，所述用於描述這些元件的術語(包括提及的「手段」)都旨在對應於(除非特別指出)任何執行所述元件(例如，功能等效)的指定功能的元件，即使在結構上不等效於所公開的結構，其進行在此處說明的實施例示例面向中的功能。另外，雖然特定特徵可能已經被相對於數個實例中之僅僅一個所公開，這些特徵可以與其他實例的一或多個其它特徵組合，這對於任何給定或特定的應用來說可能是期望的和有利的。也應理解，實施例包括系統，以及具有用於執行各種程序的動作或事件的電腦可執行指令的電腦可讀媒體。

100‧‧‧記憶體單元

102‧‧‧互補式金屬氧化物半導體層

104‧‧‧單石堆疊

106‧‧‧第一絕緣體層

108‧‧‧第一金屬層

110‧‧‧第二絕緣體層

112‧‧‧第二金屬層

114‧‧‧電阻式記憶體裝置結構

Claims

一種記憶體裝置，包括：基材，包括一個或多個互補式金屬氧化物半導體裝置；第一絕緣體層，形成在該基材上方；以及單石堆疊，包括作為單石製程之一部分而被製造在該第一絕緣體層上方之多個層，其中，該多個層包括第一金屬層、第二絕緣體層、及第二金屬層，其中，電阻式記憶體裝置結構係形成在該第二絕緣體層內以及在該一個或多個互補式金屬氧化物半導體裝置之熱預算內，該電阻式記憶體裝置結構實現為支柱裝置，以及其中，該第一金屬層電氣連接至該第二金屬層。
如申請專利範圍第1項所述之記憶體裝置，其中，該單石堆疊係在鑄造相容製程之限制內所形成，並且該第一金屬層及該第二金屬層之間所定義的距離實質上類似於該第二金屬層及第三金屬層之間的距離。
如申請專利範圍第1項所述之記憶體裝置，其中，該電阻式記憶體裝置結構係在攝氏450度或更低的溫度下所製造。
如申請專利範圍第1項所述之記憶體裝置，其中，該支柱裝置包括形成在該第一金屬層上之支柱及軸環，其中，該軸環包括在第一表面接觸該第二金屬層之兩層材料。
如申請專利範圍第4項所述之記憶體裝置，其中，該兩層材料之第一層材料包括接觸該支柱之第一側及接觸該兩層材料之第二層材料之第二表面之第二側，其中該第一表面及該第二表面位於該第二層材料之相對側上。
如申請專利範圍第1項所述之記憶體裝置，其中，該支柱裝置包括基底、第一層及第二層，該基底包含導電材料，該第一層在該基底上方且包括切換材料，該第二層在該第一層上方且包含另一種導電材料。
如申請專利範圍第6項所述之記憶體裝置，其中，至少滿足以下其中一個：該第一圓柱包括第一厚度，而該第二圓柱包括與該第一厚度不同之第二厚度；或該基底之橫截面具有第一周長，而該第一層在該基底上方或該第二層在該第一層上方之第二橫截面具有第二周長，並且其中，該第一周長之長度小於該第二周長。
如申請專利範圍第1項所述之記憶體裝置，其中，該支柱裝置包括包含電阻切換材料之第一圓柱及包含主動材料之第二圓柱。
如申請專利範圍第1項所述之記憶體裝置，其中，該支柱裝置包含：包括矽鍺之基底、包括SiOx之電阻切換材料、及包括銀材料、鋁材料、或銅材料之主動材料。
一種製造記憶體裝置之方法，包括：製造一對金屬層，具有在其之間所定義之距離；以及製造包括多個層之單石堆疊，其中，該製造係在該記憶體裝置之基材之熱預算內所進行的，並且堆疊高度小於或等於該定義之距離，該製造包括：提供該基材，其包括一個或多個互補式金屬氧化物半導體裝置；在該基材上方製造第一絕緣體層；在該第一絕緣體層上方製造該對金屬層中之第一金屬層；在該第一金屬層上方製造層間介電材料層；在該層間介電材料層中製造電阻式記憶體裝置結構，其包括形成支柱裝置；以及在該電阻式記憶體裝置結構上方製造該對金屬層之第二金屬層。
如申請專利範圍第10項所述之方法，其中，該方法係一個鑄造相容製程，並且復包括在與該第二金屬層之距離大約等於該定義之距離處形成第三金屬層。
根據申請專利範圍第10項所述之方法，其中，該製造單石堆疊包括：在大約攝氏450度或更低的溫度下製造該單石堆疊。
如申請專利範圍第12項所述之方法，其中，該製造單石堆疊包括：在大約攝氏400和450度之間的溫度下製造該單石堆疊。
如申請專利範圍第12項所述之方法，其中，該製造單石堆疊包括：在大約攝氏350和400度之間的溫度下製造該單石堆疊。
如申請專利範圍第12項所述之方法，其中，該製造單石堆疊包括：在大約攝氏300和350度之間的溫度下製造該單石堆疊。
根據申請專利範圍第10項之方法，其中，形成該支柱裝置復包括沉積、圖案化、及蝕刻材料層堆疊，該材料層堆疊包括導電基底層、在該導電基底層上方之電阻切換層、以及在該電阻切換層上方之第二導電層，並且復包括將該電阻切換層或該第二導電層形成為具有比該導電基底層之第二橫截面面積更大之橫截面面積。
一種記憶體單元，包括：基材，包括一個或多個互補式金屬氧化物半導體裝置；第一絕緣體層，形成在該基材上方；以及單石堆疊，包括作為單石製程之一部分而被製造在該第一絕緣體層上方之多個層，其中，該多個層包括形成在該基材的頂面之第一金屬層、形成在該第一金屬層上之第一導電層、第二絕緣體層、及第二金屬層，其中，電阻式記憶體裝置結構係形成於該第二絕緣體層內以及在該一個或多個互補式金屬氧化物半導體裝置的熱預算內，以及其中，該第一金屬層電氣連接至該第二金屬層。
如申請專利範圍第17項所述之記憶體單元，其中，該電阻式記憶體裝置結構係在攝氏450度或更低的溫度下所製造。
如申請專利範圍17所述之記憶體單元，其中，該電阻式記憶體裝置結構包括支柱裝置，該支柱裝置包括形成在該第一金屬層上之基底材料及形成於該基底材料上之軸環，其中，該軸環包括兩層或更多層的材料並在該軸環之第一表面接觸該第二金屬層。
如申請專利範圍第19項所述之記憶體單元，其中，該軸環之第一層包括接觸該支柱之第一側及接觸該軸環之第二層之第二表面之第二側，以及其中，該第一表面及該第二表面位於該軸環之該第二層之相對側上。