TW201411731A - 製作凹入式通道存取電晶體元件之方法 - Google Patents

Abstract

一種製作凹入式通道存取電晶體元件之方法，包含有提供一半導體基材，其上具有一凹槽；於凹槽中形成一閘極介電層；於凹槽中沈積一閘極材料層；於閘極材料層上形成一介電蓋層；圖案化介電蓋層及閘極材料層以形成一閘極圖案；於閘極圖案上形成一襯墊層；於閘極圖案各側壁之襯墊層上形成一側壁子；蝕刻未被側壁子覆蓋之襯墊層，以形成一內凹底切，其顯露出部分閘極材料層；去除側壁子；以及於內凹底切內將顯露出來的閘極材料層氧化成一絕緣阻體。

Description

製作凹入式通道存取電晶體元件之方法

本發明係關於一種製作半導體元件之方法。特別是關於一種製作可應用於高密度動態隨機處理記憶體(dynamic random access memory,DRAM)之凹入式通道存取電晶體(recessed channel access transistor,RCAT)元件之方法。

隨著半導體元件尺寸日益縮小，閘極通道之長度也隨之縮減。而這樣的結果伴隨著短通道效應之產生。而為了解決短通道效應之問題，便發展出凹入式通道存取電晶體(RCAT)元件，藉由增加閘極通道之長度且在不增加閘極電極側面面積之條件下，俾以抑制短通道效應之產生。

一般而言，RCAT擁有一蝕刻入基板之內凹結構，且一閘極氧化層會形成於內凹結構之側壁以及底面上，其中導電層會填入此內凹結構中。已知一般平面閘極式電晶體係將閘極電極形成於基材之平面，相較之下，凹入式閘極電晶體具有較高之積集度。

然而，在習知的RCAT元件中，當施加一汲極電壓(V_d)於電連接於NMOS電晶體之電容器時，可能會發生閘極誘導汲極漏電流(gate induced drain leakage,GIDL)之現象。此現象係歸因於位於多晶閘 極上部角落尖端處以及靠近多晶閘極上部角落尖端處之薄閘極氧化層會在DRAM晶胞之晶胞側產生高強度之電場，而導致漏電流現象之產生。可知，GIDL不利於DRAM元件之資料更新以及儲存。

本發明之一目的在於提供一種改良的製造凹入式通道存取電晶體元件之方法，俾以解決上述之習知技術之問題以及缺失。

根據本發明之一實施例，包含有提供一半導體基材，其上具有一凹槽；於凹槽中形成一閘極介電層；於凹槽中沈積一閘極材料層；於閘極材料層上形成一介電蓋層；圖案化介電蓋層及閘極材料層以形成一閘極圖案；於閘極圖案上形成一襯墊層；於閘極圖案各側壁之襯墊層上形成一側壁子；蝕刻未被側壁子覆蓋之襯墊層，以形成一內凹底切，其顯露出部分閘極材料層；去除側壁子；以及於內凹底切內將顯露出來的閘極材料層氧化成一絕緣阻體。

於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。於下文中，將清楚地描述該些實施例之細節，俾使該技術領域中具有通常技術者可據以實施本發明。在不違背於本發明宗旨之前提下，相關之具體實施例亦可被加以施行，且對於其結構上、邏輯上以及電性上所做之改 變仍屬本發明所涵蓋之範疇。因此，下文中之敘述非用以加諸限制之用，而所述之實施例係藉由本發明之請求項加以定義。

根據電晶體以及積體電路之製造，本發明所提及之術語「主表面」係指一半導體層表面，在此半導體層內含有複數個電晶體，例如，透過平面製程所製造之電晶體。而本文中所提及之術語「垂直」係定義為實質上垂直於上述之「主表面」。一般而言，「主表面」係沿著單晶矽之<100>平面，且場效電晶體元件係製備於此單晶矽上。

第1圖至第6圖是根據本發明之實施例所繪示的一種製造凹入式通道存取電晶體元件方法之剖面示意圖。如第1圖所示，提供一半導體基材10，例如，矽基材或包含有矽層之基材。半導體基材10具有一主表面10a以及至少一凹槽102，凹槽102係蝕刻入半導體基材10之主表面10a。當形成凹槽102後，接著形成一閘極介電層12，例如，氧化矽層或高介電常數(high-k)氧化層，於凹槽102之內部表面。且閘極介電層12同時也會覆蓋於主表面10a之上。

接著，形成一薄膜堆疊層100於半導體基材10之上。舉例而言，閘極材料層14首先被沈積於凹槽102內並且完全填滿凹槽102。根據本發明之較佳實施例，閘極材料層14包含有多晶矽或摻雜多晶矽，但不限於此。接著，沈積一導電層16至閘極材料層14之上，例如一金屬層，包含鎢、鈦、氮化鈦或上述組合，但不限於此。沈積一介電蓋層18至導電層16之上。根據本實施例，介電蓋層18 可包含氮化矽，但不限於此。

如第2圖所示，之後，形成一圖案化光阻層20於介電蓋層18之上。可利用習知的曝光顯影製程而形成圖案化光阻層20。在形成圖案化光阻層20後，進行一各向異性之乾蝕刻製程，俾以蝕刻未被圖案化光阻層20覆蓋住之介電蓋層18、導電層16以及閘極材料層14。更精確地而言，根據本發明之實施例，未被圖案化光阻層20覆蓋住之薄膜堆疊層100會藉由一次性之蝕刻而被完全蝕除，亦即，單一步驟之蝕刻製程，因此可定義出一具有垂直平滑面之閘極圖案100a。閘極圖案100a包含有一圖案化閘極材料層14a、一圖案化導電層16a以及一圖案化介電蓋層18a。根據本實施例，各向異性之乾蝕刻製程會被持續進行直至顯露出閘極介電層12。接著，移除圖案化光阻層20。

如第3圖所示，去除位於閘極圖案100a上之圖案化光阻層20之後，可進行一輕摻雜汲極(lightly doped drain,LDD)離子佈植製程，以於閘極圖案100a各側的半導體基材10中形成一輕摻雜汲極區106。接著，一順形襯墊層22被沈積於側壁110以及閘極圖案100a之頂端表面，並同時形成於閘極介電層12之上。根據本實施例，襯墊層22可包含氮化矽，但不限於此。可藉由化學氣相沈積(chemical vapor deposition,CVD)或原子層沈積來形成襯墊層22，但不限於此。當襯墊層22沈積完畢後，一順形側壁子層24接著會沈積於氮化矽襯墊層22之上。根據本實施例，襯墊層22可含氧化矽，但不 限於此。值得注意的是，襯墊層22之蝕刻選擇性高於側壁子層24以及閘極介電層12。

如第4圖所示，當形成襯墊層22及側壁子層24之後，進行一用以蝕刻側壁子層24之各向異性之乾蝕刻製程，直至顯露出襯墊層22，因此形成一位於閘極圖案100a各側壁110之側壁子24a。且側壁子層24遮蔽住位於閘極圖案100a各側壁110之襯墊層22。

如第5圖所示，當形成側壁子24a之後，進行一等向性蝕刻製程，例如，濕蝕刻製程，以蝕刻顯露出的襯墊層22，因此形成一位於閘極圖案100a各側壁110之側壁子22a。側壁子22a以及側壁子24a會構成一複合式側壁子240。此時，一內凹底切32會形成於複合式側壁子240之下。根據本實施例，閘極圖案100a中的部分圖案化閘極材料層14a之側壁會顯露出於內凹底切32。

如第6圖所示，形成內凹底切32之後，去除側壁子24a。根據本實施例，可利用習知濕式蝕刻方式去除側壁子24a。接著，移除位於主表面10a之閘極介電層12，以顯露出部分之半導體基材10。接著進行一閘極-源極/汲極氧化製程，俾以氧化圖案化閘極材料層14a之側壁以及顯露出之半導體基材10，因此形成一絕緣阻體40，此絕緣阻體40位於內凹底切32內。之後，形成一氧化矽層42，氧化矽層42位於顯露出的半導體基材10之上。最後，可於閘極圖案100a各側形成重摻雜源極/汲極區(圖未示)，俾以完成RCTA元件 之製造流程。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧半導體基材

10a‧‧‧主表面

12‧‧‧閘極介電層

14‧‧‧閘極材料層

14a‧‧‧圖案化閘極材料層

16‧‧‧導電層

16a‧‧‧圖案化導電層

18‧‧‧介電蓋層

18a‧‧‧圖案化介電蓋層

20‧‧‧圖案化光阻層

22‧‧‧襯墊層

22a、24a‧‧‧側壁子

24‧‧‧側壁子層

32‧‧‧內凹底切

40‧‧‧絕緣阻體

42‧‧‧氧化矽層

100‧‧‧薄膜堆疊層

100a‧‧‧閘極圖案

102‧‧‧凹槽

106‧‧‧輕摻雜汲極區

110‧‧‧側壁

240‧‧‧複合式側壁子

下列圖式之目的在於使本發明能更容易地被理解，於本文中會詳加描述該些圖式，並構成具體實施例的一部份。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本發明之具體實施例，並用以闡述發明之作用原理。

第1圖至第6圖是根據本發明之實施例所繪示的一種製造凹入式通道存取電晶體元件方法之剖面示意圖。

值得注意的是，所有的圖式僅作為示意之用途。為了達到解說之目的，繪製於圖式中之元件尺寸及比例可能被加以放大或縮小。在不同的具體實施例中，相同的元件符號會被用以代表相對應或相似的特徵。

10‧‧‧半導體基材

14a‧‧‧圖案化閘極材料層

16a‧‧‧圖案化導電層

18a‧‧‧圖案化介電蓋層

22a、24a‧‧‧側壁子

40‧‧‧絕緣阻體

42‧‧‧氧化矽層

100a‧‧‧閘極圖案

102‧‧‧凹槽

106‧‧‧輕摻雜汲極區

240‧‧‧複合式側壁子

Claims (9)

1. 一種製作凹入式通道存取電晶體元件之方法，包含有：提供一半導體基材10，其上具有一凹槽102；於該凹槽102中形成一閘極介電層12；於該凹槽102中沈積一閘極材料層14；於該閘極材料層14上形成一介電蓋層18；圖案化該介電蓋層18及該閘極材料層14以形成一閘極圖案100a；於該閘極圖案100a上形成一襯墊層22；於該閘極圖案100a各側壁110之該襯墊層22上形成一側壁子24a；蝕刻未被該側壁子24a覆蓋之該襯墊層22，以形成一內凹底切32，其顯露出部分該閘極材料層14；去除該側壁子24a；以及於該內凹底切32內將顯露出來的該閘極材料層14氧化成一絕緣阻體40。
2. 如申請專利範圍第1項所述之一種製作凹入式通道存取電晶體元件之方法，其中在沈積該閘極材料層14之後，另包含有：於該閘極材料層14上形成一導電層16。
3. 如申請專利範圍第2項所述之一種製作凹入式通道存取電晶體元件之方法，其中該導電層16包含鎢、鈦、氮化鈦或上述組合。
4. 如申請專利範圍第1項所述之一種製作凹入式通道存取電晶體元件之方法，其中該閘極材料層14包含多晶矽或摻雜多晶矽。
5. 如申請專利範圍第1項所述之一種製作凹入式通道存取電晶體元件之方法，其中該介電蓋層18包含氮化矽。
6. 如申請專利範圍第1項所述之一種製作凹入式通道存取電晶體元件之方法，其中圖案化該介電蓋層18及該閘極材料層14以形成該閘極圖案100a係包含：利用單一蝕刻步驟將未被一圖案化光阻20覆蓋之該介電蓋層18及該閘極材料層14完全蝕除。
7. 如申請專利範圍第1項所述之一種製作凹入式通道存取電晶體元件之方法，其中該襯墊層22包含氮化矽。
8. 如申請專利範圍第7項所述之一種製作凹入式通道存取電晶體元件之方法，其中該側壁子24a包含氧化矽。
9. 如申請專利範圍第1項所述之一種製作凹入式通道存取電晶體元件之方法，其中在圖案化該介電蓋層18及該閘極材料層14以形成該閘極圖案100a之後，另包含有：進行一輕摻雜汲極離子佈植製程，以於該閘極圖案100a各側的該半導體基材10中形成一輕摻雜汲極區106。