TW201405711A - 製造三維記憶體裝置之方法及相關結構 - Google Patents

Abstract

本發明揭示形成包含成三維配置之一個或多個記憶體裝置陣列之半導體裝置之方法，例如包含在上覆於一記憶體陣列之一電介質材料中形成一導電觸點之彼等方法，其中可利用一晶圓接合及劈開製程來提供一基礎材料以用於形成具有與該導電觸點電接觸之一作用區域之另一記憶體陣列。另外，可在一施體晶圓中形成該導電觸點，又可使用另一晶圓接合製程將該施體晶圓接合至上覆於一記憶體陣列之一電介質材料。舉例而言，可使用此等方法形成新穎半導體裝置及包含該等新穎半導體裝置之結構。

Description

製造三維記憶體裝置之方法及相關結構

一般而言，本發明本之實施例係關於用於形成記憶體裝置之方法，且更具體而言係關於用於形成三維NAND記憶體裝置之方法及可使用此等方法形成之結構及記憶體裝置。

本申請案主張2009年3月11日提出申請之名稱為「Methods for Forming Three-Dimensional Memory Devices,and Related Structures」之序列號為12/402,103之美國專利申請案之申請日期之權益。

快閃記憶體裝置已發展為用於各種各樣電子應用之非揮發性記憶體之一普遍來源。快閃記憶體裝置傳統上使用提供高記憶體密度、高可靠性及低功率消耗之一單電晶體記憶體裝置。NAND係快閃記憶體之一主要形式，其設計有一小裝置大小以提供每位元低成本之資料儲存且已主要用作用於消費者裝置之一高密度儲存媒體。NAND之常見用途係消費者裝置，例如可攜式音訊/視訊儲存裝置、個人電腦、個人數位助理(PDA)、數位相機及蜂巢式電話。

一習用NAND裝置包括包含記憶體單元列及記憶體單元行之一記憶體陣列。該等記憶體單元中之每一者傳統上包含具有一控制閘極及一浮動閘極之一場效應電晶體。該浮動閘極能夠保持一電荷且藉由一薄氧化物層與一基板中所含有之源極區域、汲極區域及通道區域分 離。可藉由透過該氧化物層將電子自通道區域注入至該浮動閘極上來電程式化(充電)該等記憶體單元中之每一者。可藉由在一擦除作業期間透過該氧化物層將電子穿隧至通道自該浮動閘極移除電荷。因此，一記憶體單元中之資料係由該浮動閘極上存在或不存在一電荷來加以確定。

習用NAND記憶體裝置包含經耦合以形成一線性單元序列(通常稱為一「串」)之一記憶體單元陣列，以使得每一記憶體單元間接耦合至一位元線且需要啟動該串之其他裝置以供存取。傳統上，該陣列之一列之每一記憶體單元之控制閘極連接至具有一共同電壓之一導線(例如，一字線)，且該陣列之一行之每一記憶體單元之汲極區域連接至具有一共同電壓之另一導線(例如，一位元線)。

隨著電子系統之效能及複雜性之增加，記憶體系統中對額外記憶體之需要亦增加。此外，為減小製造此等記憶體陣列之成本，部件計數必須保持為一最小值。此意味著能夠在一單個晶片上而非藉由堆疊單獨的記憶體晶片來達成一較高記憶體密度。此通常藉由減小記憶體單元之特徵大小來完成。然而，裝置之特徵大小通常在可達到一所期望減小之特徵大小之前受到裝置特性之限制。特定而言，在NAND記憶體陣列中，隨著通道長度及寬度之減小及陣列中記憶體單元之間的間隔之減小，一最小特徵大小可由構成該等記憶體陣列之記憶體單元之操作特性決定。

在某些實施例中，本發明包含一種形成一半導體裝置之方法，該方法包含在另一記憶體陣列上方形成至少一個記憶體陣列，該等記憶體陣列中之每一者包括複數個記憶體裝置，其中自一底側電接觸一上覆記憶體陣列之該複數個記憶體裝置中之至少一者之一作用區域。為在該另一記憶體陣列上方形成該至少一個記憶體陣列，可將一電介 質材料安置於安置於一晶圓上之該複數個記憶體裝置上方，可移除該電介質材料之至少一部分以在其中形成延伸穿過該電介質材料之一主表面之至少一個開口，可在該電介質材料中之該至少一個開口內形成一導電材料，可將另一晶圓附接至該電介質材料之該主表面且可分離該另一晶圓之一部分以留下上覆於該電介質材料之該主表面及該導電材料之一表面之一基礎材料。

在其他實施例中，本發明可包含一種部分地形成之半導體裝置。該部分地形成之半導體裝置可包含：一電介質材料，其上覆於晶圓且至少部分地環繞複數個記憶體裝置；一基礎材料，其上覆於該電介質材料之一主表面；一導電材料，其安置於該電介質材料及該基礎材料中之至少一者內，及；另外複數個記憶體裝置，其安置於該基礎材料上且其中該另外複數個記憶體裝置中之至少一者之一作用區域與該導電材料電接觸。

100‧‧‧半導體裝置

102‧‧‧晶圓

104‧‧‧記憶體陣列

106‧‧‧記憶體裝置

108‧‧‧源極及汲極區域

109‧‧‧控制閘極

110‧‧‧介入電介質層

111‧‧‧浮動閘極

112‧‧‧電介質材料

114‧‧‧遮罩

116‧‧‧孔口

118‧‧‧開口

120‧‧‧障壁材料

122‧‧‧導電材料

124‧‧‧主表面

126‧‧‧導電觸點

128‧‧‧上表面

130‧‧‧施體晶圓

132‧‧‧接合材料

134‧‧‧主表面

136‧‧‧植入區域

137‧‧‧內邊界

138‧‧‧基礎材料

140‧‧‧記憶體陣列

141‧‧‧記憶體裝置

144‧‧‧電介質材料

150‧‧‧導線

151‧‧‧導線

152‧‧‧位元線

200‧‧‧半導體裝置

202‧‧‧晶圓

204‧‧‧記憶體陣列

208‧‧‧源極及汲極區域

212‧‧‧電介質材料

214‧‧‧遮罩

216‧‧‧孔口

218‧‧‧開口

222‧‧‧導電材料

226‧‧‧導電觸點

230‧‧‧施體晶圓

234‧‧‧主表面

236‧‧‧植入區域

237‧‧‧內邊界

238‧‧‧基礎材料

240‧‧‧記憶體陣列

242‧‧‧經曝露表面

244‧‧‧電介質材料

252‧‧‧位元線

圖1至15用於圖解說明可用於形成包含一個或多個堆疊式記憶體單元陣列之半導體裝置之方法之實施例，且圖解說明包含此等堆疊式記憶體單元陣列之半導體裝置之實施例。

圖1至4A係在各個製造階段期間之一部分地形成之半導體裝置之部分剖視圖；圖4B係圖4A中所示之部分地形成之半導體裝置之一表面(來自圖4A之透視圖之裝置之頂表面)之一部分平面圖；圖5及6係可用於在圖1至4B中所示之部分地形成之半導體裝置上方形成一基礎材料之一施體晶圓之部分剖視圖；圖7至9係在各個製造階段期間之部分地形成之半導體裝置之部分剖視圖；圖9B係圖9A中所示之部分地形成之半導體裝置之一表面(來自圖 9A之透視圖之裝置之頂表面)之一部分平面圖；圖9C係沿圖9A中之剖面線A'-A截取之圖9A中所示之半導體裝置之一部分剖視圖；圖9D係沿圖9A中之剖面線B'-B截取之圖9A中所示之半導體裝置之一部分剖視圖；圖9E係沿圖9A中之剖面線C'-C截取之圖9A中所示之半導體裝置之一部分剖視圖；及圖10至15係在各個製造階段期間之一部分地形成之半導體裝置之部分剖視圖。

本文中所呈現之圖解說明並非意欲作為任一特定記憶體單元、記憶體陣列、記憶體裝置或半導體裝置之實際視圖，而僅係用於闡述本發明之理想化表示。另外，圖式之間的共同元件可保持相同的數字標號。

下文參照1至圖15闡述可用於製造三維記憶體陣列(例如，三維NAND陣列)(包含多個記憶體陣列)之本發明方法之實施例。可藉由在一現有記憶體陣列之頂部上形成額外記憶體陣列來增加一單個晶片上之記憶體密度。如本文所使用之術語「三維記憶體陣列」意指且包含包括複數個記憶體裝置之一裝置陣列，該複數個記憶體裝置配置於彼此上下垂直安置的若干層級(例如，平面)中。

參照圖1至9E圖闡述可用於形成三維記憶體陣列之一方法之一實施例。圖1係一部分地形成之半導體裝置100之一部分剖視圖。半導體裝置100包含其上具有一記憶體陣列104之晶圓102。如本文所使用，術語「晶圓」意指包含一半導體型材料之任一結構，該半導體型材料包含(例如)矽、鍺、砷化鎵、磷化銦及其他III-V或II-VI型半導體材料。晶圓不僅包含(舉例來說)習用晶圓且亦包含其他體半導體基板， 例如(藉由非限制性實例)絕緣體上矽(SOI)型基板、藍寶石上矽(SOS)型基板及由另一材料支撐之矽磊晶層。此外，當在以下說明中提及「晶圓」時，可能已利用先前製程步驟在該晶圓之表面中或上方至少部分地形成一電路或裝置之元件或組件。

此項技術中已知各種二維記憶體陣列以及用於形成此等記憶體陣列及使用此等記憶體陣列之方法。如本文中所使用，術語「二維記憶體陣列」意指且包含經配置以形成複數個記憶體裝置之一裝置陣列，該複數個記憶體裝置相對於一材料(例如，一晶圓)配置於一單個層級中。本發明之實施例包括堆疊式或疊加式二維記憶體陣列，其共同形成三維記憶體陣列。藉由非限制性實例，記憶體陣列104可係二維結構(例如，一NAND記憶體陣列)，其可包含配置於晶圓102之一表面上之複數個電可重寫及非揮發性記憶體裝置106(例如，電晶體)。複數個記憶體裝置106中之每一者可包含此項技術中已知的類型之任一組態。舉例而言，記憶體裝置106中之每一者可包含一場效應電晶體，該場效應電晶體具有藉由一個或多個介入電介質層110分離之一控制閘極109及一浮動閘極111。該浮動閘極能夠保持一電荷且藉由一薄氧化物層與一基板中所含有之源極區域、汲極區域及通道區域分離。晶圓102可包含其中具有經摻雜n型源極及汲極區域108之一經摻雜p型矽(Si)。另一選擇係，晶圓102可包含經摻雜n型矽而源極及汲極區域108包含經摻雜p型矽。

繼續參照圖1，可在半導體裝置100上方(例如，在晶圓102之經曝露區域上方且至少部分地環繞記憶體陣列104之記憶體裝置106)形成一電介質材料112。電介質材料112可包含(例如)經摻雜或未經摻雜二氧化矽(SiO₂)或氮化矽(Si₃N₄)。可使用本文中未詳細闡述之習用沈積技術(例如，化學氣相沈積(CVD)、物理氣相沈積(PVD))在半導體裝置100上方形成電介質材料112。電介質材料112係形成有至少覆蓋記憶 體陣列104之一厚度。

可在電介質材料112之一主表面124上方提供一遮罩114。遮罩114包含一孔口116，該孔口在半導體裝置100上方之一選定位置處延伸穿過遮罩114，期望在該選定位置處形成將用於形成至一半導體裝置之本體之一觸點之一導電層，如下文將進一步詳細闡述。可(例如)藉由在電介質材料112之經曝露主表面124上方沈積一光阻劑材料且選擇性地圖案化(例如，遮蔽、曝露及顯影)光阻劑材料層以在一選定位置處形成孔口116來形成遮罩114，如此項技術中已知。在形成孔口116之後，可藉由透過遮罩114中之孔口116將電介質材料112曝露於一蝕刻劑來移除電介質材料112之一部分。舉例而言，可使用一乾式(亦即，電漿)蝕刻製程來移除由遮罩114中之孔口116選擇之電介質材料112。此一乾式蝕刻製程之處理參數將取決於電介質材料112及遮罩114之組成，且此項技術中已知用於諸多電介質材料之各種各向異性電漿蝕刻製程。在移除電介質材料112之部分之後，可自半導體裝置100移除遮罩114。

如圖2中所示，移除電介質材料112可在其中形成一開口118。開口118可經形成以橫向延伸穿過電介質材料112之主表面，達具有平行於晶圓102之主表面之一底表面之一大致均勻深度。藉由非限制性實例，可移除電介質材料112以形成具有在約5奈米(5nm)與約400奈米(400nm)之間的一平均深度D1之一開口118。更特定而言，開口118之平均深度D1可(舉例而言)在約50奈米(50nm)與約250奈米(250nm)之間。作為一非限制性實例，開口118可經形成以具有在約半微米(0.5μm)與約10微米(10μm)之間的一平均寬度W1。為簡明起見，繪示圖2具有一單個開口118，然而在某些實施例中，可在電介質材料112中形成複數個開口118。

參照圖3，在於電介質材料112中形成開口118之後，視情況，可 在半導體裝置100上方形成一相對較薄障壁材料120，以使得障壁材料120至少給開口118內之半導體裝置100之表面加襯。如本文中所使用，術語「障壁材料」意指且包含用作保護另一材料免受一種或多種試劑之影響之任一材料，但障壁材料亦可用於其他額外目的。藉由非限制性實例，障壁材料120可形成於電介質材料112之經曝露主表面124及開口118內之經曝露表面上方。障壁材料120可用作一障壁以保護開口118內經曝露之電介質材料112之區域免受用於形成一導電觸點(下文將對其進一步詳細闡述)之沈積製程之影響。舉例而言，障壁材料120可用作一障壁以保護電介質材料112之經曝露區域免受用於沈積一導電材料(如下文對其進行進一步詳細闡述)之一前體之影響。藉由實例而非限制方式，障壁材料120可包括一金屬矽化物(例如矽化鈦(TiSi₂))、一金屬氮化物或一摻雜有氮之金屬矽化物。選用之障壁材料120可在電介質材料112上沈積為或在電介質材料112上方形成為具有小於約50奈米(50nm)之一厚度。

接著，可在電介質材料112之主表面124或(若存在)障壁材料120上方提供一導電材料122，以使得導電材料122填充開口118或其一剩餘部分。作為一非限制性實例，導電材料122可包括導電氮化鎢(TiN)。在其他實施例中，導電材料122可包括一導電金屬材料(例如，鎢)或一導電多晶矽材料(例如，經摻雜多晶矽)。

在填充開口118之後，可移除上覆於開口118外側之電介質材料112之主表面124的導電材料122及障壁材料120(若存在)之部分。舉例而言，可使用一平坦化製程來移除開口118外側之電介質材料112之主表面124上及上方之導電材料122及(若存在)障壁材料120。視情況，可將開口118外側之電介質材料112之一部分與導電材料122及障壁材料120(若存在)一起移除。此一平坦化製程可包含一化學平坦化製程、一機械平坦化製程或一化學機械平坦化(CMP)製程。藉由非限制 性實例，可使用將移除導電材料122、障壁材料120(若存在)及電介質材料112以使得半導體裝置100之一上表面大致平坦之一化學機械平坦化(CMP)製程。

參照圖4A，自電介質材料112之主表面124移除導電材料122及(若存在)障壁材料120可導致一導電觸點126之形成。作為一非限制性實例，導電觸點126可包括一導電多晶矽材料且可具有小於約400奈米(400nm)且更特定而言在約50奈米(50nm)與約250奈米(250nm)之間的一平均厚度。在其他實施例中，導電觸點126可包括上覆於矽化鈦材料之氮化鎢或鎢，該矽化鈦材料可給導電觸點126之與電介質材料112接觸之表面加襯，且可具有小於約500奈米(500nm)且更特定而言在約5奈米(5nm)與約30奈米(30nm)之間的一平均厚度。

視情況，可在半導體裝置100上方形成一接合材料132。接合材料132可包括促進半導體裝置100與另一晶圓(例如，一多晶矽材料)之接合之任一材料。視情況，可使用例如一化學氣相沈積(CVD)製程之一製程形成接合材料132，且此後可使用一化學機械平坦化(CMP)製程來對該接合材料進行回拋光(polished back)。因此，接合材料132可提供包含促進接合之一單一材料之一大致平坦表面，如下文將闡述。

圖4B係圖4A中所示之部分地形成之半導體裝置100之一主表面(來自圖4之透視圖之半導體裝置100之頂表面)在於其上形成選用之接合材料132之前的一部分平面圖。圖4B圖解說明形成於半導體裝置100上之電介質材料112之經曝露主表面124及導電觸點126之一經曝露上表面128。如圖4及5中所示，在製造製程之此階段處，導電觸點126之一主縱向部分可沿大致平行於大體平坦晶圓102之一方向延伸穿過電介質材料112。

參照圖5，一施體晶圓130稍後將用於將一基礎材料138安置於半導體結構100之電介質材料112上方，如在圖8中所示。作為一非限制 性實例，可使用所謂的SMART-CUT®技術之一修改藉由本文中所闡述之一製程放置基礎材料138。此等製程詳細闡述於(舉例而言)頒予Bruel之美國專利第RE 39,484號、頒予Aspar等人之美國專利第6,303,468號、頒予Aspar等人之美國專利第6,335,258號、頒予Moriceau等人之美國專利第6,756,286號、頒予Aspar等人之美國專利第6,809,044號、頒予Aspar等人之美國專利第6,946,365號及頒予Dupont之美國專利申請公開案第2006/0099776號中。然而，若維持充分低之製程溫度，則亦可使用適於在一邏輯裝置之表面上製造一半導體材料之其他製程。在SMART-CUT®技術之習用實施方案中，使用一高溫退火(大約為約1000℃至約1300℃)將施體晶圓與受體晶圓接合在一起。然而，可將一額外電漿激活動作整合至一習用SMART-CUT®技術製造製程中以降低一所需接合溫度，如下文詳細闡述。

施體晶圓130可包括包含一半導體型材料之任一結構，該半導體型材料包含(例如)矽、鍺、砷化鎵、磷化銦及其他III-V或II-VI型半導體材料。藉由非限制性實例，施體晶圓130可包含矽材料。可將複數個離子(例如，氫氣或惰性氣體離子)植入至施體晶圓130中以形成一植入區域136。如由方向箭頭129表示，可使用一離子源(圖中未繪示)將該複數個離子沿大致垂直於施體晶圓130之一主表面134之一方向植入至施體晶圓130中以形成植入區域136，該植入區域亦可表徵為一轉移區域，其內邊界137以虛線繪示於施體晶圓130中。如此項技術中已知，將該等離子植入至施體晶圓130中所達的深度至少部分地隨將該等離子植入至施體晶圓130中所藉助的能量而變。一般而言，藉助較少能量植入之離子將係植入於相對較淺深度處，而藉助較高能量植入之離子將係植入於相對較深深度處。植入區域136之內邊界137處於大致平行於施體晶圓130之主表面134之狀態且位於取決於原子物質植入製程之選定參數之一預定深度處，如熟習此項技術者所熟知。作為一 非限制性實例，可藉助經選擇以在施體晶圓130內約80奈米(80nm)與約500奈米(500nm)(約800Å至約5000Å)之間且更特定而言約200奈米(200nm)的深度D2處形成內邊界137之一能量將離子植入至施體晶圓130中。

內邊界137包括一微泡或微腔層(包括植入離子物質)，且在施體晶圓130內提供一弱化結構。接著，根據前述段落中之專利文獻之揭示內容，在高於達成植入之溫度之一溫度下對施體晶圓130進行熱處理以達成晶圓中之結晶重排及微泡或微腔之聚結。

可藉由以下方式形成一附接表面(圖中未繪示)：將施體晶圓130之主表面134或接合材料132(若存在)曝露於一反應性離子蝕刻(RIE)電漿(包含一惰性氣體(例如，氬氣、氧氣或氮氣))以形成一電漿激活材料。由於在其一主表面134上形成之離子物質(例如，氫)之增加之遷移率，該電漿激活材料以與上覆於記憶體陣列104之電介質材料112之毗鄰材料進行氧化反應之形式增加一後續接合動作之動力。藉由利用一電漿激活材料，可在小於約攝氏400度(400℃)之溫度下執行晶圓接合製程。電漿激活接合之一個實施例闡述於頒予Farrens等人之讓與Silicon Genesis Corporation之美國專利6,180,496中。

如在圖7中所示，將施體晶圓130安置於電介質材料112之主表面124及導電觸點126之上表面128或接合材料(若存在)上，且可使用針對圖1F及1G所闡述之一退火製程將該施體晶圓接合至電介質材料112。植入於離子植入區域136中達內邊界137之深度之氫或其他離子使得當大致平行於經熱處理之施體晶圓130之主表面施加一剪切力時，施體晶圓130中之矽沿內邊界137易於受到破裂。在將施體晶圓130附接至半導體裝置100之後，可藉由施加一剪切力至施體晶圓130而使施體晶圓130之在與電介質材料112之主表面相對之內邊界137之側上之部分劈開或斷裂。施體晶圓130在內邊界137下面之部分(例 如，厚度為在約5奈米(5nm)與約400奈米(400nm)之間)與施體晶圓130脫離且保持接合至半導體結構100以形成一基礎材料138，如圖8中所示。

仍參照圖8，在將基礎材料138與施體晶圓130分離且接合於電介質材料112及導電觸點126或接合材料132(若存在)上方之後，其一經曝露表面142可係不期望的粗糙表面。為補救此缺陷，可根據此項技術中已知的技術(例如，研磨、濕式蝕刻及化學機械拋光(CMP)中之一者或多者)將基礎材料138之經曝露表面142平整至一期望程度以促進如下文所闡述之進一步處理。

如圖9A中所示，基礎材料138可用作欲根據此項技術中已知的製程在其上形成另一記憶體陣列140之一基板，該另一記憶體陣列包含複數個記憶體裝置141且與記憶體陣列104類似或相同。記憶體陣列104及140可藉由電介質材料112分離，且另一記憶體陣列140中之記憶體裝置141之至少一部分可與下伏導電觸點126對準。以此方式，可使用本文中所闡述之方法來形成包含至少兩個完整記憶體陣列(例如，NAND記憶體陣列)之三維記憶體陣列，每一完整記憶體陣列配置於一單個層級(例如，二維記憶體陣列)中，且彼此上下垂直堆疊。導電觸點126可接觸該等記憶體裝置中之至少一者之一作用區域之一底側，從而提供至記憶體陣列140內之記憶體裝置141之作用區域之一電連接。視情況，可形成導線150、151，其每一者延伸穿過該記憶體陣列之某些源極及汲極區域108，從而形成不同記憶體陣列之一共同源極觸點以及不同記憶體陣列之共同位元線觸點。舉例而言，導線150、151可由多晶矽或一金屬形成，該金屬可係(例如)銅(Cu)、銀(Ag)、金(Au)、鎢(W)、鋁(Al)，或其組合。可將導線150電耦合至上覆於半導體裝置100之完整記憶體陣列堆疊之一頂表面之一位元線152。可藉由移除基礎材料138及基礎材料148以及電介質材料112及電 介質材料144中之每一者之一部分以穿過其形成一導通孔且此後用一金屬材料填充該導通孔來形成導線150、151。舉例而言，若基礎材料138包含矽且電介質材料112、144包含二氧化矽，則可使用一各向異性反應性離子(亦即，電漿)蝕刻製程來形成該導通孔。在形成該導通孔之後，可使用(例如)一化學氣相沈積(CVD)製程、一物理氣相沈積(PVD)製程或一原子層沈積(ALD)製程來沈積一金屬材料以填充該導通孔。

圖9B係圖9A中所示之部分地形成之半導體裝置100之一主表面(來自圖9A之透視圖之半導體裝置100之頂表面)之一部分平面圖。圖9B繪示其中記憶體陣列141係配置成若干列且上覆位元線152垂直於記憶體陣列141之列之一實例性佈局。導電觸點126埋置於半導體裝置100內且與記憶體陣列141之記憶體裝置中之至少一者之一作用區域電接觸。

最終，圖9C係沿圖9A中所示之剖面線A'-A截取之圖9A中所示之半導體裝置100之一剖視圖。半導體裝置100包含一記憶體陣列140/104、一導電觸點126及電介質材料112。記憶體陣列104/140各自包含包括控制閘極109、浮動閘極111及電介質層110之複數個記憶體裝置106。導電觸點126形成至記憶體陣列140之記憶體裝置106之作用區域之一電連接。藉由提供至記憶體裝置106之作用區域之電接觸，導電觸點126使得能夠使用一單個觸點在多個作用層之間形成一電連接。

圖9D係沿圖9A中所示之剖面線B'-B截取之圖9A中所示之半導體裝置100之一剖視圖。半導體裝置100包含記憶體陣列140/104及電介質材料112。因此，記憶體陣列140之半導體裝置106係隔離的且因此可使用一單個專用觸點結構(圖中未繪示)來進行電接觸。

最終，圖9D係沿圖9A中所示之剖面線B'-B截取之圖9A中所示之 半導體裝置100之一剖視圖。半導體裝置100包含記憶體陣列140/104及電介質材料112。記憶體陣列140之記憶體裝置106各自係隔離的且因此必須使用一單個專用觸點結構(圖中未繪示)來進行電接觸。

圖9E係沿圖9A中所示之剖面線C'-C截取之圖9A中所示之半導體裝置100之一剖視圖。

使用例如彼等針對圖1至9E所闡述之方法，可形成一個或多個額外記憶體陣列層級(圖中未繪示)，該等記憶體陣列之至少一個記憶體裝置之一作用區域由一下伏導電結構電連接。

參照圖10至圖15闡述可用於形成三維記憶體陣列(例如，一NAND記憶體陣列)之一方法之另一實施例。

參照圖10，可在一施體晶圓230之一主表面上方提供一遮罩214。遮罩214可包含在施體晶圓230上方之選定位置處延伸穿過遮罩214之一孔口216，期望在該等選定位置處形成一導電觸點，如下文將進一步詳細闡述。施體晶圓230可包括包含一半導體型材料(例如，矽晶圓)之任一結構。可使用先前關於圖1所闡述之方法形成具有穿過其之孔口216之遮罩214。在形成遮罩214之後，可藉由透過遮罩214中之孔口216移除施體晶圓230之一部分來形成以虛線表示之一開口218。舉例而言，可藉由透過遮罩214中之孔口216將施體晶圓230曝露於一蝕刻劑來移除施體晶圓230之部分。作為一非限制性實例，可使用一乾式(亦即，電漿)蝕刻製程來移除由遮罩214選擇之施體晶圓230之部分。可移除施體晶圓230之一部分以形成具有在約5奈米(5nm)與約400奈米(400nm)之間的一平均深度D3之一開口218。更特定而言，開口218之平均厚度D3可(舉例而言)在約50奈米(50nm)與約250奈米(250nm)之間。作為一非限制性實例，開口218可經形成以具有在約3微米(3μm)與約10微米(10μm)之間的一平均寬度W2。

在於施體晶圓230中形成開口218之後，可使用先前針對圖3所闡 述之方法在施體晶圓230上方形成一導電材料222(參見圖11)及(視情況)一障壁材料(圖中未繪示)，從而填充開口218。接著可使用(例如)一平坦化製程自開口218外側之施體晶圓230之一主表面234移除導電材料222及(若存在)障壁材料。藉由非限制性實例，可使用以與施體晶圓230大致相同之速率移除導電材料222、障壁材料(若存在)之一化學機械平坦化(CMP)製程。

參照圖12，可藉由自施體晶圓230之主表面234移除導電材料222及(若存在)障壁材料來形成一導電觸點226。此後，視情況，可使用例如針對圖5所闡述之一離子植入製程形成一植入區域236及由虛線表示之一內邊界237。舉例而言，可使用其中可將複數個離子(例如，氫氣或惰性氣體離子)(圖12中由方向箭頭228表示)植入至施體晶圓230之一部分中之一離子植入製程來形成植入區域236。可使用經選擇以在施體晶圓230內下伏於導電觸點226或在約80奈米(80nm)與約500奈米(500nm)(亦即，約800Å至約5000Å)之間且更特定而言約200奈米(200nm)的一深度D4處將該等離子植入至施體晶圓230中。

參照圖13，可將其中具有導電觸點226及植入區域236之施體晶圓230安置於包含上覆於一晶圓202上之一記憶體陣列204之電介質材料212之一部分地形成之半導體裝置200上且接合至其。半導體裝置200可與針對圖1所闡述之半導體裝置100相同或類似。可使用與針對圖5至7所闡述之彼等方法類似之方法將施體晶圓230接合至半導體裝置200。在將施體晶圓230附接(亦即，接合)至半導體裝置200之後，可藉由施加一剪切力至該施體晶圓使施體晶圓230之一部分劈開或斷裂以形成一基礎材料238(如針對圖8所闡述)，如在圖14中所示。基礎材料238可具有(舉例而言)在約5奈米(5nm)與約400奈米(400nm)之間的一厚度。視情況，可在於晶圓202上製造記憶體陣列204之前或與之平行地在施體晶圓230中形成導電觸點226。藉由在與在晶圓202上製 造記憶體陣列204大致相同之時間在施體晶圓230中處理導電觸點226，可以一減小之成本形成一記憶體裝置(NAND記憶體裝置)。根據此項技術中已知的技術(例如研磨、濕式蝕刻及化學機械拋光(CMP)中之一者或多者)，可將基礎材料238之可不期望地不平坦或粗糙之一經曝露表面242平整至一期望程度，以促進如下文所闡述之進一步處理。

參照圖15，如針對圖9A所闡述，可在基礎材料238上方形成另一完整記憶體陣列240，且視情況，可在另一記憶體陣列240上方形成另一電介質材料244及一位元線252。可形成導線243，其延伸穿過另一記憶體陣列240之源極及汲極區域208中之一各別區域至記憶體陣列204之源極及汲極區域208中之一各別區域，如針對圖9A及9B所闡述。導線243中之至少一者可接觸位元線252，以使得當一電流穿過位元線252時在導電觸點226與位元線252之間建立一電連接。

雖然可易於對本發明作出各種修改及替代形式，但本文係藉由實例之方式在圖式中繪示特定實施例並對其進行了詳細闡述。然而，應瞭解，本發明並不限於所揭示之特定形式。而是，本發明涵蓋歸屬於由以下隨附申請專利範圍及其合法等效內容界定之本發明範疇內之所有修改、變化及替代方案。

100‧‧‧半導體裝置

102‧‧‧晶圓

112‧‧‧電介質材料

126‧‧‧導電觸點

132‧‧‧接合材料

Claims (5)

1. 一種半導體裝置，其包括：在一堆疊配置中的複數個層級記憶體陣列，該等記憶體陣列之每一者包含複數個記憶體裝置；以及一導電材料，其電接觸位於相對於一下伏記憶體陣列之一側上之該複數個記憶體裝置中至少一者的一作用區域。
2. 如請求項1之半導體裝置，其中該導電材料包含多晶矽。
3. 如請求項1之半導體裝置，其中該導電材料包含一金屬。
4. 如請求項1之半導體裝置，其進一步包含佈置於該複數個層級記憶體陣列中之每一層級之間的一電介質材料。
5. 如請求項1之半導體裝置，其中上覆於一第一記憶體陣列之該複數個層級記憶體陣列之每一者係佈置於一半導體材料上，該半導體材料具有大約80奈米至500奈米之間的一厚度。