JP2004266225A - 半導体記憶素子及びその製造方法 - Google Patents
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Abstract
【課題】半導体記憶素子の高集積化及び微細化が進んでも、強誘電体キャパシタのメモリ動作を確実に行うことができる半導体記憶素子及びその製造方法を提供する。
【解決手段】ＳＯＩ基板Ｓを構成するシリコン層１ａ内に、強誘電体キャパシタＣの下部電極７Ａと接続され、ジャンクショントランジスタＴのゲート領域３となるＰ導電型不純物領域（Ｐ＋ 層）３ａと、ジャンクショントランジスタＴのソース・ドレイン領域４間を接続するチャネル領域が形成されるＮ導電型不純物領域（Ｎ− 層）３ｂとを並列して形成する。
【選択図】 図３
【解決手段】ＳＯＩ基板Ｓを構成するシリコン層１ａ内に、強誘電体キャパシタＣの下部電極７Ａと接続され、ジャンクショントランジスタＴのゲート領域３となるＰ導電型不純物領域（Ｐ＋ 層）３ａと、ジャンクショントランジスタＴのソース・ドレイン領域４間を接続するチャネル領域が形成されるＮ導電型不純物領域（Ｎ− 層）３ｂとを並列して形成する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体記憶素子及びその製造方法に関し、特に、強誘電体キャパシタのメモリ動作を接合型電解効果トランジスタ（ＪＦＥＴ）のチャネル抵抗変調を利用して効率よく行うために有効な技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを備えた半導体記憶素子として、半導体基板上に形成された接合型電界効果トランジスタ（ジャンクショントランジスタ）と、このジャンクショントランジスタのゲート領域と接続して形成された強誘電体キャパシタと、を備えた１Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）型不揮発性メモリセルが知られている（例えば、特許文献１参照）。
【０００３】
図４は、従来の半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図４（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図４（ａ）におけるＢ−Ｂ線に沿った断面図である。
図４に示すように、ジャンクショントランジスタＴは、Ｐ導電型不純物（Ｐ− 領域）が導入されたＰ型シリコン基板１０上に、Ｎ導電型不純物（Ｎ− 領域）が導入されたＮ型シリコン層１０ａが形成されており、このＮ型シリコン層１０ａ内に、Ｐ導電型不純物領域（Ｐ＋ 層）からなるゲート領域３０と、このゲート領域３０を挟んだ両側に、Ｎ導電型不純物領域（Ｎ＋ 層）からなるソース・ドレイン領域４０とが形成されている。
【０００４】
強誘電体キャパシタＣは、ジャンクショントランジスタＴのゲート領域３０上方にプラグ６０を介して形成されており、このプラグ６０の上面に下部電極７０Ａと、強誘電体膜７０Ｂと、上部電極７０Ｃとが順次積層された構成を有している。
そして、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５０の上面全体に積層された第二の層間絶縁層８０上には配線層９０が形成されており、この配線層９０は、第一の層間絶縁層５０及び第二の層間絶縁層８０に形成されたプラグ６０を介してジャンクショントランジスタＴのソース・ドレイン領域４０に接続されているとともに、第二の層間絶縁層８０に形成されたプラグ６０を介して強誘電体キャパシタＣの上部電極７０Ｃに接続されている。
【０００５】
このような構成を有する従来の半導体記憶素子は、強誘電体キャパシタＣの強誘電体膜７０Ｂに蓄積された電荷により、ジャンクショントランジスタＴのゲート領域３０近傍に形成される空乏層Ａの面積をＮ型シリコン層１０ａの膜厚方向（図４（ｃ）における上下方向）に変化させることで、チャネル領域のコンダクタンスを制御し、強誘電体キャパシタＣのメモリ動作を行うようになっている。
【０００６】
【特許文献１】
特開平１０−２９４３８９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に記載の半導体記憶素子においては、ゲート領域３０及びソース・ドレイン領域４０間のＰＮ接合部がチャネル幅Ｗ（図４（ａ）における上下方向）と略同一寸法に形成されるようになっている。このため、近年の半導体記憶素子の高集積化及び微細化に伴い、強誘電体キャパシタＣの強誘電体膜７０Ｂに蓄積可能な電荷量が減少すると、チャネル抵抗変調が減少し、強誘電体キャパシタＣのメモリ動作が困難になってしまうおそれがあった。
【０００８】
また、近年の半導体記憶素子の高集積化及び微細化に伴い、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が適用されると、シリコン層１０ａが薄く、ゲート領域３０を構成するＰ導電型不純物領域がシリコン層１０ａ直下の絶縁層に届いてしまうため、空乏層Ａが形成できず、チャネル抵抗変調を行うことができないという不具合があった。
【０００９】
そこで、本発明は、上記事情に鑑みてなされてたものであり、半導体記憶素子の高集積化及び微細化が進んでも、強誘電体キャパシタのメモリ動作を確実に行うことができる半導体記憶素子及びその製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
このような課題を解決するために、本発明の半導体記憶素子は、ＳＯＩ基板を構成する半導体層に、第一の導電型不純物領域と第二の導電型不純物領域とが並列して形成され、前記第一の導電型不純物領域は、強誘電体キャパシタの一方の電極と接続されているとともに、前記第二の導電型不純物領域は、ソース領域及びドレイン領域間を接続するチャネル領域が形成されていることを特徴とするものである。
【００１１】
ここで、本発明の半導体記憶素子において、前記第二の導電型不純物領域は、前記第一の導電型不純物領域に挟まれた状態で前記半導体層に並列して形成されているようにしてもよい。
本発明の半導体記憶素子の製造方法は、ＳＯＩ基板を用意する工程と、前記ＳＯＩ基板を構成する半導体層に、第一の導電型不純物領域と第二の導電型不純物領域とを並列して形成する工程と、前記第一の導電型不純物領域及び前記第二の導電型不純物領域が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層に、前記第一の導電型不純物領域に接続されるコンタクトホールを形成する工程と、前記コンタクトホールに導電性材料を充填した後、前記第一の導電型不純物領域上方の前記第一の層間絶縁層上に、強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層に、前記強誘電体キャパシタに接続されるビアホールを形成する工程と、前記ビアホールに導電性材料を充填した後、前記第二の層間絶縁層上に、配線層を形成する工程と、を備えたことを特徴とするものである。
【００１２】
なお、本発明の半導体記憶素子の製造方法において、コンタクトホールに充填される導電性材料は、その上面に形成される強誘電体キャパシタの下部電極と同一材料であってもよいし、異なる材料であってもよい。同様に、ビアホールに充填される導電性材料は、その上面に形成される配線層と同一材料であってもよいし、異なる材料であってもよい。
【００１３】
ここで、本発明の半導体記憶素子の製造方法において、前記第二の導電型不純物領域は、前記第一の導電型不純物領域で挟まれるように、前記半導体層に並列に形成するようにしてもよい。
このように、本発明の半導体記憶素子によれば、ＳＯＩ基板を構成する半導体層に、強誘電体キャパシタの一方の電極と接続された第一の導電型不純物領域と、ソース領域及びドレイン領域間を接続するチャネル領域が形成された第二の導電型不純物領域とを並列に形成するようにしたことによって、第一の導電型不純物領域と第二の導電型不純物領域との間に形成される空乏層の面積を半導体層の膜厚に垂直な方向に変化させることで、チャネル領域のコンダクタンスを制御することができるようになる。このため、近年の半導体記憶素子の高集積化及び微細化に伴い、ＳＯＩ基板が適用されたり、強誘電体キャパシタを構成する強誘電体膜に蓄積可能な電荷量が少なくなったりしても、強誘電体キャパシタのチャネル抵抗変調を確実に行うことが可能となる。
【００１４】
本発明の半導体記憶素子の製造方法によれば、本発明の半導体記憶素子を容易に実現することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は本発明の一例であり、本発明は本実施形態に限定されるものではない。
＜第一実施形態＞
図１は、本発明における半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図１（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図１（ａ）におけるＢ−Ｂ線に沿った断面図である。
【００１６】
本実施形態における半導体記憶素子は、図１に示すように、絶縁性基板１上にシリコン層１ａが形成されてなるＳＯＩ基板Ｓ上に形成されており、シリコン層１ａ内に形成されたジャンクショントランジスタＴと、このジャンクショントランジスタＴのゲート領域３にプラグ６を介して接続された強誘電体キャパシタＣと、を備えている。
【００１７】
ジャンクショントランジスタＴは、Ｎ導電型不純物（Ｎ− 領域）が導入されたシリコン層１ａ内に形成された、ゲート領域３と、このゲート領域３の両側を挟んだシリコン層１ａ内に形成されたソース・ドレイン領域４と、から構成されている。
ここで、ゲート領域３は、チャネル幅Ｗ方向（図１（ａ）における上下方向）に、Ｎ導電型不純物領域（Ｎ− 領域）３ｂを挟んだ状態で並列に形成されたＰ導電型不純物領域（Ｐ＋ 領域）３ａから構成されている。また、ソース・ドレイン領域４は、Ｎ導電型不純物領域（Ｎ＋ 領域）から構成されている。
【００１８】
そして、このジャンクショントランジスタＴは、二つのゲート領域３でチャネル幅Ｗ方向に挟んで形成されたＮ導電型不純物領域（Ｎ− 領域）３ｂにチャネル領域が形成され、ソース・ドレイン領域４間に電流が流れるようになっている。
強誘電体キャパシタＣは、シリコン層１ａの上面全体に形成された第一の層間絶縁層５のうち、ジャンクショントランジスタＴのゲート領域３直上に形成されており、第一の層間絶縁層５上に下部電極７Ａと、強誘電体膜７Ｂと、上部電極７Ｃとが順次積層された構成を有している。また、第一の層間絶縁層５に開口された第一のコンタクトホールＨ１内のプラグ６を介して、強誘電体キャパシタＣの下部電極７ＡとジャンクショントランジスタＴのゲート領域３とが接続されるようになっている。
【００１９】
そして、強誘電体キャパシタＣが形成された第一の層間絶縁層５の全上面には、第二の層間絶縁層８と、配線層９とが順次積層されており、第二の層間絶縁層８に開口されたビアホールＶ内のプラグ６を介して、配線層９と強誘電体キャパシタＣの上部電極７Ｃとを接続するようになっているとともに、第二の層間絶縁層８及び第一の層間絶縁層５に開口された第二のコンタクトホールＨ２内のプラグ６を介して、配線層９とソース・ドレイン領域４とを接続するようになっている。
【００２０】
次に、本実施形態における半導体記憶素子の一製造工程について説明する。
図２は、本発明の半導体記憶素子の一製造工程を示す断面図である。
まず、例えば、シリコン酸化膜などからなる絶縁性基板１上に、シリコン層１ａが形成されたＳＯＩ基板Ｓを用意する。そして、このＳＯＩ基板Ｓ上に、素子領域形成予定部位は覆い、素子分離領域形成予定部位は露出するようなマスク（図示せず）を形成した状態で、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン酸化膜などからなる素子分離酸化膜Ｉを形成する。
【００２１】
次いで、図２（ａ）に示すように、ＳＯＩ基板Ｓを構成するシリコン層１ａの素子領域形成予定部位に、公知のイオン注入法を用いて、リンイオンなどのＮ導電型不純物イオンを導入する。ここで、素子領域形成予定部位となるシリコン層１ａ内に、Ｎ導電型不純物領域（Ｎ− 領域）３ｂを形成する。
次いで、ＳＯＩ基板Ｓを構成するシリコン層１ａ上に、ソース・ドレイン領域形成予定部位は露出し、それ以外は覆うようなマスク（図示せず）を形成した状態で、公知のイオン注入法を用いて、リンイオンなどのＮ導電型不純物イオンを導入する。ここで、図２では図示されていないが、シリコン基板１の素子領域形成予定部位内に、Ｎ導電型不純物領域（Ｎ＋ 領域）からなるソース・ドレイン領域４を形成する。
【００２２】
次いで、ＳＯＩ基板Ｓを構成するシリコン層１ａ上に、ゲート領域形成予定部位は露出し、それ以外は覆うようなマスク（図示せず）を形成した状態で、公知のイオン注入法を用いて、ボロンイオンなどのＰ導電型不純物イオンを導入する。ここで、図１（ａ）に示すように、素子領域形成予定部位となるシリコン層１ａ内に、Ｐ導電型不純物領域（Ｐ＋ 層）３ａからなる二つのゲート領域３と、この二つのＰ導電型不純物領域（Ｐ＋ 層）３ａでチャネル幅Ｗ方向に挟まれたＮ導電型不純物領域（Ｎ− 層）３ｂのチャネル長Ｌ方向両端に形成されたＮ導電型不純物領域（Ｎ＋ 領域）からなるソース・ドレイン領域４と、を備えたジャンクショントランジスタＴを形成する。
【００２３】
次いで、図２（ｂ）に示すように、ゲート領域３及びソース・ドレイン領域４が形成された後のシリコン層１ａの上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を形成する。
次いで、この第一の層間絶縁層５に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ゲート領域３を構成するＰ導電型不純物領域３ａにそれぞれ接続される第一のコンタクトホールＨ１を開口する。
【００２４】
次いで、図２（ｃ）に示すように、第一の層間絶縁層５に開口した第一のコンタクトホールＨ１内に、例えばタングステンなどの導電型材料を選択的に成長させることで、プラグ６を形成する。
次いで、ジャンクショントランジスタＴのゲート領域３に接続されるプラグ６が形成された後の第一の層間絶縁層５の全上面に、公知のスパッタ法を用いて、下部電極７Ａとなる白金などの金属膜と、強誘電体膜７ＢとなるＰＺＴなどの強誘電体と、上部電極７Ｃとなる白金などの金属膜と、を順次成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ジャンクショントランジスタＴのゲート領域３の直上となる第一の層間絶縁層５上に、所望の強誘電体キャパシタＣを形成する。
【００２５】
次いで、図２（ｄ）に示すように、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５の全上面に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を形成する。
次いで、第二の層間絶縁層８の上面全体に、公知のＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化処理を施す。
【００２６】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８のうち、強誘電体キャパシタＣの上部電極７Ｃに接続されるビアホールＶを形成する。
次いで、同様に、図２では図示されていないが、第二の層間絶縁層８のうち、ジャンクショントランジスタＴのソース・ドレイン領域４にそれぞれ接続される第二のコンタクトホールＨ２を形成する。
【００２７】
次いで、図２（ｅ）に示すように、第二の層間絶縁層８に開口したビアホールＶ及び第二のコンタクトホールＨ２内に、例えばタングステンなどの導電型材料を選択的に成長させることで、プラグ６を形成する。
なお、第二の層間絶縁層８にビアホールＶと第二のコンタクトホールＨ２を形成する工程は、どちらの工程を先に行うようにしても構わない。
【００２８】
次いで、ジャンクショントランジスタＴのソース・ドレイン領域４及び強誘電体キャパシタＣの上部電極７Ｃにそれぞれ接続されるプラグ６が形成された後の第二の層間絶縁層５の全上面に、公知のスパッタ法を用いて、アルミニウムを主とする合金などからなる配線層９用の金属膜を成膜する。そして、図１（ｂ）、（ｃ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８の上面に、ジャンクショントランジスタＴ及び強誘電体キャパシタＣと接続される所望の配線層９を形成する。
【００２９】
そして、本実施形態における半導体記憶素子は、ジャンクショントランジスタＴのゲート領域３が強誘電体キャパシタＣを介してワード線と接続され、同様にソース領域４はグランド線と、ドレイン領域４はビット線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体記憶素子を完成させる。
次に、本実施形態における半導体記憶素子の不揮発性メモリとしての一動作例について説明する。
【００３０】
まず、データ「１」を書き込む場合には、ソース・ドレイン領域４の両方に、例えば−３Ｖの電圧を印加することで、ジャンクショントランジスタＴのゲート領域３に存在する負の電荷（電子）が第一のコンタクトホールＨ１内のプラグ６を介して、強誘電体キャパシタＣ６の強誘電体膜７Ｂに蓄積される。ここで、電源を切っても、強誘電体キャパシタＣの強誘電体膜７Ｂ内には電荷がそのままの状態で保持されるため、強誘電体キャパシタＣは、データ「１」を記録しておくことができる。
【００３１】
そして、強誘電体キャパシタＣに蓄積されたデータを読み出す場合は、ソース・ドレイン領域４間に、例えば＋３Ｖの逆バイアス電圧を印加した後、ドレイン領域には＋３Ｖの電圧を印加した状態で、ソース領域のみに０Ｖの電圧を印加する。このとき、ソース・ドレイン領域４間に流れる電流の大きさによって、強誘電体キャパシタＣに蓄積されたデータの判断を行う。ここで、ＰＮ接合部に逆バイアス電圧が印加されると、空乏層Ａがチャネル領域に向かって拡大する構成となっている。つまり、空乏層Ａが大きく拡大すると、チャネル領域が縮小され電流の流れが小さくなり、一方、空乏層Ａの拡大が小さいと、チャネル領域は縮小されないため電流の流れも大きくなる。
【００３２】
つまり、データ「１」が書き込まれた強誘電体キャパシタＣの場合には、ゲート領域３の電位が低めであるため、ソース・ドレイン領域４間に流れる電流が小さくなる。一方、データ「１」が書き込まれていない強誘電体キャパシタＣの場合には、ゲート領域３の電位が高めであるため、ソース・ドレイン領域４間に流れる電流は大きくなる。
【００３３】
なお、本実施形態における半導体記憶素子においては、一度データを読み出すと、強誘電体キャパシタＣ内のデータはゼロとなるため、読み出したデータを基に、再度データ「１」を書き込むようになっている。
このように、本発明の半導体記憶素子によれば、ジャンクショントランジスタＴのゲート領域３を構成するＰ型導電型不純物領域（Ｐ＋ 層）３ａが、チャネル幅Ｗ方向でＮ型導電型不純物領域（Ｎ− 層）３ｂを挟むように並列して形成されていることによって、ゲート領域３及びソース・ドレイン領域４間のチャネル領域に形成される空乏層Ａの面積をシリコン層１ａの膜厚に垂直な方向に変化させることで、チャネル領域のコンダクタンスを制御することができるようになる。このため、近年の半導体記憶素子の高集積化及び微細化に伴い、ＳＯＩ基板が適用されたり、強誘電体キャパシタＣを構成する強誘電体膜７Ｂに蓄積可能な電荷量が少なくなったりしても、強誘電体キャパシタＣのチャネル抵抗変調を確実に行うことが可能となる。
＜第二実施形態＞
図３は、本発明の半導体記憶素子の他の構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図３（ａ）におけるＡ−Ａ線に沿った断面図である。
【００３４】
本実施形態における半導体記憶素子は、図３に示すように、第一実施形態で説明した半導体記憶素子において、ジャンクショントランジスタＴのゲート領域３を構成するＰ導電型不純物領域（Ｐ＋ 領域）３ａと、一つのＮ導電型不純物領域（Ｎ− 領域）３ｂとを、チャネル幅Ｗ方向（図３における上下方向）に並列に形成するようにしたものである。
【００３５】
本実施形態における半導体記憶素子によれば、ゲート領域３を構成するＰ導電型不純物領域（Ｐ＋ 領域）３ａと、一つのＮ導電型不純物領域（Ｎ− 領域）３ｂとをチャネル幅Ｗ方向に並列に形成したことによって、第一実施形態と同様の効果が得られるとともに、第一実施形態で説明した半導体記憶素子よりも小型化を実現することが可能となる。
【００３６】
なお、第一及び第二実施形態で説明した半導体記憶素子においては、ゲート領域３を、Ｎ導電型不純物領域（Ｎ− 領域）３ｂが隣接されたＰ導電型不純物領域（Ｐ＋ 領域）３ａで構成し、且つ、ソース・ドレイン領域４をＮ導電型不純物領域で構成することで、チャネル領域を負の電荷（電子）が通過するようにしたが、チャネル領域を正の電荷（正孔）が通過するようにしてもかまわない。この場合、上述したゲート電極３をＰ導電型不純物領域３ａが隣接されたＮ導電型不純物領域３ｂで構成し、且つ、ソース・ドレイン領域４をＰ導電型不純物領域で構成する必要がある。
【図面の簡単な説明】
【図１】本発明における半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図１（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図１（ａ）におけるＢ−Ｂ線に沿った断面図である。
【図２】本発明における半導体記憶素子の一製造工程を示す断面図である。
【図３】本発明における半導体記憶素子の他の構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図３（ａ）におけるＡ−Ａ線に沿った断面図である。
【図４】従来の半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図４（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図４（ａ）におけるＢ−Ｂ線に沿った断面図である。
【符号の説明】１、１０…シリコン基板。１ａ、１０ａ…シリコン層。３、３０…ゲート領域。４、４０…ソース・ドレイン領域。５、５０…第一の層間絶縁層。６、６０…プラグ。７Ａ、７０Ａ…下部電極。７Ｂ、７０Ｂ…強誘電体膜。７Ｃ、７０Ｃ…上部電極。８、８０…第二の層間絶縁層。９、９０…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ジャンクショントランジスタ。
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体記憶素子及びその製造方法に関し、特に、強誘電体キャパシタのメモリ動作を接合型電解効果トランジスタ（ＪＦＥＴ）のチャネル抵抗変調を利用して効率よく行うために有効な技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを備えた半導体記憶素子として、半導体基板上に形成された接合型電界効果トランジスタ（ジャンクショントランジスタ）と、このジャンクショントランジスタのゲート領域と接続して形成された強誘電体キャパシタと、を備えた１Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）型不揮発性メモリセルが知られている（例えば、特許文献１参照）。
【０００３】
図４は、従来の半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図４（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図４（ａ）におけるＢ−Ｂ線に沿った断面図である。
図４に示すように、ジャンクショントランジスタＴは、Ｐ導電型不純物（Ｐ− 領域）が導入されたＰ型シリコン基板１０上に、Ｎ導電型不純物（Ｎ− 領域）が導入されたＮ型シリコン層１０ａが形成されており、このＮ型シリコン層１０ａ内に、Ｐ導電型不純物領域（Ｐ＋ 層）からなるゲート領域３０と、このゲート領域３０を挟んだ両側に、Ｎ導電型不純物領域（Ｎ＋ 層）からなるソース・ドレイン領域４０とが形成されている。
【０００４】
強誘電体キャパシタＣは、ジャンクショントランジスタＴのゲート領域３０上方にプラグ６０を介して形成されており、このプラグ６０の上面に下部電極７０Ａと、強誘電体膜７０Ｂと、上部電極７０Ｃとが順次積層された構成を有している。
そして、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５０の上面全体に積層された第二の層間絶縁層８０上には配線層９０が形成されており、この配線層９０は、第一の層間絶縁層５０及び第二の層間絶縁層８０に形成されたプラグ６０を介してジャンクショントランジスタＴのソース・ドレイン領域４０に接続されているとともに、第二の層間絶縁層８０に形成されたプラグ６０を介して強誘電体キャパシタＣの上部電極７０Ｃに接続されている。
【０００５】
このような構成を有する従来の半導体記憶素子は、強誘電体キャパシタＣの強誘電体膜７０Ｂに蓄積された電荷により、ジャンクショントランジスタＴのゲート領域３０近傍に形成される空乏層Ａの面積をＮ型シリコン層１０ａの膜厚方向（図４（ｃ）における上下方向）に変化させることで、チャネル領域のコンダクタンスを制御し、強誘電体キャパシタＣのメモリ動作を行うようになっている。
【０００６】
【特許文献１】
特開平１０−２９４３８９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に記載の半導体記憶素子においては、ゲート領域３０及びソース・ドレイン領域４０間のＰＮ接合部がチャネル幅Ｗ（図４（ａ）における上下方向）と略同一寸法に形成されるようになっている。このため、近年の半導体記憶素子の高集積化及び微細化に伴い、強誘電体キャパシタＣの強誘電体膜７０Ｂに蓄積可能な電荷量が減少すると、チャネル抵抗変調が減少し、強誘電体キャパシタＣのメモリ動作が困難になってしまうおそれがあった。
【０００８】
また、近年の半導体記憶素子の高集積化及び微細化に伴い、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が適用されると、シリコン層１０ａが薄く、ゲート領域３０を構成するＰ導電型不純物領域がシリコン層１０ａ直下の絶縁層に届いてしまうため、空乏層Ａが形成できず、チャネル抵抗変調を行うことができないという不具合があった。
【０００９】
そこで、本発明は、上記事情に鑑みてなされてたものであり、半導体記憶素子の高集積化及び微細化が進んでも、強誘電体キャパシタのメモリ動作を確実に行うことができる半導体記憶素子及びその製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
このような課題を解決するために、本発明の半導体記憶素子は、ＳＯＩ基板を構成する半導体層に、第一の導電型不純物領域と第二の導電型不純物領域とが並列して形成され、前記第一の導電型不純物領域は、強誘電体キャパシタの一方の電極と接続されているとともに、前記第二の導電型不純物領域は、ソース領域及びドレイン領域間を接続するチャネル領域が形成されていることを特徴とするものである。
【００１１】
ここで、本発明の半導体記憶素子において、前記第二の導電型不純物領域は、前記第一の導電型不純物領域に挟まれた状態で前記半導体層に並列して形成されているようにしてもよい。
本発明の半導体記憶素子の製造方法は、ＳＯＩ基板を用意する工程と、前記ＳＯＩ基板を構成する半導体層に、第一の導電型不純物領域と第二の導電型不純物領域とを並列して形成する工程と、前記第一の導電型不純物領域及び前記第二の導電型不純物領域が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層に、前記第一の導電型不純物領域に接続されるコンタクトホールを形成する工程と、前記コンタクトホールに導電性材料を充填した後、前記第一の導電型不純物領域上方の前記第一の層間絶縁層上に、強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層に、前記強誘電体キャパシタに接続されるビアホールを形成する工程と、前記ビアホールに導電性材料を充填した後、前記第二の層間絶縁層上に、配線層を形成する工程と、を備えたことを特徴とするものである。
【００１２】
なお、本発明の半導体記憶素子の製造方法において、コンタクトホールに充填される導電性材料は、その上面に形成される強誘電体キャパシタの下部電極と同一材料であってもよいし、異なる材料であってもよい。同様に、ビアホールに充填される導電性材料は、その上面に形成される配線層と同一材料であってもよいし、異なる材料であってもよい。
【００１３】
ここで、本発明の半導体記憶素子の製造方法において、前記第二の導電型不純物領域は、前記第一の導電型不純物領域で挟まれるように、前記半導体層に並列に形成するようにしてもよい。
このように、本発明の半導体記憶素子によれば、ＳＯＩ基板を構成する半導体層に、強誘電体キャパシタの一方の電極と接続された第一の導電型不純物領域と、ソース領域及びドレイン領域間を接続するチャネル領域が形成された第二の導電型不純物領域とを並列に形成するようにしたことによって、第一の導電型不純物領域と第二の導電型不純物領域との間に形成される空乏層の面積を半導体層の膜厚に垂直な方向に変化させることで、チャネル領域のコンダクタンスを制御することができるようになる。このため、近年の半導体記憶素子の高集積化及び微細化に伴い、ＳＯＩ基板が適用されたり、強誘電体キャパシタを構成する強誘電体膜に蓄積可能な電荷量が少なくなったりしても、強誘電体キャパシタのチャネル抵抗変調を確実に行うことが可能となる。
【００１４】
本発明の半導体記憶素子の製造方法によれば、本発明の半導体記憶素子を容易に実現することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は本発明の一例であり、本発明は本実施形態に限定されるものではない。
＜第一実施形態＞
図１は、本発明における半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図１（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図１（ａ）におけるＢ−Ｂ線に沿った断面図である。
【００１６】
本実施形態における半導体記憶素子は、図１に示すように、絶縁性基板１上にシリコン層１ａが形成されてなるＳＯＩ基板Ｓ上に形成されており、シリコン層１ａ内に形成されたジャンクショントランジスタＴと、このジャンクショントランジスタＴのゲート領域３にプラグ６を介して接続された強誘電体キャパシタＣと、を備えている。
【００１７】
ジャンクショントランジスタＴは、Ｎ導電型不純物（Ｎ− 領域）が導入されたシリコン層１ａ内に形成された、ゲート領域３と、このゲート領域３の両側を挟んだシリコン層１ａ内に形成されたソース・ドレイン領域４と、から構成されている。
ここで、ゲート領域３は、チャネル幅Ｗ方向（図１（ａ）における上下方向）に、Ｎ導電型不純物領域（Ｎ− 領域）３ｂを挟んだ状態で並列に形成されたＰ導電型不純物領域（Ｐ＋ 領域）３ａから構成されている。また、ソース・ドレイン領域４は、Ｎ導電型不純物領域（Ｎ＋ 領域）から構成されている。
【００１８】
そして、このジャンクショントランジスタＴは、二つのゲート領域３でチャネル幅Ｗ方向に挟んで形成されたＮ導電型不純物領域（Ｎ− 領域）３ｂにチャネル領域が形成され、ソース・ドレイン領域４間に電流が流れるようになっている。
強誘電体キャパシタＣは、シリコン層１ａの上面全体に形成された第一の層間絶縁層５のうち、ジャンクショントランジスタＴのゲート領域３直上に形成されており、第一の層間絶縁層５上に下部電極７Ａと、強誘電体膜７Ｂと、上部電極７Ｃとが順次積層された構成を有している。また、第一の層間絶縁層５に開口された第一のコンタクトホールＨ１内のプラグ６を介して、強誘電体キャパシタＣの下部電極７ＡとジャンクショントランジスタＴのゲート領域３とが接続されるようになっている。
【００１９】
そして、強誘電体キャパシタＣが形成された第一の層間絶縁層５の全上面には、第二の層間絶縁層８と、配線層９とが順次積層されており、第二の層間絶縁層８に開口されたビアホールＶ内のプラグ６を介して、配線層９と強誘電体キャパシタＣの上部電極７Ｃとを接続するようになっているとともに、第二の層間絶縁層８及び第一の層間絶縁層５に開口された第二のコンタクトホールＨ２内のプラグ６を介して、配線層９とソース・ドレイン領域４とを接続するようになっている。
【００２０】
次に、本実施形態における半導体記憶素子の一製造工程について説明する。
図２は、本発明の半導体記憶素子の一製造工程を示す断面図である。
まず、例えば、シリコン酸化膜などからなる絶縁性基板１上に、シリコン層１ａが形成されたＳＯＩ基板Ｓを用意する。そして、このＳＯＩ基板Ｓ上に、素子領域形成予定部位は覆い、素子分離領域形成予定部位は露出するようなマスク（図示せず）を形成した状態で、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン酸化膜などからなる素子分離酸化膜Ｉを形成する。
【００２１】
次いで、図２（ａ）に示すように、ＳＯＩ基板Ｓを構成するシリコン層１ａの素子領域形成予定部位に、公知のイオン注入法を用いて、リンイオンなどのＮ導電型不純物イオンを導入する。ここで、素子領域形成予定部位となるシリコン層１ａ内に、Ｎ導電型不純物領域（Ｎ− 領域）３ｂを形成する。
次いで、ＳＯＩ基板Ｓを構成するシリコン層１ａ上に、ソース・ドレイン領域形成予定部位は露出し、それ以外は覆うようなマスク（図示せず）を形成した状態で、公知のイオン注入法を用いて、リンイオンなどのＮ導電型不純物イオンを導入する。ここで、図２では図示されていないが、シリコン基板１の素子領域形成予定部位内に、Ｎ導電型不純物領域（Ｎ＋ 領域）からなるソース・ドレイン領域４を形成する。
【００２２】
次いで、ＳＯＩ基板Ｓを構成するシリコン層１ａ上に、ゲート領域形成予定部位は露出し、それ以外は覆うようなマスク（図示せず）を形成した状態で、公知のイオン注入法を用いて、ボロンイオンなどのＰ導電型不純物イオンを導入する。ここで、図１（ａ）に示すように、素子領域形成予定部位となるシリコン層１ａ内に、Ｐ導電型不純物領域（Ｐ＋ 層）３ａからなる二つのゲート領域３と、この二つのＰ導電型不純物領域（Ｐ＋ 層）３ａでチャネル幅Ｗ方向に挟まれたＮ導電型不純物領域（Ｎ− 層）３ｂのチャネル長Ｌ方向両端に形成されたＮ導電型不純物領域（Ｎ＋ 領域）からなるソース・ドレイン領域４と、を備えたジャンクショントランジスタＴを形成する。
【００２３】
次いで、図２（ｂ）に示すように、ゲート領域３及びソース・ドレイン領域４が形成された後のシリコン層１ａの上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を形成する。
次いで、この第一の層間絶縁層５に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ゲート領域３を構成するＰ導電型不純物領域３ａにそれぞれ接続される第一のコンタクトホールＨ１を開口する。
【００２４】
次いで、図２（ｃ）に示すように、第一の層間絶縁層５に開口した第一のコンタクトホールＨ１内に、例えばタングステンなどの導電型材料を選択的に成長させることで、プラグ６を形成する。
次いで、ジャンクショントランジスタＴのゲート領域３に接続されるプラグ６が形成された後の第一の層間絶縁層５の全上面に、公知のスパッタ法を用いて、下部電極７Ａとなる白金などの金属膜と、強誘電体膜７ＢとなるＰＺＴなどの強誘電体と、上部電極７Ｃとなる白金などの金属膜と、を順次成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ジャンクショントランジスタＴのゲート領域３の直上となる第一の層間絶縁層５上に、所望の強誘電体キャパシタＣを形成する。
【００２５】
次いで、図２（ｄ）に示すように、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５の全上面に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を形成する。
次いで、第二の層間絶縁層８の上面全体に、公知のＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化処理を施す。
【００２６】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８のうち、強誘電体キャパシタＣの上部電極７Ｃに接続されるビアホールＶを形成する。
次いで、同様に、図２では図示されていないが、第二の層間絶縁層８のうち、ジャンクショントランジスタＴのソース・ドレイン領域４にそれぞれ接続される第二のコンタクトホールＨ２を形成する。
【００２７】
次いで、図２（ｅ）に示すように、第二の層間絶縁層８に開口したビアホールＶ及び第二のコンタクトホールＨ２内に、例えばタングステンなどの導電型材料を選択的に成長させることで、プラグ６を形成する。
なお、第二の層間絶縁層８にビアホールＶと第二のコンタクトホールＨ２を形成する工程は、どちらの工程を先に行うようにしても構わない。
【００２８】
次いで、ジャンクショントランジスタＴのソース・ドレイン領域４及び強誘電体キャパシタＣの上部電極７Ｃにそれぞれ接続されるプラグ６が形成された後の第二の層間絶縁層５の全上面に、公知のスパッタ法を用いて、アルミニウムを主とする合金などからなる配線層９用の金属膜を成膜する。そして、図１（ｂ）、（ｃ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８の上面に、ジャンクショントランジスタＴ及び強誘電体キャパシタＣと接続される所望の配線層９を形成する。
【００２９】
そして、本実施形態における半導体記憶素子は、ジャンクショントランジスタＴのゲート領域３が強誘電体キャパシタＣを介してワード線と接続され、同様にソース領域４はグランド線と、ドレイン領域４はビット線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体記憶素子を完成させる。
次に、本実施形態における半導体記憶素子の不揮発性メモリとしての一動作例について説明する。
【００３０】
まず、データ「１」を書き込む場合には、ソース・ドレイン領域４の両方に、例えば−３Ｖの電圧を印加することで、ジャンクショントランジスタＴのゲート領域３に存在する負の電荷（電子）が第一のコンタクトホールＨ１内のプラグ６を介して、強誘電体キャパシタＣ６の強誘電体膜７Ｂに蓄積される。ここで、電源を切っても、強誘電体キャパシタＣの強誘電体膜７Ｂ内には電荷がそのままの状態で保持されるため、強誘電体キャパシタＣは、データ「１」を記録しておくことができる。
【００３１】
そして、強誘電体キャパシタＣに蓄積されたデータを読み出す場合は、ソース・ドレイン領域４間に、例えば＋３Ｖの逆バイアス電圧を印加した後、ドレイン領域には＋３Ｖの電圧を印加した状態で、ソース領域のみに０Ｖの電圧を印加する。このとき、ソース・ドレイン領域４間に流れる電流の大きさによって、強誘電体キャパシタＣに蓄積されたデータの判断を行う。ここで、ＰＮ接合部に逆バイアス電圧が印加されると、空乏層Ａがチャネル領域に向かって拡大する構成となっている。つまり、空乏層Ａが大きく拡大すると、チャネル領域が縮小され電流の流れが小さくなり、一方、空乏層Ａの拡大が小さいと、チャネル領域は縮小されないため電流の流れも大きくなる。
【００３２】
つまり、データ「１」が書き込まれた強誘電体キャパシタＣの場合には、ゲート領域３の電位が低めであるため、ソース・ドレイン領域４間に流れる電流が小さくなる。一方、データ「１」が書き込まれていない強誘電体キャパシタＣの場合には、ゲート領域３の電位が高めであるため、ソース・ドレイン領域４間に流れる電流は大きくなる。
【００３３】
なお、本実施形態における半導体記憶素子においては、一度データを読み出すと、強誘電体キャパシタＣ内のデータはゼロとなるため、読み出したデータを基に、再度データ「１」を書き込むようになっている。
このように、本発明の半導体記憶素子によれば、ジャンクショントランジスタＴのゲート領域３を構成するＰ型導電型不純物領域（Ｐ＋ 層）３ａが、チャネル幅Ｗ方向でＮ型導電型不純物領域（Ｎ− 層）３ｂを挟むように並列して形成されていることによって、ゲート領域３及びソース・ドレイン領域４間のチャネル領域に形成される空乏層Ａの面積をシリコン層１ａの膜厚に垂直な方向に変化させることで、チャネル領域のコンダクタンスを制御することができるようになる。このため、近年の半導体記憶素子の高集積化及び微細化に伴い、ＳＯＩ基板が適用されたり、強誘電体キャパシタＣを構成する強誘電体膜７Ｂに蓄積可能な電荷量が少なくなったりしても、強誘電体キャパシタＣのチャネル抵抗変調を確実に行うことが可能となる。
＜第二実施形態＞
図３は、本発明の半導体記憶素子の他の構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図３（ａ）におけるＡ−Ａ線に沿った断面図である。
【００３４】
本実施形態における半導体記憶素子は、図３に示すように、第一実施形態で説明した半導体記憶素子において、ジャンクショントランジスタＴのゲート領域３を構成するＰ導電型不純物領域（Ｐ＋ 領域）３ａと、一つのＮ導電型不純物領域（Ｎ− 領域）３ｂとを、チャネル幅Ｗ方向（図３における上下方向）に並列に形成するようにしたものである。
【００３５】
本実施形態における半導体記憶素子によれば、ゲート領域３を構成するＰ導電型不純物領域（Ｐ＋ 領域）３ａと、一つのＮ導電型不純物領域（Ｎ− 領域）３ｂとをチャネル幅Ｗ方向に並列に形成したことによって、第一実施形態と同様の効果が得られるとともに、第一実施形態で説明した半導体記憶素子よりも小型化を実現することが可能となる。
【００３６】
なお、第一及び第二実施形態で説明した半導体記憶素子においては、ゲート領域３を、Ｎ導電型不純物領域（Ｎ− 領域）３ｂが隣接されたＰ導電型不純物領域（Ｐ＋ 領域）３ａで構成し、且つ、ソース・ドレイン領域４をＮ導電型不純物領域で構成することで、チャネル領域を負の電荷（電子）が通過するようにしたが、チャネル領域を正の電荷（正孔）が通過するようにしてもかまわない。この場合、上述したゲート電極３をＰ導電型不純物領域３ａが隣接されたＮ導電型不純物領域３ｂで構成し、且つ、ソース・ドレイン領域４をＰ導電型不純物領域で構成する必要がある。
【図面の簡単な説明】
【図１】本発明における半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図１（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図１（ａ）におけるＢ−Ｂ線に沿った断面図である。
【図２】本発明における半導体記憶素子の一製造工程を示す断面図である。
【図３】本発明における半導体記憶素子の他の構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図３（ａ）におけるＡ−Ａ線に沿った断面図である。
【図４】従来の半導体記憶素子の一構成例を示し、（ａ）はジャンクショントランジスタの構成を説明する平面図、（ｂ）は図４（ａ）におけるＡ−Ａ線に沿った断面図、（ｃ）は図４（ａ）におけるＢ−Ｂ線に沿った断面図である。
【符号の説明】１、１０…シリコン基板。１ａ、１０ａ…シリコン層。３、３０…ゲート領域。４、４０…ソース・ドレイン領域。５、５０…第一の層間絶縁層。６、６０…プラグ。７Ａ、７０Ａ…下部電極。７Ｂ、７０Ｂ…強誘電体膜。７Ｃ、７０Ｃ…上部電極。８、８０…第二の層間絶縁層。９、９０…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ジャンクショントランジスタ。
Claims (4)
- ＳＯＩ基板を構成する半導体層に、第一の導電型不純物領域と第二の導電型不純物領域とが並列して形成され、
前記第一の導電型不純物領域は、強誘電体キャパシタの一方の電極と接続されているとともに、
前記第二の導電型不純物領域は、ソース領域及びドレイン領域間を接続するチャネル領域が形成されていることを特徴とする半導体記憶素子。 - 前記第二の導電型不純物領域は、前記第一の導電型不純物領域に挟まれた状態で前記半導体層に並列して形成されていることを特徴とする請求項１に記載の半導体記憶素子。
- ＳＯＩ基板を用意する工程と、
前記ＳＯＩ基板を構成する半導体層に、第一の導電型不純物領域と第二の導電型不純物領域とを並列して形成する工程と、
前記第一の導電型不純物領域及び前記第二の導電型不純物領域が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、
前記第一の層間絶縁層に、前記第一の導電型不純物領域に接続されるコンタクトホールを形成する工程と、
前記コンタクトホールに導電性材料を充填した後、前記第一の導電型不純物領域上方の前記第一の層間絶縁層上に、強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタが形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、
前記第二の層間絶縁層に、前記強誘電体キャパシタに接続されるビアホールを形成する工程と、
前記ビアホールに導電性材料を充填した後、前記第二の層間絶縁層上に、配線層を形成する工程と、
を備えたことを特徴とする半導体記憶素子の製造方法。 - 前記第二の導電型不純物領域は、前記第一の導電型不純物領域で挟まれるように、前記半導体層に並列に形成することを特徴とする請求項３に記載の半導体記憶素子の製造方法。
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