TW201405705A - 用以形成層間連接件於三維堆疊積體電路裝置中的方法 - Google Patents

用以形成層間連接件於三維堆疊積體電路裝置中的方法 Download PDF

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Abstract

一種方法，用以使用於一積體電路裝置，包括一由數個介電/導電層形成之堆疊，以形成數個層間連接件。層間連接件自裝置之一表面延伸至導電層。數個接觸開口建立而貫穿一介電層至一第一導電層。N個蝕刻遮罩具有分隔之數個開放蝕刻區及位於他處的數個遮罩區，2N-1係小於W且2N係大於或等於W。層所形成之堆疊係以僅貫穿W-1個接觸開口而建立數個延伸接觸開口，延伸接觸開口延伸至W-1個導電層；利用各蝕刻遮罩來透過至少半數之接觸開口而蝕刻2n-1個導電層，n=1、2…N。接觸開口係以蝕刻遮罩的不同組合之開放蝕刻區來進行蝕刻。層間連接件形成於接觸開口內。

Description

用以形成層間連接件於三維堆疊積體電路裝置中的方法
本發明是有關於一種高密度積體電路裝置，且特別是有關於一種用於多層之三維堆疊裝置的互連結構。
於製造高密度記憶裝置中，積體電路上之每個單位面積之資料總量可為一個關鍵要素。因此，當記憶裝置之關鍵尺寸接近微影技術的限制時，為了讓每個位元達到較大之儲存密度與較低之成本，用於堆疊記憶胞之多個層的技術係提出。
舉例來說，在賴(Lai)等人於西元2006年12月11-13日之IEEE之國際電子元件會議(Int’l Electron Devices Meeting)中發表的「A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory」中與在鍾(Jung)等人於西元2006年12月11-13日之IEEE之國際電子元件會議中發表的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」中，薄膜電晶體技術係應用電荷捕捉記憶體。
另外，於強森(Johnson)等人於西元2003年11月之IEEE固態電路期刊第38卷第11號發表之「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」中，交叉點陣列技術係應用於反熔絲記憶體。亦可見克里夫斯(Cleeves)之美國專利第7,081,377號，標題為「Three-Dimensional Memory」。
另一提供垂直NAND晶胞於電荷捕捉記憶體技術中之結構係說明於金(Kim)等人在西元2008年6月17-19日在2008 VLSI科技會議之技術論文(Symposium on VLSI Technology Digest of Technical Papers)第122-123頁所發表之「Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」。
於三維堆疊記憶裝置中，導電互連件用以耦接下層之記憶胞於貫穿上層之解碼電路與類似之元件。完成互連關係的花費係隨著所需的微影步驟之數目增加。一個減少微影步驟之方法係說明於田中(Tanaka)等人在西元2007年6月12-14日在2007 VLSI科技會議之技術論文第14-15頁所發表之「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」。
然而，傳統三維堆疊記憶裝置之其中一個缺點為一個分離的遮罩一般係用於各個接觸層。因此，如果例如有20個接觸層，則通常需要20個不同的遮罩，且各接觸層需要為其建立遮罩及蝕刻步驟。
根據本發明之一些例子，僅需要N個遮罩來提供通道至2N個導電層。根據部分之例子，2n-1個導電層係就各遮罩順序數字n進行蝕刻。於部分例子中，蝕刻遮罩具有分開之開放蝕刻區且遮蓋介電層之其他部分，開放蝕刻區僅位於選擇的接觸開口上。
一方法之一第一例子係形成數個層間連接件，此些層間連接件自裝置之一表面延伸至導電層，此方法用以使用於一積體電路裝置，包括一由數個介電/導電層形成之堆疊。此方法係以下述方式執行。分隔之數個接觸開口建立於積體電路裝置之一接觸區域內，而貫穿一介電層並以一介電層材料分隔各接觸開口，接觸開口位於一導電層上，用於W個導電層之各者。建立此些接觸開口亦包括向下建立一第一接觸開口至一第一導電層。利用一組N個蝕刻遮罩，2N-1係小於W(全部導電層之數目)且2N係大於或等於W，蝕刻遮罩具有分隔之數個開放蝕刻區與數個位於其餘地方的遮罩區，此些開放蝕刻區對應於選擇之接觸開口。利用N個蝕刻遮罩來蝕刻由介電/導電層形成之堆疊，以僅貫穿W-1個接觸開口而建立數個延伸接觸開口，此些延伸接觸開口延伸至W-1個導電層。在蝕刻步驟中，利用各蝕刻遮罩來透過至少半數之接觸開口而蝕刻2n-1個導電層，n=1、2…N。蝕刻步驟係執行，使得接觸開口係以蝕刻遮罩的不同組合之開放蝕刻區來進行蝕刻。形成層間連接件於第一接觸開口內及延伸接觸開口內，以電性連接於各導電層。
此方法之例子可能包括一或多個下述的內容。N個蝕刻遮罩可配置，使得圍繞在接觸開口周圍的介電材料實質上不會在蝕刻步驟中受影響。接觸開口可被蝕刻，使得至少部分之層間連接件終結於數個導電層，此些導電層位在至少與相鄰層間連接件所終結之導電層距離至少兩個階層的位置。層間連接件可具有由數個尺寸所形成之範圍，從較大深度至平均深度至較淺深度，具有較大深度之第一層間連接件相鄰於具有較淺深度之第二層間連接件，且具有平均深度之第三及第四層間連接件彼此相鄰。
積體電路裝置之一例子包括由交替之數個介電層與數個導電層之堆疊，此些導電層包括一上導電層與一下導電層。一上層位於上導電層上，上層具有一上表面。數個層間連接件至上層之上表面延伸至導電層之各者，以電性接觸。層間連接件彼此分隔一平均之間隔。層間連接件具有由數個深度所形成之一範圍，此些深度從數個較大深度至數個平均深度至數個較淺深度。具有較大深度之一第一層間連接件相鄰於具有較淺深度之一第二層間連接件。具有概括之平均深度的第三層間連接件與第四層間連接件係彼此相鄰。
此積體電路裝置之例子可能包括一或多個下述的內容。在此些層間連接件中，第一層間連接件具有最大深度，且第二層間連接件具有最淺深度。位於相鄰之層間連接件之間的間隔係為一實質固定間隔。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
第1圖繪示積體電路裝置10之一例子的簡易剖面圖，積體電路裝置10包括記憶胞區12、垂直接觸區14、陣列/周邊邊界區16及周邊CMOS裝置區18。本發明將著重於垂直接觸區14。裝置10繪示具有可使用本發明之積體電路裝置之一種形式的例子；其他裝置亦可行。
請亦參照第2圖，垂直接觸區14包括位於介電基板26上之交替配置的數個介電層22及數個導電層24。於此例子中，有8對的介電層22及導電層24，以介電層22.0至22.7標註，且以導電層24.0至24.7標註。介電層22可為氧化物、氮化物、氮氧化合物、矽酸鹽(silicate)或其他成分。具有介電常數小於二氧化矽之介電常數的低介電常數材料係較佳的，例如是SiCHOX。具有介電常數大於二氧化矽之介電常數的高介電常數(high-k)材料亦可包括，例如是HfOx、HfON、AlOx、RuOx、TiOx。導電層24可為導電半導體，包括重摻雜多晶矽(利用摻雜物例如是As、P、B)、矽化物、氧化物半導體、及半導體與矽化物之組合，矽化物包括TiSi、CoSi、氧化物半導體包括InZnO與InGaZnO。導電層24亦可為金屬、導電複合物、或包括Al、Cu、W、Ti、Co、Ni、TiN、TaN、TaAlN與其他物質之材料組合。
蝕刻停止層28係位於導電層與介電層堆疊20上，介電層間30位於層28上。介電層間30可以SiO2、PSG、BPSG或其組合製成，且作為非處理(non-disposal)硬遮罩，此將透過下方的討論而更為清楚。蝕刻停止層28係因如下文所討論的用於一同步蝕刻功能(etching-synchronizing function)之能力挑選，且當硬遮罩30為SiN時，蝕刻停止層28不可為SiN。
第2-5圖繪示用以於垂直接觸區14建立數個接觸開口32與延伸接觸開口34之步驟，數個接觸開口32係在圖式中的位置0-7，且延伸接觸開口34見於第3-7圖。第2圖中所示之垂直接觸區14係與第1圖中所示之狀態相同。此外，第2圖繪示具有數個開放蝕刻區38與數個封閉遮罩區40之接觸開口光罩36。藉由利用接觸開口光罩36，接觸開口32係蝕刻貫穿硬遮罩30、蝕刻停止層28與第一介電層22.0，且停止於第一導電層24.0。於此例子中，有八個用以建立八個接觸開口32的開放蝕刻區38，一個接觸開口32用於八個中之各個導電層24。導電層24之數目係可以W表示。利用接觸開口光罩36之蝕刻有時以接觸開口蝕刻(CO(contact opening) base etching)表示，利用接觸開口光罩36之蝕刻可在氮化矽/多晶矽/氧化矽層上以例如是使用蝕刻化學物之反應性離子蝕刻(reactive ion etching)執行，且停止於導電層24.0之頂部上。蝕刻化學物例如是包括CF4/C5F8/CH2F2/O2/Ar。其他步驟亦可用以建立接觸開口32。接觸開口32之建立係提供數個開口之圖案給後續的蝕刻步驟。
簡單起見，於第2-5圖中，開放蝕刻區38係以數個形成在遮罩36中的簡單開口繪示。實際上，非線性光學可能需要在光罩中形成複雜的圖案，以在硬遮罩30的上表面48上建立出所需的影像。因此，開放蝕刻區38的尺寸和形狀可能不會對應於圖像41的尺寸和形狀，請參見笫2A圖。圖像41係在一組接觸開口32形成在圖像41的位置前導引到硬遮罩30的上表面48上。於笫2A圖的例子中，導引到上表面48的圖像41基本上為正方形，且以排列成一圖案，以在完成之數個接觸開口32間提供較好的分隔。其他圖案的圖像41亦可使用。藉由第2A圖的例子所提供的分隔之加強也對在光罩上設置開放蝕刻區38和其他特徵有幫助，例如是散射條(scattering bar)。
開放蝕刻區38及接觸開口32在本申請中剩餘的圖式內以排列成直線的方式繪示，以易於說明。投射到上表面48的圖像41一般將較後續利用第一、第二及第三光罩42、44及46所投射的圖像大一些。此提供可發生於後續的投影及蝕刻步驟期間之些微的未對準，以有助於避免侵蝕接觸開口周圍的介電材料。圖像41可為正方形以外的形狀，例如是矩形、圓形或橢圓形。在蝕刻期間所建立的接觸開口32的剖面形狀一般將依循圖像41的形狀。
第3-5圖繪示在使用第一、第二及第三光罩42、44及46後之垂直接觸區14的示意圖。如上所提及關於第2圖之部分，導引到導電層24之表面上的圖像可小於圖像41，以提供可發生於後續的投影及蝕刻步驟期間的些微未對準而有助於避免侵蝕接觸開口周圍的介電材料。蝕刻製程可利用例如是時間模式蝕刻(time mode etching)而以單一蝕刻化學物執行。或者，蝕刻製程可利用不同蝕刻化學物執行，以分別地蝕刻貫穿不同層。當接觸開口光罩36包括用於W個導電層中之各層的數個開放蝕刻區38時， 各光罩42、44及46包括該數目之一半的開放蝕刻區38，於此例子中即為4個。請參照第5圖，其繪示全部之遮罩36、42、44及46，由圖式可見遮罩42-46之各開放區38對齊於一個適當的接觸開口32。利用第一、第二及第三光罩42、44及46之蝕刻可對氧化矽/多晶矽層以例如是使用蝕刻化學物之反應性離子蝕刻執行，且停止於適當的導電層24.0-24.7之頂部上。蝕刻化學物例如是包括CF4/N2/CH2F2/HBR/He-O2/He。
如第3圖所示之第一光罩42係定位於硬遮罩30的上表面48的上方，且具有數個開放蝕刻區38在位置1、3、5及7對齊於數個接觸開口32.1、32.3、32.5及32.7。在位置1、3、5及7之數個接觸開口32的底部的材料從第一光罩42之開放蝕刻區38暴露於未繪出的圖像，且接著被蝕刻四個階層而貫穿第一導電層24.0及第二介電層22.1，以建立如第3圖中所示之結構。接著，如第4圖中所示，第一光罩42係移除且第二光罩44係接著定位在第3圖完成的結構的上方，使得數個開放蝕刻區38在位置1、3、4及6對齊於數個接觸開口32.1、32.3、32.4及32.6。在數個接觸開口32.1、32.3、32.4及32.6的底部的結構從第二光罩44之開放蝕刻區38暴露於未繪出的圖像，且接著被蝕刻兩個階層，以建立如第4圖中所示之結構。再來，第二光罩44係移除且第三光罩46係接著定位在第4圖完成的結構的上方，使得數個開放蝕刻區38在位置1、2、5及6對齊於數個接觸開口32.1、32.2、32.5及32.6。在數個接觸開口32.1、32.2、32.5及32.6的底部的結構從第三光罩46之開放蝕刻區38暴露於未繪出的圖像，且接著被蝕刻一個階層，以建立如第5圖中所示之結構，此結構包括接觸開口32.0及七個延伸接觸開口34.1-34.7。利用第一、第二、第三光罩42、44、46進行蝕刻的順序可改變，使得例如是第三遮罩46第一個使用，第二遮罩44第二個使用，且第一遮罩42第三個使用。
第5A圖繪示在位置1之接觸開口的簡易、放大、些微誇張的剖面圖。第5A圖繪示位於硬遮罩30之上表面48及導電層24.0之間的接觸開口如何具有較導電層24.0-24.7之間的接觸開口大的截面積。另外也繪示出成錐形之接觸開口，從具有較大截面積之在第一、較上方的導電層24.0到具有較小的截面積之在較低的導電層24.7。
第6圖繪示數個導電之層間連接件50，形成於接觸開口32.0及延伸接觸開口34.1-34.7內，以分別提供電性連接於導電層24.0、24.7、24.1、24.6、24.2、24.5、24.3及24.4。層間連接件50可以相同於上述討論之導電材料製成。然而，因為現有關於此些導電材料的化學機械研磨知識的原因，摻雜Si、W及Cu係較佳的。數個層間連接件50係以層間連接件50.0-50.7表示，對應於位置0-7。
於一些例子中，層間連接件50可能需要與其貫穿之導電層24絕緣。此需求可例如是藉由在全部或部分之延伸接觸開口34.1-34.7的內部全部地或部分地以介電材料形成內襯（lining）。第6圖繪示一例子，其中各接觸開口32及延伸接觸開口34係以介電絕緣套筒62作為內襯。此舉係讓層間連接件50與其貫穿之導電層24絕緣。舉例來說，可見西元2012年四月19日申請之美國申請專利第13/451,411號。
於應用中，分隔之數個接觸開口32貫穿介電層而建立，於此例中之介電層包括硬遮罩30、蝕刻停止層28及第一介電層22.0。接觸開口32之建立係提供用於後續蝕刻步驟之開口的圖案。接觸開口32係形成，使得介電層材料分隔數個接觸開口，且數個應用於W個(於此例子中為八個)導電層中之各者的接觸開口係位於導電層24上。接觸開口32係向下形成至第一導電層24.0。於此例子中，接觸開口32利用接觸開口光罩36製成；亦可利用其他製程製成接觸開口32。
一組N個蝕刻遮罩係使用，其中2N-1係小於W且2N係大於或等於W。舉例來說，在N等於3時，三個遮罩可用以建立七個延伸接觸開口34，一個延伸接觸開口34對應於七個位於第一導電層24.0之下方的導電層24各層。各蝕刻遮罩42、44及46具有分隔之數個開放蝕刻區38及數個遮罩區40，開放蝕刻區38定位在選擇之接觸開口32上，遮罩區40覆蓋硬遮罩30之其他位置。
使用N個蝕刻遮罩的蝕刻係只在通過接觸開口32處進行，以建立延伸至位於導電層24之接觸連接地區58(對應於位置0-7而分別在第5圖中以接觸連接地區58.0-58.7標註)的延伸接觸開口34。因此，接觸連接地區58係位於接觸開口32.0及延伸接觸開口34.1-34.7的底端。此蝕刻係以圍繞在接觸開口32周圍的介電材料實質上不受影響的方式執行，使得只有相對少量之圍繞在接觸開口32的側壁材料會在蝕刻步驟中被移除。此情況之一例子包括形成接觸開口於硬遮罩30之上表面48及導電層24.7之間，以具有較導電層24.0及24.6之間的接觸開口大的截面積。
在典型的操作中，半數之接觸開口32係在各蝕刻步驟中被蝕刻。舉例來說，當五個光罩用於蝕刻通過31個接觸開口，以到達31個不同的導電層24時，各遮罩將被用於蝕刻半數（16）之接觸開口。然而，當可被蝕刻的導電層24之數量係大於被蝕刻的導電層之數量，例如是當五個光罩用於蝕刻通過29個接觸開口，以到達29個不同的導電層24時，至少部分的遮罩將不會用於蝕刻半數之接觸開口，而是光罩將用以蝕刻多達半數之接觸開口，有時稱作為有效接觸開口的半數(effectively half of contact openings)。因此，在各蝕刻步驟中，利用各蝕刻遮罩來透過至少半數的接觸開口而蝕刻2n-1個導電層，其中n=1、2…N。
蝕刻步驟係執行，使得各接觸開口32以不同組合之蝕刻遮罩的開放蝕刻區38蝕刻，於此例子中，蝕刻遮罩為第一、第二及第三蝕刻遮罩42、44、46。接著，層間連接件50形成於延伸接觸開口34內，以電性連接於各導電層24。
於一些例子中，開放蝕刻區38的周邊之形狀類似於接觸開口32及延伸接觸開口34的周邊之形狀，例如一般皆為正方形。
前述提及的形狀為理想形狀係可理解的。其他例子可建立其他的剖面形狀，包括圓形、橢圓形及矩形，以取代第2A圖中之一般為正方形的形狀。
在第2-5圖揭露之例子中，未使用蝕刻遮罩42、44、46蝕刻第一接觸開口32.0。全部三個蝕刻遮罩42、44、46係使用來蝕刻第二接觸開口32.1，以貫穿七層導電層24。蝕刻遮罩46係使用來蝕刻第三接觸開口32.2，以貫穿一層導電層24。蝕刻遮罩42及44係使用來蝕刻第四接觸開口32.3，以貫穿六層導電層24。蝕刻遮罩44係使用來蝕刻第五接觸開口32.4，以貫穿兩層導電層24。蝕刻遮罩42及46係使用來蝕刻第六接觸開口32.5，以貫穿五層導電層24。蝕刻遮罩44及46係使用來蝕刻第七接觸開口32.6，以貫穿三層導電層24。一個蝕刻遮罩42係使用來蝕刻第八接觸開口32.7，以貫穿四層導電層24。
由第5及6圖可了解，在某些例子中，接觸開口蝕刻步驟可執行，使得至少部分之層間連接件50終結於數個導電層24，此些導電層24位在至少與相鄰層間連接件50所終結之導電層24距離至少兩個階層的位置。請參見所舉之例子，在位置1之層間連接件50對在位置0與2之相鄰的層間連接件50。以此方式進行及提供例如是如第2A圖中之圖像的圖案，有利於前述之至少部分的層間連接件50與其導電層24之間的接觸擴大，因為接觸之間係存有更多的空間。此種配置方式留下更多的製程容許度（process window）來達到最深的接觸開口，而不會損失與相鄰接觸開口的絕緣關係。
在部分的例子中，數個接觸開口在表面48的截面積較佳地可全部概略相等，然而實際上接觸開口越深，接觸開口在表面48的截面積越大。最淺的接觸開口在表面48的截面積，通常為僅延伸到導電層24.0的接觸開口，可大概與接觸開口在導電層24.0的截面積。然而，對於最深的接觸開口來說，在表面48的截面積可能100%大於，或於某些例子中可能甚至400%大於在導電層24.0的截面積。
一般來說，間隔(pitch)係為一固定距離，間隔也就是接觸開口之中心到中心的距離。然而，為了效率之故，保持間隔為最小距離係需要的。但是，如果兩個相對深的接觸開口係彼此相鄰，由於相對深的接觸開口在上表面48具有相對大的截面積，分離他們的介電層間30之總量可能變得相當地少，而導致不正確的結構。然而，此問題可藉由配置接觸開口來減少，使得(1)最深的接觸開口(因此通常在表面48具有最大截面積或具有其中一個最大截面積的最深的層間連接件50)將位在最淺的接觸開口(因此通常在表面48具有最小截面積或具有其中一個最小截面積的最淺的層間連接件50)的旁邊，(2)次於最深的接觸開口係位於次於最淺的接觸開口的旁邊，(3)以此類推，直到深度大致上相同的接觸開口係彼此相鄰。一個相對簡單的例子係繪示於第6圖中。位於位置0的最淺的層間連接件50.0係位於位置1之最深的層間連接件50.1的旁邊，位於位置2的次於最淺的層間連接件50.2係位最深的層間連接件50.1與於位置3之次於最深的層間連接件50.3之間，以此類推。在仍可如上所討論的減少蝕刻步驟之次數的同時，藉由適當對齊開放蝕刻區38，上述的結果可透過本發明之多種例子達成。
本發明之某些例子的另一優點將從第5圖及第7圖的比較突顯出來，其中第5圖及第7圖的相同元件係以相同編號標註。第7圖係類似於第5圖，但第7圖係使用具有不同組合之開放蝕刻區38的尺寸與數目之第一、第二及第三光罩52、54及56，其中第7圖中的垂直接觸區14.1係類似於先前所述的垂直接觸區14。第7圖之第一光罩52具有一個開放蝕刻區38來覆蓋半數(於此例子中為四個)之接觸開口32及其間的硬遮罩30.1。第一光罩52亦具有一個封閉遮罩區40來覆蓋其他的接觸開口及其間的硬遮罩30.1。第二光罩54具有兩個開放蝕刻區38及兩個封閉遮罩區40，各選擇性地覆蓋四分之一個(於此例子中為兩個)接觸開口32及其間的硬遮罩30.1。第三光罩56具有四個開放蝕刻區38及四個封閉遮罩區40，各選擇性地覆蓋八分之一個(於此例子中為一個)接觸開口32。
利用第7圖之例子的製程係建立了嚴重退損之硬遮罩30.1，硬遮罩30.1係作為一氧化硬遮罩，且必須在進一步的處理前移除。移除製程係複雜又昂貴。因此，本發明之各種例子的另一優點係為可在建立延伸接觸開口34後，有效地減少移除硬遮罩30的需求。
上述所討論之與第7圖有關的用以建立延伸接觸開口34之製程亦可視為二元製程，基於20… 2n-1且n為蝕刻步驟之次數。也就是說，第一光罩52選擇地覆蓋20個接觸開口32且暴露出20個接觸開口32；第二光罩54選擇地覆蓋21個接觸開口32且暴露出21個接觸開口32；第三光罩56選擇地覆蓋22個接觸開口32且暴露出22個接觸開口32，以此類推。藉由利用此二元製程，n個遮罩可用以提供2n個接觸開口32給2n個導電層24。
更進一步關於類似之用於建立接觸開口32及延伸接觸開口34的技術及方法之資料係揭露於西元2011年3月16號之美國申請專利號第13/049,303號中，標題為「REDUCED NUMBER OF MASK FOR IC DEVICE WITH STACKED CONTACT LEVELS」；於西元2011年5月24號之美國申請專利號第13/114,931號中，標題為「MULTILAYER CONNECTION STRUCTURE AND MAKING METHOD」；於西元2012年4月19號之美國申請專利號第13/451,411號中，標題為「METHOD FOR CREATING A 3D STACKED MULTICHIP MODULE」；於西元2012年4月19號之美國申請專利號第13/451,428號中，標題為「INTEGRATED CIRCUIT CAPACITOR AND METHOD」，此些揭露之內容係併入此案以供參考。此四篇申請案及本申請係具有共有的受讓人。
本發明可應用於積體電路裝置之廣大範圍，包括例如是3-D NAND快閃記憶體，且可為積體電路之特徵，包括例如是矽通孔(through silicon via，TSV)結構或微流體散熱器/散熱結構。
在本發明係參照上述較佳實施例及例子詳細地揭露如上的同時，此些例子用於說明而非作為限制之用係可理解的。可預期的是，此技術領域中之人員將可輕易地調整與結合，且調整與結合之結果將含括在本發明之精神與後續之專利申請範圍之範圍內。舉例來說，於部分之例子中，一個層間連接件50延伸到同一個導電層24可能係需要的。這可藉由在適當的光罩42、44及46中簡單地複製開放蝕刻區38，以在所需的位置建立額外的延伸接觸開口34。舉例來說，為了要具有延伸至導電層24.3之第二個層間連接件50，額外一組對齊之開放蝕刻區38可提供於第二及第三光罩44及46中，而無需改變上述之蝕刻順序。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
0-7．．．位置
10．．．裝置、積體電路裝置
12．．．記憶胞區
14、14.1．．．垂直接觸區
16．．．陣列/周邊邊界區
18．．．周邊CMOS裝置區
20．．．導電層與介電層堆疊
22、22.0-22.7．．．介電層
24、24.0-24.7．．．導電層
26．．．介電基板
28．．．層、蝕刻停止層
30．．．介電層間、硬遮罩
30.1．．．硬遮罩
32、32.0-32.7．．．接觸開口
34、34.1-34.7．．．延伸接觸開口
36．．．接觸開口光罩、遮罩
38．．．開放區、開放蝕刻區
40．．．封閉遮罩區、遮罩區
41．．．圖像
42．．．第一光罩、遮罩、蝕刻遮罩、光罩、第一遮罩、第一蝕刻遮罩
44．．．第二光罩、遮罩、蝕刻遮罩、光罩、第二遮罩、第二蝕刻遮罩
46．．．第三光罩、遮罩、蝕刻遮罩、光罩、第三遮罩、第三蝕刻遮罩
48．．．表面、上表面
50、50.0、50.1、50.2、50.3、50.7．．．層間連接件
52．．．第一光罩
54．．．第二光罩
56．．．第三光罩
58、58.0-58.7．．．接觸連接地區
62．．．介電絕緣套筒
第1圖繪示根據本發明之積體電路裝置之一例子的簡易剖面圖，積體電路裝置包括將被處理之垂直接觸區。
第2圖繪示利用接觸開口光罩在垂直接觸區中建立接觸開口的示意圖。
第2A圖繪示一組接觸開口形成在硬遮罩的上表面。
第3圖繪示利用第一光罩來透過第一組之接觸開口而蝕刻貫穿四層導電層的示意圖。
第4圖繪示利用第二光罩來透過第二組之接觸開口而蝕刻貫穿兩層導電層的示意圖。
第5圖繪示利用第三光罩來透過第三組之接觸開口而蝕刻貫穿一層導電層的示意圖。第5圖亦繪示接觸開口光罩與第一及第二光罩，使得各者之開放蝕刻區的關係可輕易地看見。
第5A圖繪示一截面圖，顯示接觸開口被延伸，穿過不同的導電層，並接觸到最下面的導電層。
第6圖繪示在層間連接件已從介電層間下至導電層而形成在接觸開口中以後的第5圖之結構的示意圖。
第7圖類似於第5圖，但繪示出利用具有不同組合之開放蝕刻區的尺寸及數目之第一、第二及第三光罩來建立延伸接觸開口的示意圖。
0-7．．．位置
14．．．垂直接觸區
20．．．導電層與介電層堆疊
22.0-22.7．．．介電層
24.0-24.7．．．導電層
26．．．介電基板
28．．．層、蝕刻停止層
30．．．介電層間、硬遮罩
32.0．．．接觸開口
34、34.1-34.7．．．延伸接觸開口
36．．．接觸開口光罩、遮罩
38．．．開放區、開放蝕刻區
40．．．封閉遮罩區、遮罩區
42．．．第一光罩、遮罩、蝕刻遮罩、光罩、第一遮罩、第一蝕刻遮罩
44．．．第二光罩、遮罩、蝕刻遮罩、光罩、第二遮罩、第二蝕刻遮罩
46．．．第三光罩、遮罩、蝕刻遮罩、光罩、第三遮罩、第三蝕刻遮罩
48．．．表面、上表面
58、58.0-58.7．．．接觸連接地區

Claims (19)

  1. 一種方法，用以使用於一積體電路裝置，包括一由複數個介電/導電層形成之堆疊，以形成複數個層間連接件，該些層間連接件自該積體電路裝置之一表面延伸至該些導電層，該方法包括：
    建立分隔之複數個接觸開口於該積體電路裝置之一接觸區域內，而貫穿一介電層並以一介電層材料分隔各該接觸開口，該些接觸開口位於一導電層上，用於W個該些導電層之各者；
    該些接觸開口之該建立步驟包括向下建立一第一接觸開口至一第一導電層；
    利用一組N個蝕刻遮罩，2N-1係小於W且2N係大於或等於W，該些蝕刻遮罩具有複數個遮罩區及分隔之複數個開放蝕刻區，該些開放蝕刻區對應於選擇之該些接觸開口；
    利用N個該些蝕刻遮罩來蝕刻由該些介電/導電層形成之該堆疊，以僅貫穿W-1個該些接觸開口而建立複數個延伸接觸開口，該些延伸接觸開口延伸至W-1個該些導電層；
    該蝕刻步驟包括利用各該蝕刻遮罩來透過至少半數之該些接觸開口而蝕刻2n-1個該些導電層，n=1、2…N；
    該蝕刻步驟係執行，使得該些接觸開口係以該些蝕刻遮罩的不同組合之該些開放蝕刻區來進行蝕刻；以及
    形成該些層間連接件於該第一接觸開口內及該些延伸接觸開口內，以電性連接於各該導電層。
  2. 如申請專利範圍第1項所述之方法，其中：
    該些接觸開口之該建立步驟係建立具有複數個深度所形成之一範圍的該些接觸開口，從一最深接觸開口至一最淺接觸開口；
    該最深接觸開口於該介電層的一上表面之截面積係較該最淺接觸開口於該第一導電層之截面積大大約0-400%。
  3. 如申請專利範圍第1項所述之方法，其中：
    該些接觸開口之該建立步驟係建立具有複數個深度所形成之一範圍的該些接觸開口，從一最深接觸開口至一最淺接觸開口；
    該最深接觸開口於該介電層的一上表面之截面積係較該最淺接觸開口於該第一導電層之截面積大大約0-100%。
  4. 如申請專利範圍第1項所述之方法，其中該建立步驟係執行且N個該些蝕刻遮罩係配置，使得圍繞在該些接觸開口之周圍的該介電層材料實質上不受影響。
  5. 如申請專利範圍第1項所述之方法，其中該些蝕刻遮罩之該使用步驟及該蝕刻步驟係執行，使得該些接觸開口與該些延伸接觸開口具有相似之周邊形狀。
  6. 如申請專利範圍第1項所述之方法，其中該些接觸開口之該建立步驟包括形成該些接觸開口來貫穿該包括一介電層間及一蝕刻停止層的介電層。
  7. 如申請專利範圍第1項所述之方法，其中：
    該第一接觸開口係未在該蝕刻步驟中進行蝕刻；
    三個該些蝕刻遮罩係使用來蝕刻一第二接觸開口，以貫穿七層該些導電層，n=1、2及3；
    一個該蝕刻遮罩係使用來蝕刻一第三接觸開口，以貫穿一層該導電層，n=1；
    兩個該些蝕刻遮罩係使用來蝕刻一第四接觸開口，以貫穿六層該些導電層，n=2及3；
    一個該蝕刻遮罩係使用來蝕刻一第五接觸開口，以貫穿兩層該些導電層，n=2；
    兩個該些蝕刻遮罩係使用來蝕刻一第六接觸開口，以貫穿五層該些導電層，n=1及3；
    兩個該些蝕刻遮罩係使用來蝕刻一第七接觸開口，以貫穿三層該些導電層，n=1及2；以及1個該蝕刻遮罩係使用來蝕刻一第八觸開口，以貫穿四層該些導電層，n=3。
  8. 如申請專利範圍第1項所述之方法，其中：
    W=8且N=3。
  9. 如申請專利範圍第7項所述之方法，其中：
    該第一接觸開口至該第八接觸開口係以數字之順序排列，使得該第二接觸開口係位於該第一接觸開口與該第三接觸開口之間，該第三接觸開口係位於該第二接觸開口與該第四接觸開口之間，以此類推。
  10. 如申請專利範圍第1項所述之方法，其中：
    該些接觸開口之該蝕刻步驟係執行，使得至少部分之該些層間連接件終結於位在至少與相鄰之該些層間連接件所終結之該些導電層距離至少兩個階層的位置的該些導電層。
  11. 如申請專利範圍第1項所述之方法，其中該蝕刻步驟係執行，使得：
    該些層間連接件具有由複數個深度所形成之一範圍，從複數個較大深度至複數個平均深度至複數個較淺深度；
    具有該較大深度之一第一層間連接件相鄰於具有該較淺深度之一第二層間連接件；
    具有該些平均深度的一第三層間連接件與一第四層間連接件係彼此相鄰。
  12. 如申請專利範圍第11項所述之方法，其中該蝕刻步驟係執行，使得該第一層間連接件具有一最大深度，且該第二層間連接件具有一最淺深度。
  13. 如申請專利範圍第11項所述之方法，其中該蝕刻步驟係執行，使得：
    二個具有兩個最大深度之該些層間連接件不彼此相鄰；及
    二個具有兩個最淺深度之該些層間連接件不彼此相鄰。
  14. 如申請專利範圍第11項所述之方法，其中該些接觸開口之該建立步驟包括定位該些接觸開口，使得該些層間連接件係彼此分隔一實質固定間隔。
  15. 如申請專利範圍第1項所述之方法，其中該些接觸開口之該建立步驟包括定位該些接觸開口，使得該些層間連接件係彼此分隔一實質固定間隔。
  16. 一種積體電路裝置，包括：
    一由交替之複數個介電層與複數個導電層之堆疊，該些導電層包括一上導電層與一下導電層；
    一上層，位於該上導電層上，該上層具有一上表面；
    複數個層間連接件，自該上層之該上表面延伸至該些導電層之各者，以電性接觸，該些層間連接件包括一第一層間連接件、一第二層間連接件、一第三層間連接件與一第四層間連接件；
    該些層間連接件彼此分隔一平均之間隔；
    該些層間連接件具有由複數個深度所形成之一範圍，該些深度從複數個較大深度至複數個平均深度至複數個較淺深度；
    具有該較大深度之該第一層間連接件相鄰於具有該較淺深度之該第二層間連接件；
    具有概括之該些平均深度的該第三層間連接件與該第四層間連接件係彼此相鄰。
  17. 如申請專利範圍第16項所述之積體電路裝置，其中在該些層間連接件中，該第一層間連接件具有最大深度，且該第二層間連接件具有最淺深度。
  18. 如申請專利範圍第16項所述之積體電路裝置，其中：
    二個具有兩個最大深度之該些層間連接件不彼此相鄰；及
    二個具有兩個最淺深度之該些層間連接件不彼此相鄰。
  19. 如申請專利範圍第16項所述之積體電路裝置，其中位於相鄰之該些層間連接件之間的該間隔係為一實質固定間隔。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013187335A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
US9214435B2 (en) * 2012-05-21 2015-12-15 Globalfoundries Inc. Via structure for three-dimensional circuit integration
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US9343322B2 (en) * 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9196628B1 (en) 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
KR102211222B1 (ko) * 2014-06-09 2021-02-03 매크로닉스 인터내셔널 컴퍼니 리미티드 계단형 서브스택 층간 커넥터들을 갖는 3차원 적층형 집적 회로 장치
CN105206610B (zh) * 2014-06-10 2017-11-24 旺宏电子股份有限公司 集成电路及其操作方法与制造方法
CN105448924B (zh) * 2014-08-28 2018-08-10 旺宏电子股份有限公司 具低介电常数绝缘材料的三维存储器装置及其制造方法
JP6266479B2 (ja) 2014-09-12 2018-01-24 東芝メモリ株式会社 メモリシステム
US9449966B2 (en) 2015-01-14 2016-09-20 Macronix International Co., Ltd. Three-dimensional semiconductor device and method of manufacturing the same
US9627498B2 (en) * 2015-05-20 2017-04-18 Macronix International Co., Ltd. Contact structure for thin film semiconductor
US9653303B2 (en) * 2015-08-18 2017-05-16 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US10453748B2 (en) 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
US10304849B2 (en) * 2015-09-10 2019-05-28 Toshiba Memory Corporation Semiconductor memory device
KR102421728B1 (ko) 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
CN106560927B (zh) * 2015-09-30 2019-07-09 旺宏电子股份有限公司 存储器结构
US10504838B2 (en) * 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
US11171050B2 (en) 2017-03-09 2021-11-09 Tokyo Electron Limited Method for manufacturing a contact pad, method for manufacturing a semiconductor device using same, and semiconductor device
US10192929B2 (en) 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
US10283566B2 (en) 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
US10224373B2 (en) 2017-06-28 2019-03-05 Sandisk Technologies Llc Three-dimensional ReRAM memory device employing replacement word lines and methods of making the same
JP2019047093A (ja) * 2017-09-07 2019-03-22 東芝メモリ株式会社 半導体装置およびその製造方法
US11004726B2 (en) 2017-10-30 2021-05-11 Macronix International Co., Ltd. Stairstep structures in multilevel circuitry, and method for forming the same
US11398415B2 (en) * 2018-09-19 2022-07-26 Intel Corporation Stacked through-silicon vias for multi-device packages
CN113544850A (zh) * 2019-03-19 2021-10-22 铠侠股份有限公司 半导体存储装置
US11177202B2 (en) 2019-11-12 2021-11-16 Macronix International Co., Ltd. Multilayer structure and method for fabricating the same
EP3928351A4 (en) 2020-03-13 2023-02-01 Yangtze Memory Technologies Co., Ltd. CONTACT STRUCTURES FOR THREE-DIMENSIONAL MEMORY
KR20210145417A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
JP2022135775A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置の製造方法、積層配線構造体の製造方法、およびイオンビーム照射装置

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6906361B2 (en) 2002-04-08 2005-06-14 Guobiao Zhang Peripheral circuits of electrically programmable three-dimensional memory
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6862223B1 (en) 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
JP2006128390A (ja) 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7274594B2 (en) 2005-04-11 2007-09-25 Stmicroelectronics S.R.L. Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4476919B2 (ja) 2005-12-01 2010-06-09 株式会社東芝 不揮発性記憶装置
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR101169396B1 (ko) 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
US8853091B2 (en) 2009-01-16 2014-10-07 Microchip Technology Incorporated Method for manufacturing a semiconductor die with multiple depth shallow trench isolation
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP4922370B2 (ja) * 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8383512B2 (en) 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
US8598032B2 (en) 2011-01-19 2013-12-03 Macronix International Co., Ltd Reduced number of masks for IC device with stacked contact levels

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