TW201344686A - 具有有兩個堆疊的磁性隧穿接合（ｍｔｊ）裝置之元件的記憶體 - Google Patents

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Abstract

本發明揭示的是具有記憶體元件的磁性記憶體，而每個記憶體元件具有二個磁性隧穿接合(MTJ)裝置。每個元件中的裝置以互補資料而差異性程式化。用於每個元件的裝置乃堆疊成一個在另一個之上，如此則元件不需要多於單一MTJ裝置的基板面積。

Description

具有有兩個堆疊的磁性隧穿接合(MTJ)裝置之元件的記憶體
本發明關於磁性記憶體的領域，特別是使用磁性隧穿接合(magnetic tunneling junction,MTJ)裝置的磁性記憶體。
就磁性記憶體而言，其係採用具有固定或拴住層和自由層的MTJ裝置，如Zhu等人的「基於MgO之磁性隧穿接合的電流切換」所述(IEEE磁學會刊，第47冊，第1期，2011年1月，開始於第156頁)。自由層的磁化方向乃經由使用自旋極化電流所造成的自旋轉矩轉移而從一方向切換成另一方向。這方向決定了MTJ裝置是否正儲存著1或0。
當MTJ裝置之自由和固定層的磁偶極矩被對齊(彼此平行)時，磁阻(magnetic resistance,RP)乃低於當磁偶極矩是相反或反平行(anti-parallel,RAP)時。因為隧穿磁阻比 例一般為低，所以在設計快速且可靠的記憶體方面 有所挑戰，特別是當考慮製程變異時。緩和此點的一項提議是使用被差異性程式化的二MTJ裝置。參見Hass等人的「用於嵌入式電腦系統的整合式磁性記憶體」(IEEEAC論文第1464號，第3版，2006年10月20日更新)。
本發明描述的是採用磁性隧穿接合(MTJ)裝置的記憶體及其操作方法。於以下敘述，列出許多特定的細節(例如特定層)以便徹底理解本發明。熟於此技藝者將明顯知道本發明可以沒有這些特定的細節而實施。於其他情況，並不詳細描述熟知的電路和方法以避免不必要的模糊了本發明。
於本案的圖3和其他圖，描述的是一或更多個記憶體元件和它們關聯的選擇電晶體。如將理解，實務上許多元件和電晶體係同時形成在單一基板上而成記憶體陣列。再者，同時形成了記憶體的其他部分，包括感測電路和解碼電路。此外，記憶體元件的MTJ層可以沉積於整個基板上或僅於基板的選擇部分上，而元件則嵌於更大的結構中。
典型設計的MTJ裝置包括底電極26(圖2)(其本身可以具有幾種不同的金屬，例如釕、氮化銅、鈦、鉭)、反鐵磁性層27、固定磁性層28(其被層28的強度所拴住)、過濾層29(例如MgO層)、自由磁性層20。特定的層數、它們的組成和厚度對於本案而言不是關鍵。
在感測圖2裝置之狀態(於讀取週期)的一個問題乃示範於圖1A。裝置的一端子連接到顯示為Vcc的參考電位。當裝置被選擇時，在感測放大器之一端子上的電位是根據裝置是否程式化成一狀態或另一狀態而定。於圖1A，線11代表當裝置係於其較低磁阻狀態(P狀態)時所發生的衰減，而線12顯示代表著較高磁阻狀態(AP狀態)的較低速率。此電位乃相較於參考電位，例如施加於感測放 大器之第二端子的。
假設在時刻10選擇了裝置，也就是說，選擇電晶體的字元線變為正。感測放大器必須正確的選通以便決定裝置的狀態。只有在窗口13的期間可以正確決定裝置的狀 態。在窗口開始時，如果裝置是在P狀態，則小於的電 位是出現在位元線上。類似而言，如果裝置於窗口13期 間是在其AP狀態，則位元線將是在電位大於的電位， 藉此提供正確的狀態指示。圖1A的簡化圖並未考慮MTJ裝置中典型的變異。為了補償這些變異，雖然防護帶可以做得更大，但這樣做則時序窗口變得更窄，使得選通更加關鍵。如稍後將看到和描述的，以堆疊的MTJ裝置而言，時序窗口基本上是可擴充的。這提供了更可靠、更快速的讀取。
圖3的記憶體元件具有二個例如圖2所示的MTJ裝置，一個堆疊在另一個之上。更特定而言，裝置32堆疊在裝置34上。對於此實施例而言，裝置34的自由層面對裝置32的固定層。裝置34的固定層耦合於位元線1(BL1)(37)。裝置32的自由層耦合於BL0(36)。互連38乃延伸自裝置32和34之間，並且經由連接結構39而耦合於電晶體40的一端子。電晶體40的另一端子連接到感測線42。字元線44提供閘極給電晶體40，因而此處的電晶體40之源極和汲極區域是n型區域，在線44上的正電位把互連結構38和39連接到感測線42。對於所示範的實施例而言，裝置32和34乃彼此垂直對齊。這很重要，因 為圖3之記憶體元件所佔的基板面積不多於圖2之單一MTJ裝置。
於圖4，已經重繪例如圖3所示的三記憶體元件以顯示它們可以如何安排成記憶體陣列。一記憶體元件乃顯示成具有耦合於選擇電晶體50的裝置32a和34a。另一者具有裝置32b和34b並且耦合於選擇電晶體51。記憶體元件當中的最後一者具有耦合於選擇電晶體52的裝置32c和34c。每個記憶體裝置都連接到不同對的位元線BL1和BL0。共同的字元線可以連接電晶體50、51、52的閘極，此視記憶體陣列的組態而定。
圖3的記憶體元件已經重繪於圖5A和5B，而使諸裝置60分開以更佳描述如何發生程式化。假設記憶體元件是要程式化成第一狀態(狀態1)。為了程式化元件，二位元線都耦合於Vss並且感測線耦合於Vcc。當電位施加於字元線時，電流從感測線流到位元線BL0和BL1。(施加於字元線的電位可以提升到高於Vcc以消除跨越選擇電晶體71的門檻壓降。)由於一裝置中的電流從自由層流到固定層，並且另一裝置中的電流從固定層流到自由層，故裝置將被差異性程式化。注意：要程式化到元件裡的輸入資料決定了在BL0和BL1上的電壓以及在感測線上的電壓。
於圖5B，相反狀態被程式化到記憶體元件裡。在此，BL0和BL1耦合於Vcc並且感測線耦合於Vss。電流現在向下流動經過裝置，因此在左邊的裝置被程式化為 0，同時在右邊的裝置被程式化為1。再次的，要寫入記憶體元件的資料決定了由BL0、BL1、感測線所施加的電位。
參見圖6A，圖5A的記憶體元件已經繪成示意圖的形式以解釋如何從元件讀取資料。關聯於圖5A元件的磁阻在圖6A乃顯示成RAP(較高磁阻)和RP(較低磁阻)。一MTJ裝置的一端子(由RAP所代表)連接到Vss(BL0)。另一裝置的一端子(由RP所代表)連接到接地(BL1)。二裝置之間的共同端子則經由選擇電晶體71而耦合到感測放大器73的 一端子。感測放大器的另一端子接收參考電位，例如。 磁阻RAP和RP形成分壓器，並且由於RAP具有高於RP的 磁阻，故選擇電晶體將小於的電位耦合到感測放大器的 正端子。感測放大器之輸出所提供的電位則反映出記憶體元件的狀態。應注意感測放大器73具有高輸入阻抗，因此流動經過形成圖6A記憶體元件70之裝置的電流係小於將裝置程式化所需者。注意於圖5A，MTJ裝置並聯耦合在Vcc和Vss之間。相較於圖6A而言，Vcc乃施加於串聯連接的裝置；因為感測放大器的輸入阻抗為高，所以無實質電流流入感測放大器。
圖6B的記憶體元件70對應於圖5B之程式化的記憶體元件。再次的，裝置之間的共同端子經由選擇電晶體71而耦合到感測放大器73的高阻抗輸入。然而在此，RP(較低磁阻)耦合於Vcc，並且較高磁阻(RAP)耦合於接地。因此，出現在電晶體71並且耦合於感測放大器之正輸入端 子的電位係大於，並且感測放大器73的輸出當相較於圖6A之感測放大器的輸出時將是在相反的狀態。再次的，感測放大器的高輸入阻抗避免了記憶體元件的程式化，因此記憶體元件之差異性程式化的裝置便保持不變。
參見圖1B，關聯於具有差異性程式化之記憶體元件的時序優點是由曲線16和17所示範。線17代表圖6A所示之記憶體元件的狀態。假設在時刻15打開字元線，並 且感測線是在例如的電位。電晶體71一開始導通，則 字元線上的電位就立刻滑落，此乃因為RAP大於RP之故。一旦感測線上的電位滑落到感測放大器的防護帶之下，便可以開始感測。注意感測可以發生在考慮防護帶之後而在時刻15後的任何時刻。類似而言，對於由線16和圖6B之記憶體元件所代表的另一狀態來說，一旦電晶體71開始導通，則字元線的電位就立刻上升。一旦它高於防護帶，便可以發生感測。圖1A的關鍵窗口13並不存在，並且這讓從記憶體元件來讀取資料變得較不關鍵而更可靠。
圖7示範記憶體裝置的交替堆疊。圖7的記憶體元件85包括二個圖2的MTJ裝置。裝置80堆疊在裝置8上。然而，不像圖3，裝置80的自由層90面對裝置81的自由層91。更特定而言，自由層90和91之間沒有固定層。以圖7的安排而言，MTJ裝置的相像區域可以彼此面對，雖然一裝置中的諸層係由絕緣層82而絕緣於另一裝置中的諸層。
於圖7的安排，裝置80的自由層90經由電極92而連接到裝置81的固定層。這些層耦合於電晶體86的某一端子。電晶體86的另一端子耦合於感測線88。電晶體的閘極87形成記憶體陣列中的字元線。裝置80的固定層耦合於BL1，並且裝置81的自由層耦合於BL0。
如同圖3之元件的情況，記憶體元件85的所有層係垂直對齊，如此則記憶體元件85的基板面積不需要多於單一MTJ裝置所會需要的基板面積。也像圖3的元件，圖7之元件85的每個裝置以互補資料而差異性程式化，如此則資料感測的發生方式類似於圖6A的方式。因而，配合圖1B所討論的時序優點便是可實施的。
於圖8，已經重繪圖7的裝置80或81以顯示它們連接成記憶體陣列。圖8的三個記憶體元件各包括二裝置80a、81a；80b、81b；80c、81c。元件乃耦合於它們個別的選擇電晶體，特定而言為電晶體95、96、97。每個元件連接到一對分離的位元線BL1和BL0。裝置以互補資料而發生差異性程式化的方式係如配合圖3的記憶體元件所描述。更特定而言，元件的位元線乃維持在第一電位以用於程式化成一狀態，並且維持在不同的電位以用於程式化成另一狀態。於程式化期間通過選擇電晶體的電流乃流動於一方向以程式化成一狀態，並且流動於另一方向以程式化成另一狀態。選擇線於程式化期間也是在Vcc或Vss，如同圖5A和5B所示的程式化情況。
圖8之記憶體元件的狀態讀取則與圖6A和6B所示的 相同。再度的，一位元線是在Vcc並且另一者是在Vss。裝置於讀取期間乃有效串聯，此係由於感測線耦合於感測放大器的高阻抗輸入之故。
圖9示範依據本發明一實施例的計算裝置1000。計算裝置1000容置了電路板1002。電路板1002可以包括許多構件，其包括但不限於處理器1004和至少一通訊晶片1006。處理器1004乃實體和電耦合於電路板1002。於某些實施例，至少一通訊晶片1006也實體和電耦合於電路板1002。於進一步的實施例，通訊晶片1006是處理器1004的一部分。
視其應用而定，計算裝置1000可以包括可以是或可以不是實體和電耦合於電路板1002的其他構件。這些其他構件包括但不限於揮發性記憶體(譬如DRAM)、非揮發性記憶體(譬如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊碼解碼器、功率放大器、全球定位系統(global positioning system,GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、照相機、大量儲存裝置(例如硬式磁碟機、光碟(compact disk,CD)、數位影音光碟(digital versatile disk,DVD)……)。
通訊晶片1006能夠做無線通訊以將資料轉移來往於計算裝置1000。「無線」(wireless)一詞及其衍生用語可以用於描述電路、裝置、系統、方法、技術、通訊頻 道……，其可以透過使用調變的電磁輻射而經由非固態介質來溝通資料。該詞並未暗示關聯的裝置不包含任何電線，雖然於某些實施例中它們可能不含。通訊晶片1006可以實現許多無線標準或協定當中的任一種，其包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution,LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生者、以及指定為3G、4G、5G和之後的任何其他無線協定。計算裝置1000可以包括複數個通訊晶片1006。舉例來說，第一通訊晶片1006可以專用於短距無線通訊(例如Wi-Fi和藍牙)，並且第二通訊晶片1006可以專用於長距無線通訊(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他)。
計算裝置1000的處理器1004包括封裝於處理器1004裡的積體電路晶粒。於本發明的某些實施例，處理器的積體電路晶粒包括依據本發明之實施例所形成的一或更多個記憶體元件。「處理器」(processor)一詞可以指任何裝置或部分的裝置，其處理來自暫存器和/或記憶體的電子資料以將該電子資料轉換成可以儲存於暫存器和/或記憶體的其他電子資料。
通訊晶片1006也包括封裝於通訊晶片1006裡的積體電路晶粒。依據本發明的另一實施例，通訊晶片的積體電路晶粒包括依據本發明之實施例所形成的一或更多個記憶 體元件。
於進一步的實施例，容置於計算裝置1000裡的另一構件可以包含積體電路晶粒，其包括依據本發明之實施例所形成的一或更多個記憶體元件。
於多樣的實施例，計算裝置1000可以是膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(personal digital assistant,PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位攝錄影機。於進一步的實施例，計算裝置1000可以是處理資料的任何其他電子裝置。
因此，已經描述了形成記憶體元件的堆疊MTJ裝置，其以互補資料而差異性程式化。這結構提供了可以更可靠讀取資料的記憶體。
10‧‧‧選擇裝置的時刻
11‧‧‧在較低磁阻狀態(P狀態)所發生的衰減
12‧‧‧在較高磁阻狀態(AP狀態)所發生的較低速率衰減
13‧‧‧窗口
15‧‧‧打開字元線的時刻
16‧‧‧代表圖6B所示之記憶體元件的狀態
17‧‧‧代表圖6A所示之記憶體元件的狀態
25‧‧‧基板
26‧‧‧底電極
27‧‧‧反鐵磁性層
28‧‧‧固定磁性層
29‧‧‧過濾層
20‧‧‧自由磁性層
32、32a、32b、32c‧‧‧MTJ裝置
34、34a、34b、34c‧‧‧MTJ裝置
36‧‧‧位元線0
37‧‧‧位元線1
38‧‧‧互連
39‧‧‧連接結構
40‧‧‧電晶體
42‧‧‧感測線
44‧‧‧字元線
50、51、52‧‧‧選擇電晶體
60‧‧‧MTJ裝置
70‧‧‧記憶體元件
71‧‧‧選擇電晶體
73‧‧‧感測放大器
80a、80b、80c、81a、81b、81c‧‧‧MTJ裝置
82‧‧‧絕緣層
85‧‧‧記憶體元件
86‧‧‧電晶體
87‧‧‧閘極
88‧‧‧感測線
90、91‧‧‧自由層
92‧‧‧電極
95、96、97‧‧‧選擇電晶體
1000‧‧‧計算裝置
1002‧‧‧電路板
1004‧‧‧處理器
1006‧‧‧通訊晶片
BL0‧‧‧位元線0
BL1‧‧‧位元線1
SL‧‧‧感測線
WL‧‧‧字元線
Vref‧‧‧參考電位
Vout‧‧‧輸出電位
圖1A是用於示範在感測儲存於MTJ裝置的資料狀態之時序困難性的圖形。
圖1B是用於示範當使用磁性元件時有效消除圖1A之時序困難性的圖形，而每個磁性元件具有二MTJ裝置，如底下所述。
圖2是顯示MTJ裝置中之諸層的截面正視圖。
圖3是顯示記憶體元件之一實施例的立體圖，其使用 二堆疊的MTJ裝置來形成並且元件連接到記憶體陣列中的線。
圖4是示範記憶體元件和它們個別的選擇電晶體之間的電連接的電示意圖。
圖5A是用於描述將互補資料差異性程式化到記憶體元件裡以達成第一狀態的電示意圖。
圖5B是用於描述將互補資料差異性程式化到記憶體元件裡以達成第二狀態的電示意圖。
圖6A是用於顯示當記憶體元件程式化於第一狀態時來感測記憶體元件中之資料的電示意圖。
圖6B是用於顯示當記憶體元件程式化於第二狀態時來感測記憶體元件中之資料的電示意圖。
圖7是記憶體元件的替換性實施例，其中MTJ裝置的相像區域彼此面對而成堆疊安排。
圖8是用於描述圖7記憶體元件之操作的電示意圖。
圖9是顯示當中使用底下所述記憶體之電腦系統的方塊圖。
32、34‧‧‧MTJ裝置
36‧‧‧位元線0
37‧‧‧位元線1
38‧‧‧互連
39‧‧‧連接結構
40‧‧‧電晶體
42‧‧‧感測線
44‧‧‧字元線
BL0‧‧‧位元線0
BL1‧‧‧位元線1
SL‧‧‧感測線
WL‧‧‧字元線

Claims (20)

  1. 一種磁性記憶體元件，其包括：一個堆疊在另一個之上的二個磁性隧穿接合(MTJ)裝置，每個裝置具有一對端子；電晶體，其耦合於每個MTJ裝置的一端子；以及每個MTJ裝置的另一端子係耦合於一對位元線。
  2. 如申請專利範圍第1項的記憶體元件，其中於該等堆疊的MTJ裝置中，一MTJ裝置的自由層面對另一MTJ裝置的固定層。
  3. 如申請專利範圍第1項的記憶體元件，其中於該等堆疊的MTJ裝置中，一MTJ裝置之固定層和自由層當中一者面對另一MTJ裝置的相像層。
  4. 如申請專利範圍第1項的記憶體元件，其中該等MTJ裝置之每一者的該一端子形成共同端子。
  5. 如申請專利範圍第1項的記憶體元件，其中該等MTJ裝置的每一者包括複數個對齊層。
  6. 如申請專利範圍第1項的記憶體元件，其中施加於該等MTJ裝置的該等端子、該電晶體、該位元線的電位將互補資料差異性程式化到該等MTJ裝置裡。
  7. 如申請專利範圍第6項的記憶體元件，其中根據該記憶體元件是否要程式化成一或零而將該電晶體耦合於二個電位當中一者。
  8. 如申請專利範圍第1項的記憶體元件，其包括感測放大器，其在從該元件讀取資料期間耦合於該電晶體。
  9. 一種記憶體，其包括：複數個元件，每個元件具有一對堆疊的磁性隧穿接合(MTJ)裝置；複數個電晶體，每個電晶體耦合於該等元件當中一者，該電晶體的閘極係耦合於字元線，並且每個電晶體的一端子係耦合於感測線；以及多對位元線，而每個元件係耦合於一對位元線。
  10. 如申請專利範圍第9項的記憶體，其中施加電位在該等字元線、感測線、位元線，以將該等元件之每一者的每對MTJ裝置加以差異性程式化。
  11. 如申請專利範圍第10項的記憶體，其中在從該等元件讀取資料期間，該等感測線耦合於感測放大器。
  12. 如申請專利範圍第11項的記憶體，其中該等感測放大器耦合到相較於該等感測線上之電位的參考電位。
  13. 如申請專利範圍第12項的記憶體，其中每個元件之一堆疊的MTJ裝置具有自由層，其面對該元件之另一MTJ裝置的固定層。
  14. 如申請專利範圍第13項的記憶體，其中每個元件之每個MTJ裝置的該等層係對齊的。
  15. 如申請專利範圍第12項的記憶體，其中每個元件之一堆疊的MTJ裝置具有自由層和固定層，以及其中這些層當中的一者面對該元件之另一MTJ裝置的相像層。
  16. 如申請專利範圍第15項的記憶體，其中每個元件之每個MTJ裝置的該等層係對齊的。
  17. 一種操作磁性記憶體的方法，其包括：選擇性的將記憶體元件的字元線、感測線、位元線耦合於第一電位，而每個記憶體元件包括一對堆疊的磁性隧穿接合(MTJ)裝置和電晶體，以將該等MTJ裝置差異性程式化成第一狀態；選擇性的將該等記憶體元件的該等字元線、感測線、位元線耦合於第二電位，以將該等MTJ裝置差異性程式化成第二狀態；以及施加第三電位到該等字元線和位元線，以偵測該等記憶體元件的該第一和第二狀態。
  18. 如申請專利範圍第17項的方法，其包括將該等元件的感測線經由該等電晶體而耦合於感測放大器的一端子。
  19. 如申請專利範圍第17項的方法，其包括施加參考電位到該等感測放大器的另一端子。
  20. 如申請專利範圍第19項的方法，其中施加該第三電位以偵測該第一和第二狀態包括：施加一電位到一位元線以及施加第二電位到另一位元線，其中該一電位和該第二電位是不同的電位。
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