TW201335448A - ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法 - Google Patents

ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法 Download PDF

Info

Publication number
TW201335448A
TW201335448A TW102115169A TW102115169A TW201335448A TW 201335448 A TW201335448 A TW 201335448A TW 102115169 A TW102115169 A TW 102115169A TW 102115169 A TW102115169 A TW 102115169A TW 201335448 A TW201335448 A TW 201335448A
Authority
TW
Taiwan
Prior art keywords
gan crystal
crystal substrate
substrate
back surface
gan
Prior art date
Application number
TW102115169A
Other languages
English (en)
Other versions
TWI458866B (zh
Inventor
Tanaka Noriko
Original Assignee
Sumitomo Electric Industries
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries filed Critical Sumitomo Electric Industries
Publication of TW201335448A publication Critical patent/TW201335448A/zh
Application granted granted Critical
Publication of TWI458866B publication Critical patent/TWI458866B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/30—Measuring arrangements characterised by the use of optical techniques for measuring roughness or irregularity of surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30617—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Weting (AREA)
  • Led Devices (AREA)

Abstract

本發明之GaN結晶基板(10)中，結晶成長面(10c)相反側之面即背面(10r)之彎度w(R)為-50 μm≦w(R)≦50 μm，且可使背面(10r)之面粗糙度Ra(R)為Ra(R)≦10 μm，背面(10r)之面粗糙度Ry(R)為Ry(R)≦75 μm。又，本發明之半導體裝置(99)之製造方法包含下述步驟：準備上述GaN結晶基板(10)以作為基板，使至少1層第III族氮化物結晶層(20)成長於該GaN結晶基板(10)之結晶成長面(10c)側。藉此，提供一種能夠使結晶性良好之半導體層成長於結晶成長面上、且背面彎度小之GaN結晶基板及其製造方法、以及半導體裝置之製造方法。

Description

GaN結晶基板及其製造方法以及半導體裝置之製造方法
本發明係關於一種使用於發光元件、電子元件、半導體感測器等半導體裝置之GaN結晶基板及其製造方法、以及選擇GaN結晶基板作為基板之半導體裝置之製造方法。
GaN結晶基板作為發光元件、電子元件、半導體感測器等半導體裝置之基板而非常有用。該GaN結晶基板係將利用HVPE(hydride vapor phase epitaxy，氫化物氣相磊晶)法、MOVPE(metal organic vapor phase epitaxial，有機金屬氣相磊晶)法等氣相成長法所成長之GaN結晶切下特定之基板狀，並對其主面進行研削、研磨及/或蝕刻，藉此而形成。
為了使至少1層結晶性(指結晶中原子配置之秩序性，以下同)良好之半導體層於GaN結晶基板之一方之主面即結晶成長面上生成以獲得特性強之半導體裝置，而提出有結晶成長面之彎度及面粗糙度較小之GaN結晶基板(例如參照日本專利特開2000-12900號公報(專利文獻1))。
然而，即便GaN結晶基板之結晶成長面之彎度及面粗糙度小，若GaN結晶基板背面(指另一方之主面，即結晶成長面相反側之面，以下同)之彎度大，則於基板結晶成長面上形成半導體層時，基板背面與基座(係指配置基板之台，以下同)之間所形成之空隙部變大，且自基座 傳至基板之熱分佈不均勻，故無法於基板之結晶成長面上均勻地穩定形成半導體層。因此，無法於基板之結晶成長面上形成結晶性良好之半導體層，故存在無法獲得特性良好之半導體裝置之問題。又，通常GaN結晶基板背面之面粗糙度大於結晶成長面之面粗糙度，當其極大時，會產生與上述相同之問題。
本發明之目的在於提供一種可使結晶性良好之半導體層於結晶成長面上成長之背面彎度較小之GaN結晶基板及其製造方法、以及半導體裝置之製造方法。
本發明之GaN結晶基板係結晶成長面相反側之面即背面之彎度w(R)為-50 μm≦w(R)≦50 μm者。
於本發明之GaN結晶基板中，可將背面之面粗糙度Ra(R)設為Ra(R)≦10 μm。又，可將背面之面粗糙度Ry(R)設為Ry(R)≦75 μm。進而，可將結晶成長面之彎度w(c)設為-50 μm≦w(c)≦50 μm，結晶成長面之面粗糙度Ra(c)設為Ra(c)≦10 nm，並且將結晶成長面之面粗糙度Ry(c)設為Ry(c)≦60 nm。
又，本發明之GaN結晶基板之製造方法係上述GaN結晶基板之製造方法，其包含自所成長之GaN結晶上切下GaN結晶基板之步驟，以及對GaN結晶基板之背面進行處理之步驟，其中對該GaN結晶基板背面之處理步驟包含背面研削步驟、背面研磨步驟以及背面蝕刻步驟中之至少任一步驟。
又，本發明之半導體裝置之製造方法包含下述步驟，即，準備上述GaN結晶基板作為基板，使至少1層第III族氮化物結晶層成長於GaN結晶基板之結晶成長面側。
根據本發明，可提供一種能夠使結晶性良好之半導體層於結晶成長面上成長之背面彎度較小之GaN結晶基板及其製造方法、以及半導 體裝置之製造方法。
結合附圖，自本發明之下述實施方式將易瞭解本發明之上述及其他目的、特徵、態樣及優點。
1‧‧‧GaN結晶
9‧‧‧基座
9s‧‧‧空隙部
10‧‧‧GaN結晶基板
10c‧‧‧結晶成長面
10e‧‧‧外周
10r‧‧‧背面
10p、100p、101p、102p、103p、104p、105p、106p、107p、108p、111p、112p‧‧‧測定點
10u‧‧‧蝕刻部分
12‧‧‧基板支持台
12a‧‧‧非凹部面
12b‧‧‧凹部面
12h‧‧‧支持部
13‧‧‧驅動部
14‧‧‧驅動裝置
15‧‧‧雷射位移計
16‧‧‧位置控制裝置
17‧‧‧雷射位移計控制裝置
18‧‧‧資料解析裝置
20‧‧‧第III族氮化物結晶層(半導體層)
21‧‧‧n型GaN層
22‧‧‧In0.2Ga0.8N層
23‧‧‧Al0.2Ga0.8N層
24‧‧‧p型GaN層
31‧‧‧雷射光
31i‧‧‧入射光
31r‧‧‧反射光
32、33‧‧‧箭頭符號
40‧‧‧彎度曲面
50‧‧‧最佳平面
80‧‧‧半導體積層晶圓
81‧‧‧n側電極
82‧‧‧p側電極
90‧‧‧半導體裝置晶圓
99‧‧‧半導體裝置
120a‧‧‧非凹部面之測定點
120b‧‧‧凹部面之測定點
D+‧‧‧最大移位值Zp所表示之點至最佳平面50之距離
D-‧‧‧最大移位值Zv所表示之點至最佳平面50之距離
L‧‧‧雷射位移計15與基板(GaN結晶基板10)背面10r之距離
La‧‧‧雷射位移計15與基板支持台12之非凹部面12a之距離
Lb‧‧‧雷射位移計15與基板支持台12之凹部面12b之距離
P‧‧‧間距
w(c)‧‧‧結晶成長面之彎度
w(R)‧‧‧背面之彎度
zcp‧‧‧結晶成長面最凸部之移位值
zcv‧‧‧結晶成長面最凹部之移位值
zp‧‧‧背面最凸部之移位值
zv‧‧‧背面最凹部之移位值
圖1A及圖1B係表示本發明GaN結晶基板之背面彎度之模式剖面圖。
圖2係表示本發明GaN結晶基板之背面彎度測定方法之流程圖。
圖3係表示於本發明GaN結晶基板之背面彎度測定方法中所使用之測定裝置之模式圖。
圖4係表示本發明GaN結晶基板之背面彎度測定方法中複數個測定點之模式平面圖。
圖5係表示複數個測定點之排列之模式圖。
圖6A係表示作為各係數之高斯函數f(x,y)排列位置之8附近的高斯濾波器核函數之模式圖。
圖6B係表示σ=5且標準化前的各係數排列之8附近之高斯濾波器核函數之模式圖。
圖6C係表示σ=5且標準化後的各係數排列之8附近之高斯濾波器核函數之模式圖。
圖7A及圖7B係表示本發明GaN結晶基板之背面彎度測定方法中之彎度計算步驟之模式圖。
圖8(a)及圖8(b)係表示本發明GaN結晶基板之製造方法之模式剖面圖。
圖9(a)、圖9(b)以及圖9(c)係表示本發明半導體裝置之製造方法之模式剖面圖。
圖10係表示GaN結晶基板之背面彎度與半導體裝置良率之關係圖。
(實施形態1)
本發明之GaN結晶基板之一實施形態參照圖1A及1B，結晶成長面10c相反側之面即背面10r之彎度w(R)為-50 μm≦w(R)≦50 μm。此處，將如圖1A所示之背面10r成凹形之彎度設為正(以+記號表示)，將如圖1B所示之背面10r成凸形之彎度設為負(以-記號表示)。又，彎度w(R)定義為背面10r中最凸部之移位值Zp與最凹部之移位值Zv之高低差。
參照圖1A及圖1B，若背面10r之彎度w(R)為w(R)<-50 μm或w(R)>50 μm，則形成於GaN結晶基板10與基座9之表面之間的空隙部9s會變大。其結果為，當使至少1層第III族氮化物結晶層20作為半導體層而成長於GaN結晶基板10之結晶成長面10c上時，自基座9傳至GaN結晶基板10之熱分佈會不均勻。因此，無法使半導體層20均勻地穩定成長，故難以製造具有均勻性且特性強之半導體裝置。
自上述觀點而言，較好的是，背面10r之彎度w(R)為-35 μm≦w(R)≦45 μm。此處，如圖1A所示，當背面10r之彎度為正(+)時，形成於背面10r與基座9之表面之間的空隙部9s成為閉空間。相對於此，如圖1B所示，當背面10r之彎度為負(-)時，形成於背面10r與基座9之表面之間的空隙部9s為開空間。因此，使半導體層20於基板10之結晶成長面10c上成長時，彎度為正(+)時基板之熱分佈小於彎度為負(-)時基板之熱分佈。可認為較佳彎度區域為正側大於負側。
此處，基板(GaN結晶基板10)之背面10r通常面粗糙度較大，因此為了正確地測定背面10r之彎度，利用以下方法而測定基板(GaN結晶基板10)背面10r之彎度。參照圖2，本測定方法係使用雷射位移計而測定基板結晶成長面相反側之面即背面之彎度者，其係包含下述步驟之基板背面彎度測定方法：基板檢測步驟S1，將基板配置於基板支持臺上，使用雷射位移計而檢測與基板背面之複數個測定點分別對應之複數個 移位值；雜訊去除步驟S2，去除複數個移位值所含有之雜訊；外周部去除步驟S3，自複數個移位值中去除與基板外周部之測定點分別對應之複數個移位值，計算複數個計算用移位值；平滑化步驟S4，對複數個計算用移位值進行平滑化處理，計算彎度曲面；最佳平面計算步驟S5，計算與彎度曲面之距離設為最小之最佳平面；以及彎度計算步驟S6，計算彎度曲面相對於最佳平面於一方側以最大移位值而表示之點與最佳平面之距離、及於他方側以最大移位值而表示之點與最佳平面之距離之和，作為彎度。藉由該測定方法，對於背面之面粗糙度較大之(例如面粗糙度Ra為50 nm以上之)基板，亦能夠測定基板背面之彎度。再者，所謂面粗糙度Ra，係指自粗糙度曲線僅抽取於其平均線方向之基準長度，並合計自該抽取部分之平均線至測定曲線為止之偏差之絕對值，將其以基準長度加以平均後所得之值。又，於圖2中，以實線框包圍之步驟表示必需步驟，以虛線框包圍之步驟表示任意步驟。
此處，參照圖3，所謂雷射位移計15，係指將雷射光31照射至基板(GaN結晶基板10)之背面10r，由此而測定基板(GaN結晶基板10)背面10r之移位之裝置。雷射之種類無特別限制，可使用波長為670 nm之紅色半導體雷射等，並且測定方式無特別限制，可使用雷射聚焦方式等。又，雷射聚集方式之雷射位移計與光干涉方式之平坦度測定裝置相比，精度低，但能夠測定面粗糙度Ra為50 nm以上之粗糙背面。又，雷射聚集方式之雷射位移計與光干涉方式之平坦度測定裝置不同，由於獲得反射光31r，故能夠對移位值進行解析及處理。
參照圖3及圖4，基板(GaN結晶基板10)配置於基板支持台12上。基板(GaN結晶基板10)於基板支持台12上之配置方法無特別限制，較好的是，於具有3點支持部12h之基板支持台12上，將基板(GaN結晶基板10)之結晶成長面10c配置成由上述3點支持部12h加以支持。僅由3點支持部12h而支持基板(GaN結晶基板10)之結晶成長面10c之外周部，藉此 可使彎度測定時之結晶成長面10c之損傷減到最小限度。又，即使基板(GaN結晶基板10)由上述3點支持而傾斜，亦可計算與彎度曲面(指表示背面彎度之曲面，以下同)之距離設為最小之最佳平面，且計算該彎度曲面與最佳平面之距離，以此來抵消基板(GaN結晶基板10)之傾斜。
參照圖2~圖4，基板檢測步驟S1無特別限制，可由下述方式而進行，即，使基板(GaN結晶基板10)向二維方向(指圖4中X方向及Y方向，以下同)階段性地移動，來測定雷射位移計15與基板(GaN結晶基板10)背面10r之距離L。此處，向基板(GaN結晶基板10)之二維方向之階段性移動係藉由使將基板支持台12與驅動裝置14連結之驅動部13向二維方向階段性地移動而進行。此處，驅動裝置14由位置控制裝置16而控制。
此時，基板背面之複數個測定點中照射有雷射光31之測定點(任意指定之測定點)100p之二維方向之位置資料，經由位置控制裝置16而彙集於資料解析裝置18。此處，圖3之箭頭符號32表示位置資料之傳送方向。
距離L之測定方法無特別限制，例如可利用雷射聚焦方式而進行。此處，所謂之雷射聚焦方式係指以下之測定方式。來自雷射位移計15內之光源之入射光31i經由雷射位移計15內因音叉而高速上下移動之物鏡(未圖示)照射至基板(GaN結晶基板10)背面10r之任意指定之測定點100p。來自該任意指定之測定點100p之反射光31r通過雷射位移計15內之針孔(未圖示)而到達受光元件(未圖示)。根據共焦點原理，當入射光31i在將焦點聚集於基板(GaN結晶基板10)背面10r之任意指定之測定點100p時，反射光31r於上述針孔位置聚光成一點並射入至受光元件中。利用感測器(未圖示)而測定此時上述音叉之位置，由此可測定雷射位移計15與基板(GaN結晶基板10)背面10r之任意指定測定點100p之距離L。以此方式，可測定基板(GaN結晶基板10)背面10r之任意指定測定點100p之移位值z(a,b)(指Z方向之移位值，以下同)。
此時，基板(GaN結晶基板10)背面10r之複數個測定點10p中任意指定之測定點100p之移位值資料經由雷射位移計控制裝置17而彙集於資料解析裝置18。此處，圖3之箭頭符號33表示移位值資料之傳送方向。
其次，如圖3及圖4所示，於使基板階段性地(例如，向X方向或Y方向以固定間距P)移動之後進行上述測定，藉此可獲得上述任意指定之測定點100p中以間距P而鄰接之測定點的二維方向(X方向及Y方向)之位置資料及Z方向之移位值資料。重複進行該操作，可獲得基板(GaN結晶基板10)背面10r之複數個測定點10p各自的二維方向(X方向及Y方向)之位置資料及Z方向之移位值資料。藉此而獲得之二維方向(X方向及Y方向)之位置資料及Z方向之移位值資料彙集於資料解析裝置18。
再者，如圖4所示，在使圓形基板(GaN結晶基板10)向二維方向以固定間距P階段性地移動時，有時雷射光照射至基板支持台12上，而非照射至基板(GaN結晶基板10)之背面10r。如圖4所示，當將基板(GaN結晶基板10)配置於基板支持台12之凹部時，可存在基板支持台12之非凹部面12a之測定點120a及凹部面12b之測定點120b。
於上述情形時，參照圖3，可以下述方式去除測定點120a及120b，並檢測出分別對應於基板(GaN結晶基板10)背面10r之複數個測定點10p之複數個移位值。即，僅檢測與雷射位移計15之距離L相比於雷射位移計15與基板支持台12之非凹部面12a之距離La、及雷射位移計15與基板支持台12之凹部面12b之距離Lb為La<L<Lb之任意指定之測定點100p，藉此而去除上述測定點120a及120b，獲得分別對應於基板(GaN結晶基板10)背面10r之複數個測定點10p之複數個移位值。
又，雜訊去除步驟S2若係去除複數個移位值所含有之雜訊，則無特別限制，但較好的是使用中值濾波器而進行。此處，參照圖5，所謂中值濾波器，係指於上述複數個移位值(指與基板(GaN結晶基板10)背面10r之複數個測定點10p分別對應之複數個移位值，以下同)中，將任 意指定之移位值z(a，b)(指與任意指定之測定點10op對應之移位值，以下同)替換為以升序或降序排列位於移位值z(a,b)及移位值z(a,b)附近之複數個移位值z(a-1,b+1)、z(a-1,b)、z(a-1,b-1)、z(a,b+1)、z(a,b-1)、z(a+1,b+1)、z(a+1,b)、z(a+1,b-1)(指與任意指定之測定點100p附近之複數個測定點101p、102p、103p、104p、105p、106p、107p及108p分別對應之移位值，以下同)時之中央值(Median)之濾波器。此處，於圖5中，移位值z(a，b)及移位值z(a，b)附近之複數個移位值z(a-1,b+1)、z(a-1,b)、z(a-1,b-1)、z(a,b+1)、z(a,b-1)、z(a+1,b+1)、z(a+1,b)、z(a+1,b-1)於2維方向(X方向及Y方向)上以固定間距P而排列。
再者，於圖5中，使用環繞鄰接於任意指定移位值之8個移位值z(a-1,b+1)、z(a-1,b)、z(a-1,b-1)、z(a,b+1)、z(a,b-1)、z(a+1,b+1)、z(a+1,b)及z(a+1,b-1)作為附近之複數個移位值(將此中值濾波器稱為8附近之中值濾波器)，但附近之複數個測定點並非限定為8個。例如，亦可使用移位值附近之24個測定點(將此中值濾波器稱為24附近之中值濾波器)。
又，外周部去除步驟S3若係計算自複數個移位值中去除與基板外周部之測定點分別對應之複數個移位值後之複數個計算用移位值者，則無特別限制，但於雜訊去除步驟S2中使用8附近之中值濾波器時，參照圖4，較好的是，自上述複數個移位值中，將與自外周10e至內側之至少2個測定點111p、112p分別對應之移位值作為與基板(GaN結晶基板10)外周部之測定點分別對應之移位值而去除。
當於雜訊去除步驟S2中使用8附近之中值濾波器時，參照圖4，自基板(GaN結晶基板10)外周10e至上述1及2個內側之移位值附近之8個移位值中之至少1個移位值，成為基板支持台12之非凹部面12a或凹部面12b之移位值，其原因在於，並未由上述雜訊去除步驟而去除雜訊。以此方式去除與自複數個移位值至基板外周部之測定點分別對應之複數個移位值，由此可獲得複數個計算用移位值。
又，參照圖7A及7B，平滑化步驟S4若係對上述複數個計算用移位值進行平滑化處理以計算彎度曲面40者，則無特別限制，但較好的是使用高斯濾波器而進行。此處，所謂高斯濾波器，係指將複數個計算用移位值中任意指定之移位值z(a,b)替換為對移位值z(a,b)及移位值z(a,b)附近之複數個移位值z(a-1,b+1)、z(a-1,b)、z(a-1,b-1)、z(a,b+1)、z(a,b-1)、z(a+1,b+1)、z(a+1,b)、z(a+1,b-1)之高斯函數f(x,y)加權而使用之加權平權值z'(a,b)。利用該平滑化處理，即便為面粗糙度較大之(例如面粗糙度Ra為50 nm以上之)背面，亦能夠進行彎度測定。
二維高斯函數f(x,y)由下數(1)表示。此處，a及b表示分別任意指定之測定點之X方向及Y方向之座標值，σ表示標準偏差(σ2為方差)，N表示標準化常數。
由式(1)可明確，測定點(x,y)與任意指定之測定點(a,b)之距離越遠，則f(x,y)之值越小，且加權越小。又，若σ值越大，則由測定點(x,y)與測定點(a,b)之距離不同而導致之加權大小之差越小。
於以上描述中，使用環繞鄰接於任意指定移位值之8個移位值z(a-1,b+1)、z(a-1,b)、z(a-1,b-1)、z(a,b+1)、z(a,b-1)、z(a+1,b+1)、z(a+1,b)及z(a+1,b-1)作為附近之複數個移位值(將此高斯濾波器稱為8附近之高斯濾波器)，但附近之複數個移位值並非限定於8個。例如，亦可使用移位值附近之24個之移位值(將此高斯濾波器稱為24附近之高斯濾波器)。
所謂使用8附近之高斯濾波器，具體而言，係對圖5所示之複數個移位值z(a-1,b+1)、z(a-1,b)、z(a-1,b-1)、z(a,b+1)、z(a,b)、z(a,b-1)、z(a+1,b+1)、z(a+1,b) 及z(a+1,b-1)之各自中，將任意指定之移位值z(a,b)替換為將高斯函數f(x,y)(此處x=a-1、a、及a+1；y=b-1、b、及b+1)加權並進行加權平均後之z'(a,b)，作為圖6A之核函數(係以矩陣形式表示各移位值之濾波器係數者，以下同)所示之各係數。即，指由下式(2)而獲得z'(a,b)。
成為高斯濾波器各係數之高斯函數f(x,y)，取決於自任意指定之移位值測定點(a,b)至測定點(x,y)之距離及標準偏差σ。例如，圖6B表示σ=5且標準化前之8附近的高斯濾波器之各係數f(x,y)值之排列，圖6C表示σ=5且標準化後之8附近的高斯濾波器之各係數f(x,y)值之排列。此處，所謂標準化，係指一邊保持高斯濾波器各係數f(x,y)之比率，一邊將各係數f(x,y)之和修正為1。
又，參照圖7A及7B，最佳平面計算步驟S5若係計算與彎度曲面40之距離設為最小之最佳平面50者，則無特別限制，但較好的是，以使經平滑化處理之複數個計算用移位值中之各移位值所表示之點與最佳平面50之距離之平方和為最小之方式，而計算最佳平面50。使用該最小平方法，可獲得表示3點所支持之基板(GaN結晶基板10)背面10r全體之平均傾斜之最佳平面50。
又，參照圖7A及7B，彎度計算步驟S6係計算彎度曲面40相對於最佳平面50而具有之於一方側以最大移位值Zp所表示之點與最佳平面50 之距離D+、及於他方側以最大移位值Zv所表示之點與最佳平面50之距離D-之和，作為彎度。以此方式可抵消自彎度曲面40至最佳平面50所示之基板(GaN結晶基板10)背面10r全體之傾斜，並且可正確地測定基板(GaN結晶基板10)背面10r之彎度。因此，GaN結晶基板10背面10r之彎度w(R)可由w(R)=D++D-而計算。
參照圖2，於上述GaN結晶基板背面之彎度測定方法中，較好的是，重複進行1次以上最佳化循環C1，該循環C1含有上述平滑化步驟S4、最佳平面計算步驟S5以及彎度計算步驟S6。重複進行1次以上之上述最佳化循環C1，可使基板10背面10r之彎度曲面更平滑，由此可使由面粗糙度導致之影響更小，故可更正確地測定背面10r之彎度。此處，對於最佳化循環C1之重複次數無特別限制，重複次數可為，直至使某最佳化循環前之彎度值與該最佳化循環後之彎度值之差較好的是0.5 μm以下，更好的是0.1 μm以下為止。又，重複次數可為，直至使某最佳化循環前之彎度值與該最佳化循環後之彎度值之差、與該最佳化循環前之彎度值之比，較好的是0.05以下，更好的是0.01以下為止。
又，參照圖2，較好的是，於重複進行上述最佳化循環C1期間，或者於最佳化循環C1中之平滑化步驟S4之後，包含至少1次雜訊去除步驟S2。於該時序，由於包含至少1次雜訊去除步驟S2，故可更有效地去除複數個移位值所含有之雜訊，且可更正確地測定背面10r之彎度。
於本實施形態之GaN結晶基板中，背面之面粗糙度Ra(R)較好的是Ra(R)≦10 μm。此處，所謂面粗糙度Ra亦稱為算術平均粗糙度Ra，係指自粗糙度曲線僅抽取於其平均線方向之基準長度，並合計自該抽取部分之平均線至測定曲線為止之偏差之絕對值，將其以基準長度加以平均後所得之值。若背面之面粗糙度Ra(R)為Ra(R)>10 μm，則當使至少1層第III族氮化物結晶層作為半導體層而成長於GaN結晶基板之結晶成長面側時，GaN結晶基板與基座之間之接觸會不均勻，致使自基座 傳至GaN結晶基板之熱分佈變得不均勻。自減小該GaN結晶基板之熱分佈之觀點而言，更好的是背面之面粗糙度Ra(R)為Ra(R)≦6 μm。
另一方面，若背面之面粗糙度Ra(R)過小，則受到高溫加熱之基座所輻射之熱輻射光經背面反射，使基板對熱輻射光之吸收降低，因而導致基板之加熱效率下降。自該觀點而言，較好的是，背面之面粗糙度Ra(R)為Ra(R)≧1 μm，更好的是Ra(R)≧2 μm。
於本實施形態之GaN結晶基板中，背面之面粗糙度Ry(R)較好的是Ry(R)≦75 μm。此處，所謂面粗糙度Ry亦稱為最大高度Ry，係指自粗糙度曲線僅抽取於其平均線方向之基準長度，自該所抽取部分之平均線至最高山頂為止之高度與至最低谷底為止之深度之和。若背面之面粗糙度Ry(R)為Ry(R)>75 μm，則當使至少1層第III族氮化物結晶層成長於GaN結晶基板之結晶成長面側而作為半導體層時，GaN結晶基板與基座之間之接觸會不均勻，致使自基座傳至GaN結晶基板之熱分佈變得不均勻。自減小該GaN結晶基板之熱分佈不均勻之觀點而言，更好的是，背面之面粗糙度Ry(R)為Ry(R)≦50 μm。
另一方面，若背面之面粗糙度Ry(R)過小，則自受到高溫加熱之基座所輻射之熱輻射光經背面反射，使基板對熱輻射光之吸收降低，因而導致基板之加熱效率下降。自該觀點而言，較好的是，背面之面粗糙度Ry(R)為Ry(R)≧3 μm，更好的是Ry(R)≧10 μm。
於本實施形態之GaN結晶基板中，基板之結晶成長面之彎度w(c)之絕對值、面粗糙度Ra(c)及Ry(c)越小，則成長於結晶成長面側之半導體層即第III族氮化物結晶層之結晶性會越高。自該觀點而言，較好的是，GaN結晶基板之結晶成長面之彎度w(c)為-50 μm≦w(c)≦50 μm，更好的是-35 μm≦w(c)≦45 μm。又，結晶成長面之面粗糙度Ra(c)較好的是Ra(c)≦10 nm，更好的是Ra(c)≦5 nm。又，結晶成長面之面粗糙度Ry(c)較好的是Ry(c)≦60 nm，更好的是Ry(c)≦30 nm。再者，此處參照圖1A 及1B，彎度w(c)定義為結晶成長面10c之最凸部之移位值Zcp與最凹部之移位值Zcv之高低差。
再者，自提高基板之加熱效率之觀點而言，本實施形態之GaN結晶基板較好的是熱輻射光之吸收係數較高者。自該觀點而言，本實施形態之GaN結晶基板之峰值波長為450 nm~550 nm之光之吸收係數較好的是，1.5 cm-1以上且10 cm-1以下。若該光之吸收係數低於1.5 cm-1，則光會透過基板而並未被吸收，由此導致基板之加熱效率下降。若該光之吸收係數高於10 cm-1，則基板中之雜質較多，由此導致結晶性下降。
又，自減小基板內之熱分佈之觀點而言，本實施形態之GaN結晶基板之導熱率較好的是160 W/mK以上。又，自抑制升降溫時之基板變形之觀點而言，本實施形態之GaN結晶基板熱膨脹係數較好的是，3×10-6K-1以上且6×10-6K-1以下。
(實施形態2)
參照圖8，本發明之GaN結晶基板之製造方法係實施形態1之GaN結晶基板之製造方法，其包含自GaN結晶1切下GaN結晶基板10之步驟(參照圖8(a))，以及對GaN結晶基板10之背面10r進行處理步驟(參照圖8(b))，其中對GaN結晶基板10之背面10r之處理步驟包含研削背面10r之步驟、研磨背面10r之步驟以及蝕刻背面10r之步驟中之至少任一步驟。
參照圖8(a)，所謂自GaN結晶1切下GaN結晶基板10之步驟，係指使用內周刃、外周刃以及鋼絲鋸等，自所成長之GaN結晶1上切下特定形狀之GaN結晶基板10之步驟。此處，對於GaN結晶1之成長方法無特別限制，可於較短時間內獲得直徑為5.08 cm(2英吋)以上之大型結晶，因而較好的是使用HVPE法、MOVPE法等氣相成長法。
參照圖8(b)，對GaN結晶基板10之背面10r進行處理之步驟包含： 研削GaN結晶基板10之背面10r之步驟(研削步驟)、研磨GaN結晶基板10之背面10r之步驟(研磨步驟)以及蝕刻GaN結晶基板10之背面10r之步驟(蝕刻步驟)中之至少任一步驟。進行含有上述步驟之GaN結晶基板背面之處理步驟，可獲得結晶成長面相反側之面即背面之彎度w(R)為-50 μm≦w(R)≦50 μm之GaN結晶基板。又，藉由調節研削條件、研磨條件及/或蝕刻條件，而可獲得背面之面粗糙度Ra(R)為Ra(R)≦10 μm及/或背面之面粗糙度Ry(R)為Ry(R)≦75 μm之GaN結晶基板。
此處，所謂研削(grinding)係指使以黏接劑將研磨粒固定後之固定式研磨粒一邊進行高速旋轉，一邊與對象物接觸，以此削掉對象物之面。藉由該研削而形成粗糙面。於研削GaN結晶基板之背面時，較好的是使用含有下述研磨粒之固定式研磨粒，即，由硬度高於GaN結晶之SiC、Al2O3、金剛石以及CBN(cubic boron nitride，立方氮化硼，以下同)等形成，粒徑約為10 μm以上且100 μm以下。
又，所謂研磨(lapping)係指使平臺與對象物經由游離式研磨粒(指未被固定之研磨粒，以下同)一邊相互旋轉一邊接觸，或者使固定式研磨粒與對象物一邊相互旋轉一邊接觸，以此而研磨對象物之面。利用上述研磨可形成面粗糙度小於研削時之面，其與微研磨(polishing)時相比為粗糙面。當研磨GaN結晶基板之背面時，較好的是使用下述研磨粒，即，由硬度高於GaN結晶之SiC、Al2O3、金剛石以及CBN等形成，粒徑約為0.5 μm以上且15 μm以下。
又，所謂蝕刻，係指為了去除因切下(切削)對象物、以及對其後之對象物之面進行研削及/或研磨所產生之加工變質層及殘留物(例如切削屑、研削屑、研磨屑、研磨粒或蠟等)，而對該面進行化學性或物理性蝕刻加工(蝕刻部分10u)。面之粗糙度亦可由上述蝕刻而維持。當對GaN結晶基板之背面進行蝕刻時，較好的是利用蝕刻劑而進行濕蝕刻。作為蝕刻劑而言，較好的是使用NH3及H2O2之混合溶液、KOH溶 液、NaOH溶液、HCl溶液、H2SO4溶液、H3PO4溶液以及H3PO4與H2SO4之混合溶液等。此處，上述溶液及混合溶液之溶劑較好的是使用水。又，上述蝕刻劑亦可藉由水等溶劑而適當稀釋後使用。
又，於本實施形態之GaN結晶基板之製造方法中，對GaN結晶基板之結晶成長面進行處理。為了製造特性良好之半導體裝置，必須使結晶性良好之至少1層第III族氮化物結晶層作為半導體層而成長於結晶成長面側。因此，較好的是，GaN結晶基板之結晶成長面之彎度w(c)為-50 μm≦w(c)≦50 μm，結晶成長面之面粗糙度Ra(c)為Ra(c)≦10 nm，結晶成長面之面粗糙度Ry(c)為Ry(c)≦60 nm。
為獲得具有上述彎度w(c)、面粗糙度Ra(c)以及Ry(c)之結晶成長面，於對自GaN結晶上切下之GaN結晶基板之結晶成長面進行處理之步驟中，除了進行與處理背面之步驟中之研削步驟、研磨步驟及/或蝕刻步驟相同之研削步驟、研磨步驟及/或蝕刻步驟之外，亦進行微研磨(polishing)步驟。
此處，所謂微研磨(polishing)係指使研磨墊與對象物經由游離式研磨粒一邊相互旋轉一邊接觸，或者使固定式研磨粒與對象物一邊相互旋轉一邊接觸，以此而細微地研磨對象物之面，使其平滑化。藉由該微研磨而形成面粗糙度小於研磨時之結晶成長面。
對於上述微研磨之方法無特別限制，較好的是使用機械研磨或化學機械研磨(以下稱為CMP(Chemical Mechanical Polishing，化學機械研磨))。所謂機械研磨或CMP係指如下方法，即，分別插入含有研磨粒之漿料，使研磨墊與對象物一邊相互旋轉一邊接觸，藉此而機械地微研磨對象物之面或者化學且機械地微研磨對象物之面。作為研磨粒，為減小面粗糙度Ra及Ry，可單獨使用或者併用平均粒徑為0.1 μm以上且3 μm以下之微粒，其硬度高於GaN之SiC、Si3N4、Al2O3、金剛石、CBN等，或硬度低於GaN之SiO2、CuO、TiO2、ZnO、NiO、Cr2O3、 Fe2O3、CoO、MnO等。又，為提高化學研磨効果，漿料較好的是，具有pH≦5之酸性或pH≧9之鹼性，或者添加有過氧化氫(H2O2)、二氯異氰尿酸、硝酸、過錳酸鉀以及氯化銅等氧化劑，以提高ORP(oxidation reduction potential，氧化還原電位)(例如，ORP≧400 mV)。
(實施形態3)
參照圖9，本發明半導體裝置之製造方法之一實施形態包含下述步驟，即，準備實施形態1之GaN結晶基板10作為基板，並使至少1層第III族氮化物結晶層20成長於GaN結晶基板10之結晶成長面10c側。藉由該製造方法，可使第III族氮化物結晶層20作為半導體層而穩定地成長於GaN結晶基板10之結晶成長面10c側，由此可獲得特性良好之半導體裝置99。
本實施形態之半導體裝置之製造方法更具體而言，首先參照圖9(a)，首先於GaN結晶基板10之結晶成長面10c上，依序形成n型GaN層21、In0.2Ga0.8N層22、Al0.2Ga0.8N層23以及p型GaN層24作為第III族氮化物結晶層20，由此獲得半導體積層晶圓80。其次，參照圖9(b)，於半導體積層晶圓80之GaN結晶基板10之背面10r形成n側電極81，並且於第III族氮化物結晶層20之上表面(即，p型GaN層24之上表面)形成p側電極82，由此獲得半導體裝置晶圓90。其次，參照圖9(c)，將半導體裝置晶圓90分割成晶片而獲得作為半導體裝置99之LED(Light Emitting Diode，發光二極體)。
[實施例] (比較例1)
1. GaN結晶基板之製造
參照圖8(a)，自利用HVPE法而成長之GaN結晶1上切下直徑5.08 cm(2英吋)×厚度550 μm之GaN結晶基板10，參照圖8(b)，對GaN結晶基板10之背面10r及結晶成長面10c進行以下處理。背面之處理藉由下述 方式而進行，即，使用以黏接劑將粒徑為125 μm之CBN研磨粒固定後之固定式研磨粒來進行研削(研削步驟)；使用粒徑為24 μm之金剛石研磨粒來進行研磨(研磨步驟)；以及使用以體積比為1：1：2而混合30質量百分比之胺水、40質量百分比之過氧化氫水以及純水後之NH3及H2O2之混合水溶液來進行蝕刻(蝕刻步驟)。又，結晶成長面之處理藉由下述方式而進行，即，使用以黏接劑將平均粒徑為125 μm之CBN研磨粒固定後之固定式研磨粒來進行研削(研削步驟)；依序使用平均粒徑為20 μm、10 μm以及5 μm之3種SiC研磨粒來進行研磨(研磨步驟)；使用30質量百分比之NaOH水溶液來進行蝕刻(蝕刻步驟)；以及使用含有平均粒徑為1 μm之TiO2研磨粒之pH=12、ORP=450 mV之漿料來進行CMP(微研磨步驟)。
2. GaN結晶基板之背面及結晶成長面之彎度以及面粗糙度之測定
參照圖1A及1B，使用雷射聚焦方式之雷射位移計(Keyence公司製LT-9010(雷射輸出部)及LT-9500(雷射控制部))、XY位置控制器(COMS公司製CP-500)以及高速類比電壓資料收集裝置(COMS公司製CA-800)，以下述方式測定經上述處理之GaN結晶基板10之背面10r之彎度w(R)。該雷射位移計使用雷射波長為670 nm之紅色半導體雷射。
參照圖2~圖4，首先，將GaN結晶基板10配置於基板支持台12上，使其結晶成長面10c之外周部由3個支持部12h而支持。其次，使用雷射位移計15來檢測與GaN結晶基板10之背面10r之複數個測定點10p分別對應之複數個移位值(基板檢測步驟S1)。此處，將測定點10p之間距P設為700 μm，以此測定與約5000點之複數個測定點10p分別對應之複數個移位值。其後，使用8附近之中值濾波器而去除複數個移位值所含有之雜訊(雜訊去除步驟S2)。隨後，計算自複數個移位值中去除與自GaN結晶基板10之外周10e至3個內側為止之測定點分別對應之複數個移位值之後之複數個計算用移位值(外周部去除步驟S3)。
其次，使用圖6C所示之標準化後的σ=5之8附近之高斯濾波器，來對上述複數個計算用移位值進行平滑化處理，並計算彎度曲面(平滑化步驟S4)。其後，以使經平滑化處理之複數個計算用移位值中之各移位值所表示之點與最佳平面之距離之平方和為最小之方式，而計算最佳平面(最佳平面計算步驟S5)。其後，計算彎度曲面相對於最佳平面所具有之於一方側以最大移位值而表示之點與最佳平面之距離、及於他方側以最大移位值而表示之點與最佳平面之距離之和，作為彎度(彎度計算步驟S6)。由此方式所計算之彎度為57.4 μm。
其次，於使用8附近之中值濾波器而去除複數個計算用移位值所含有之雜訊(雜訊去除步驟S2)後，再次重複進行1次最佳化循環，該最佳化循環依序進行上述平滑化步驟S4、最佳平面計算步驟S5以及彎度計算步驟S6。由此方式所計算之彎度為54.9 μm。
其次，進而重複1次上述最佳化循環。以此所計算之彎度為54.5 μm，與方才所計算之彎度之差為0.5 μm以下，故結束最佳化循環，計算GaN結晶基板之背面之彎度w(R)為54.5 μm。又，使用光干涉方式之平坦度測定裝置來測定經上述處理之GaN結晶基板10之結晶成長面10c之彎度w(c)，結果為48.2 μm。
又，分別使用3D-SEM(3-dimension scanning electron microscope，三維掃描式電子顯微鏡)於110 μm×80 μm之範圍進行測定，以及使用雷射聚焦方式之雷射位移計於750 μm×700 μm之範圍進行測定，並且自該測定範圍，自任意指定之粗糙度曲線抽取於其平均線方向之基準長度，合計自該抽取部分之平均線至測定曲線為止之偏差之絕對值，將其以基準長度加以平均，藉此計算經上述處理之GaN結晶基板10之背面10r之面粗糙度Ra(R)及結晶成長面10c之面粗糙度Ra(c)，結果為Ra(R)=11.8 μm，Ra(c)=4 nm。
又，當使用雷射聚焦方式之雷射位移計於750 μm×700 μm之範圍 進行測定，並且自該測定範圍，自任意指定之粗糙度曲線抽取於其平均線方向之基準長度，求出自該抽取部分之平均面至最高山頂為止之高度與至最低谷底為止之深度之和，藉此計算經上述處理之GaN結晶基板10之背面10r之面粗糙度Ry(R)及結晶成長面10c之面粗糙度Ry(c)，結果為Ry(R)=89.2 μm，Ry(c)=38 nm。
又，利用分光測定裝置而測定經上述處理之GaN結晶基板10之峰值波長為450 nm~550 nm之光之吸收係數，結果為6.8 cm-1。又，使用由雷射閃光產生之二維測定法於18 mm×18 mm之範圍測定該GaN結晶基板10之導熱率，結果為165 W/mK。又，利用雷射干擾法而測定該GaN結晶基板10之熱膨脹係數，結果為4.2×10-6 K-1。
3.半導體裝置之製造
參照圖9(a)，利用MOVPE法使厚度為5 μm之n型GaN層21、厚度為3 nm之In0.2Ga0.8N層22、厚度為60 nm之Al0.2Ga0.8N層23以及厚度為150 nm之p型GaN層24依序成長於上述GaN結晶基板10之結晶成長面10c上，作為第III族氮化物結晶層20，由此可獲得半導體積層晶圓80。利用光激光譜儀法(以下稱為PL法)對所獲得之半導體積層晶圓80之發光強度之分佈進行評估。
具體而言，對直徑為5.08 cm(2英吋)之半導體積層晶圓80之第III族氮化物結晶層20側的主面上之複數個測定點，照射所具有之能量大於第III族氮化物結晶層20中之任一層禁帶寬之雷射光(峰值波長為325 nm之He-Cd雷射光)，並測定所激發之發光強度。各測定點散佈於上述半導體積層晶圓80之第III族氮化物結晶層20側之主面的整個面上，並於該主面上平行之二維方向以1 mm之間距而排列。此處，半導體積層晶圓80之發光強度之分佈係使用發光強度最小之自外周80e起5 mm以內之外周部發光強度IE相對於發光強度最大之中央部發光強度Ic之百分率(100×IE/Ic，以下稱為外周部之相對發光強度)而進行評估。顯示出 該外周部相對發光強度之值越小，則發光強度之分佈越大，外周部相對發光強度之值越大，則發光強度之分佈越小。本比較例之外周部相對發光強度為0.06，發光強度之分佈較大。其結果歸納於表1。
其次，參照圖9(b)，當將該半導體積層晶圓80分離為各晶片時，於GaN結晶基板10之背面10r之中央部的位置處，形成直徑80 μm×厚度100 nm之n側電極81，並於p型GaN層24之上表面形成厚度為100 nm之p側電極82，由此獲得半導體裝置晶圓90。
其次，參照圖9(c)，將該半導體裝置晶圓90分離為400 μm×400 μm之各晶片，獲得作為半導體裝置99之LED。所獲得之半導體裝置99之良率(係指所獲得之具有固定發光強度之製品的半導體裝置數量相對於晶片化後之半導體裝置總數之百分率，以下同)較低，為25%。其結果歸納於表1。
(實施例1)
於GaN結晶基板製造時之背面處理中，使用以黏接劑將粒徑為84 μm之CBN研磨粒固定後之固定式研磨粒進行研削(研削步驟)；使用粒徑為12 μm之SiC研磨粒進行研磨(研磨步驟)；使用85質量%之磷酸水溶液與90質量%之硫酸水溶液以體積比1：1混合所得之H3PO4及H2SO4之混合水溶液進行蝕刻(蝕刻步驟)；除此之外，以與比較例1相同之方式而製造GaN結晶基板，並測定該GaN結晶基板之背面及結晶成長面之彎度以及面粗糙度。所獲得之GaN結晶基板之背面彎度w(R)為-22.8 μm，面粗糙度Ra(R)為10.2 μm，面粗糙度Ry(R)為78.5 μm。再者，該GaN結晶基板之結晶成長面之彎度w(c)為-17.4 μm，面粗糙度Ra(c)及Ry(c)之任一方均與比較例1相同。又，該GaN結晶基板之峰值波長為450 nm~550 nm之光吸收係數、導熱率以及熱膨脹係數之任一方均與比較例1相同。
其次，使用本實施例中所獲得之GaN結晶基板，以與比較例1相同 之方式，經半導體積層晶圓及半導體裝置晶圓而製造半導體裝置。本實施例之半導體積層晶圓之外周部之相對發光強度較大，為0.16(即，發光強度分佈較小)。又，半導體裝置之良率較大，為44%。其結果歸納於表1。
(實施例2)
於GaN結晶基板製造時之背面處理中，使用以黏接劑將粒徑為63 μm之Al2O3研磨粒固定後之固定式研磨粒進行研削(研削步驟)；使用粒徑為8 μm之Al2O3研磨粒進行研磨(研磨步驟)；以及使用25質量%之KOH水溶液進行蝕刻(蝕刻步驟)；除此之外，以與比較例1相同之方式而製造GaN結晶基板，並測定該GaN結晶基板之背面及結晶成長面之彎度以及面粗糙度。所獲得之GaN結晶基板之背面之彎度w(R)為-19.1 μm，面粗糙度Ra(R)為6.8 μm，面粗糙度Ry(R)為55 μm。再者，該GaN結晶基板之結晶成長面之彎度w(c)為-16.7 μm，面粗糙度Ra(c)及Ry(c)之任一方均與比較例1相同。又，該GaN結晶基板之峰值波長為450 nm~550 nm之光吸收係數、導熱率以及熱膨脹係數之任一方均與比較例1相同。
其次，使用本實施例中所獲得之GaN結晶基板，以與比較例1相同之方式，經過半導體積層晶圓及半導體裝置晶圓而製造半導體裝置。本實施例之半導體積層晶圓之外周部之相對發光強度較大，為0.29(即，發光強度分佈較小)。又，半導體裝置之良率較大，為57%。其結果歸納於表1。
(實施例3)
於GaN結晶基板製造時之背面處理中，使用以黏接劑將粒徑為32 μm之金剛石研磨粒固定後之固定式研磨粒進行研削(研削步驟)，以及使用25質量%之KOH水溶液進行蝕刻(蝕刻步驟)，除此之外，以與比較例1相同之方式而製造GaN結晶基板，並測定該GaN結晶基板之背面及 結晶成長面之彎度以及面粗糙度。所獲得之GaN結晶基板之背面之彎度w(R)為-3.4 μm，面粗糙度Ra(R)為4.9 μm，面粗糙度Ry(R)為31.9 μm。再者，該GaN結晶基板之結晶成長面之彎度w(c)為-4.6 μm，面粗糙度Ra(c)及Ry(c)之任一方均與比較例1相同。又，該GaN結晶基板之峰值波長為450 nm~550 nm之光吸收係數、導熱率以及熱膨脹係數之任一方均與比較例1相同。
其次，使用本實施例中所獲得之GaN結晶基板，以與比較例1相同之方式，經過半導體積層晶圓及半導體裝置晶圓而製造半導體裝置。本實施例之半導體積層晶圓之外周部之相對發光強度較大，為0.41(即，發光強度分佈較小)。又，半導體裝置之良率較大，為70%。其結果歸納於表1。
(實施例4)
於GaN結晶基板製造時之背面處理中，使用以黏接劑將粒徑為30 μm之SiC研磨粒固定後之固定式研磨粒進行研削(研削步驟)；使用粒徑為6 μm之金剛石研磨粒進行研磨(研磨步驟)；以及使用使30質量%之胺水、40質量%之過氧化氫水以及純水以體積比為1：1：6混合所得之NH3及H2O2之混合水溶液，進行蝕刻(蝕刻步驟)；除此之外，以與比較例1相同之方式而製造GaN結晶基板，並測定該GaN結晶基板之背面及結晶成長面之彎度以及面粗糙度。所獲得之GaN結晶基板之背面之彎度w(R)為4.8 μm，面粗糙度Ra(R)為3.8 μm，面粗糙度Ry(R)為23.8 μm。再者，該GaN結晶基板之結晶成長面之彎度w(c)為2.8 μm，面粗糙度Ra(c)及Ry(c)分別與比較例1相同。又，該GaN結晶基板之峰值波長為450 nm~550 nm之光吸收係數、導熱率以及熱膨脹係數之任一方均與比較例1相同。
其次，使用本實施例中所獲得之GaN結晶基板，以與比較例1相同之方式，經過半導體積層晶圓及半導體裝置晶圓而製造半導體裝置。 本實施例之半導體積層晶圓之外周部之相對發光強度較大，為0.38(即，發光強度分佈較小)。又，半導體裝置之良率較大，為68%。其結果歸納於表1。
(實施例5)
於GaN結晶基板製造時之背面處理中，使用以黏接劑將粒徑為37 μm之SiC研磨粒固定後之固定式研磨粒進行研削(研削步驟)，以及使用25質量%之KOH水溶液進行蝕刻(蝕刻步驟)，除此之外，以與比較例1相同之方式而製造GaN結晶基板，並測定該GaN結晶基板之背面及結晶成長面之彎度以及面粗糙度。所獲得之GaN結晶基板之背面之彎度w(R)為9.9 μm，面粗糙度Ra(R)為5.5 μm，面粗糙度Ry(R)為38.7 μm。再者，該GaN結晶基板之結晶成長面之彎度w(c)為10.4 μm，面粗糙度Ra(c)及Ry(c)分別與比較例1相同。又，該GaN結晶基板之峰值波長為450 nm~550 nm之光吸收係數、導熱率以及熱膨脹係數之任一方均與比較例1相同。
其次，使用本實施例中所獲得之GaN結晶基板，以與比較例1相同之方式，經過半導體積層晶圓及半導體裝置晶圓而製造半導體裝置。本實施例之半導體積層晶圓之外周部之相對發光強度較大，為0.30(即，發光強度分佈較小)。又，半導體裝置之良率較大，為65%。其結果歸納於表1。
(實施例6)
於GaN結晶基板製造時之背面處理中，使用以黏接劑將粒徑為74 μm之金剛石研磨粒固定後之固定式研磨粒進行研削(研削步驟)；使用粒徑為15 μm之CBN研磨粒進行研磨(研磨步驟)；以及使用85質量%之H3PO4水溶液進行蝕刻(蝕刻步驟)；除此之外，以與比較例1相同之方式而製造GaN結晶基板，並測定該GaN結晶基板之背面及結晶成長面之彎度以及面粗糙度。所獲得之GaN結晶基板之背面之彎度w(R)為19.3 μm，面粗糙度Ra(R)為10.8 μm，面粗糙度Ry(R)為81.9 μm。再者，該GaN結晶基板之結晶成長面之彎度w(c)為23.0 μm，面粗糙度Ra(c)及Ry(c)分別與比較例1相同。又，該GaN結晶基板之峰值波長為450 nm~550 nm之光吸收係數、導熱率以及熱膨脹係數之任一方均與比較例1相同。
其次，使用本實施例中所獲得之GaN結晶基板，以與比較例1相同之方式，經過半導體積層晶圓及半導體裝置晶圓而製造半導體裝置。本實施例之半導體積層晶圓之外周部之相對發光強度較大，為0.26(即，發光強度分佈較小)。又，半導體裝置之良率較大，為61%。其結果歸納於表1。
於表1中，將比較例1與實施例1~6加以比較可知，使至少1層第III族氮化物結晶層成長於結晶成長面相反側之面，即背面之彎度w(R)為-50 μm≦w(R)≦50 μm之GaN結晶基板之結晶成長面側，藉此可獲得發光強度分佈較小之半導體積層晶圓，並且可提高半導體裝置之良率。
又，將實施例1、6與實施例2~5加以比較可知，使至少1層第III族氮化物結晶層成長於結晶成長面相反側之面，即背面之彎度w(R)為-50 μm≦w(R)≦50 μm、背面之面粗糙度Ra(R)為Ra(R)≦10 μm以及背面之面粗糙度Ry(R)為Ry(R)≦75 μm之GaN結晶基板之結晶成長面側，藉此可獲得發光強度分佈更小之半導體積層晶圓，並且可進一步提高半導體裝置之良率。
進而，對於實施形態3中所獲得之複數個半導體裝置而言，GaN結晶基板背面之彎度與半導體裝置之良率之關係於圖10所示。圖10中含有關於比較例1及實施例1~6之方面。如圖10所示，當GaN結晶基板之背面之彎度w(R)為-50 μm≦w(R)≦50 μm時，半導體裝置之良率較高，當GaN結晶基板之背面之彎度w(R)為-35 μm≦w(R)≦45 μm時，半導體裝置之良率更高。如上所述，較佳之背面彎度區域中正(+)側大於負(-)側，可認為其原因在於，如已考察所示，參照圖1A及1B，當背面10r之彎度為正(+)時，背面10r與基座9之表面之間形成有閉空間之空隙部9S(參照圖1A)，當背面10r之彎度為負(-)時，背面10r與基座9之表面之間形成有開空間之空隙部9S(參照圖1B)，並且彎度為正(+)時基板之熱分佈小於彎度為負(-)時基板之熱分佈。
儘管已詳細描述並說明本發明，但是顯然其只用於說明及舉例，而非限制，本發明之精神及範疇僅受附加申請專利範圍之條款限制。
9‧‧‧基座
9s‧‧‧空隙部
10‧‧‧GaN結晶基板
10c‧‧‧結晶成長面
10r‧‧‧背面
20‧‧‧第III族氮化物結晶層(半導體層)
w(c)‧‧‧結晶成長面之彎度
w(R)‧‧‧背面之彎度
zcp‧‧‧結晶成長面最凸部之移位值
zcv‧‧‧結晶成長面最凹部之移位值
zp‧‧‧背面最凸部之移位值
zv‧‧‧背面最凹部之移位值

Claims (6)

  1. 一種GaN結晶基板，其於GaN結晶基板之與結晶成長面為相反側之面的背面，於與表為二維方向位置資料之複數個測定點分別對應之複數個移位值中，以相對於最佳平面於一方側之最大移位值與上述最佳平面之距離、及於他方側之最大移位值與上述最佳平面之距離之和，所計算出之上述背面之彎度w(R)為-35 μm≦w(R)≦45 μm，上述結晶成長面之面粗糙度Ra(c)為Ra(c)≦10 nm。
  2. 如請求項1之GaN結晶基板，其中上述背面之面粗糙度Ra(R)為Ra(R)≦10 μm。
  3. 如請求項1之GaN結晶基板，其中上述背面之面粗糙度Ry(R)為Ry(R)≦75 μm。
  4. 如請求項1之GaN結晶基板，其中使用光干涉方式之平坦度測定裝置所測定之上述結晶成長面之彎度w(c)為-50 μm≦w(c)≦50 μm。
  5. 如請求項1至4中任一項之GaN結晶基板，其中上述結晶成長面之面粗糙度Ry(c)為Ry(c)≦60 nm。
  6. 一種GaN結晶基板之製造方法，其為如請求項1之GaN結晶基板之製造方法，該製造方法包含：自所成長之GaN結晶切下GaN結晶基板之步驟、以及對上述GaN結晶基板之背面進行處理之步驟；其中對上述GaN結晶基板之背面進行處理之步驟包含：研削上述背面之步驟、研磨上述背面之步驟、以及蝕刻上述背面之步驟中之至少任一步驟。
TW102115169A 2006-02-15 2007-01-05 ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法 TWI458866B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006038648A JP4301251B2 (ja) 2006-02-15 2006-02-15 ＧａＮ結晶基板

Publications (2)

Publication Number Publication Date
TW201335448A true TW201335448A (zh) 2013-09-01
TWI458866B TWI458866B (zh) 2014-11-01

Family

ID=38050999

Family Applications (2)

Application Number Title Priority Date Filing Date
TW096100502A TWI447272B (zh) 2006-02-15 2007-01-05 ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法
TW102115169A TWI458866B (zh) 2006-02-15 2007-01-05 ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW096100502A TWI447272B (zh) 2006-02-15 2007-01-05 ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法

Country Status (6)

Country Link
US (2) US20070261633A1 (zh)
EP (1) EP1821339B1 (zh)
JP (1) JP4301251B2 (zh)
KR (1) KR101340822B1 (zh)
CN (2) CN101037807A (zh)
TW (2) TWI447272B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4930081B2 (ja) * 2006-04-03 2012-05-09 住友電気工業株式会社 ＧａＮ結晶基板
JP2008010835A (ja) * 2006-05-31 2008-01-17 Sumitomo Electric Ind Ltd 窒化物結晶の表面処理方法、窒化物結晶基板、エピタキシャル層付窒化物結晶基板および半導体デバイス、ならびにエピタキシャル層付窒化物結晶基板および半導体デバイスの製造方法
US7585772B2 (en) * 2006-07-26 2009-09-08 Freiberger Compound Materials Gmbh Process for smoothening III-N substrates
JP5181885B2 (ja) * 2007-10-05 2013-04-10 住友電気工業株式会社 ＧａＮ基板の製造方法、エピウエハの製造方法、半導体素子の製造方法およびエピウエハ
EP2045374A3 (en) * 2007-10-05 2011-02-16 Sumitomo Electric Industries, Ltd. Method of manufacturing a GaN substrate and a GaN epitaxial wafer
JP5104830B2 (ja) * 2008-09-08 2012-12-19 住友電気工業株式会社 基板
JP5071427B2 (ja) * 2009-04-13 2012-11-14 日立電線株式会社 窒化物半導体基板
JP2010269970A (ja) * 2009-05-21 2010-12-02 Hitachi Cable Ltd 窒化物半導体基板
JP5471387B2 (ja) * 2009-12-09 2014-04-16 三菱化学株式会社 Ｉｉｉ族窒化物結晶半導体基板の製造方法、及びｉｉｉ族窒化物結晶半導体基板
KR101749781B1 (ko) 2010-01-15 2017-06-21 미쓰비시 가가꾸 가부시키가이샤 단결정 기판, 이를 이용하여 얻어지는 ⅲ족 질화물 결정 및 ⅲ족 질화물 결정의 제조방법
KR101396232B1 (ko) * 2010-02-05 2014-05-19 한양대학교 산학협력단 상변화 물질 연마용 슬러리 및 이를 이용한 상변화 소자 제조 방법
EP2541589B1 (en) * 2011-06-30 2013-08-28 Siltronic AG Layered semiconductor substrate and method for manufacturing it
JP2013027960A (ja) 2011-07-29 2013-02-07 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法および炭化珪素基板
KR20140014625A (ko) * 2012-07-25 2014-02-06 서울바이오시스 주식회사 질화갈륨계 반도체 소자를 제조하는 방법
WO2015020161A1 (ja) 2013-08-08 2015-02-12 三菱化学株式会社 自立ＧａＮ基板、ＧａＮ結晶、ＧａＮ単結晶の製造方法および半導体デバイスの製造方法
JP5828993B1 (ja) * 2013-12-18 2015-12-09 日本碍子株式会社 複合基板および機能素子
WO2015107813A1 (ja) 2014-01-17 2015-07-23 三菱化学株式会社 ＧａＮ基板、ＧａＮ基板の製造方法、ＧａＮ結晶の製造方法および半導体デバイスの製造方法
JP6292080B2 (ja) * 2014-08-21 2018-03-14 三菱ケミカル株式会社 非極性または半極性ＧａＮ基板
WO2016194931A1 (ja) * 2015-06-02 2016-12-08 並木精密宝石株式会社 基板の反りのｉｎ－ｓｉｔｕ観察装置及び結晶成長装置
KR101951902B1 (ko) 2016-04-12 2019-02-26 주식회사 루미스탈 복수의 공극을 포함한 질화물 반도체 기판 및 그 제조 방법
JP6266742B1 (ja) * 2016-12-20 2018-01-24 古河機械金属株式会社 Ｉｉｉ族窒化物半導体基板、及び、ｉｉｉ族窒化物半導体基板の製造方法
CN108253927A (zh) * 2018-01-18 2018-07-06 华南农业大学 一种检测形变秧盘的方法及系统
JP6768028B2 (ja) * 2018-05-08 2020-10-14 朝旭實業股▲ふん▼有限公司 ベッドサイドテーブル
SE1930124A1 (sv) * 2019-04-12 2020-10-13 Epiluvac Ab Anordning och förfarande för att tillförsäkra planhet hos wafer under tillväxt
CN114413799B (zh) * 2022-04-02 2022-06-28 季华实验室 一种芯片基板翘曲检测方法、系统、装置及电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417315B (en) * 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
US6596079B1 (en) * 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2003063897A (ja) * 2001-08-28 2003-03-05 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体基板およびその製造方法ならびに半導体発光素子の製造方法ならびに半導体装置の製造方法
US7354477B2 (en) * 2001-10-09 2008-04-08 Sumitomo Electric Industries, Ltd. Method of growing GaN crystal, method of producing single crystal GaN substrate, and single crystal GaN substrate
US7098487B2 (en) * 2002-12-27 2006-08-29 General Electric Company Gallium nitride crystal and method of making same
AU2003299899A1 (en) * 2002-12-27 2004-07-29 General Electric Company Gallium nitride crystal, homoepitaxial gallium-nitride-based devices and method for producing same
KR100550491B1 (ko) * 2003-05-06 2006-02-09 스미토모덴키고교가부시키가이샤 질화물 반도체 기판 및 질화물 반도체 기판의 가공 방법
JP4232605B2 (ja) * 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
JP4333466B2 (ja) 2004-04-22 2009-09-16 日立電線株式会社 半導体基板の製造方法及び自立基板の製造方法

Also Published As

Publication number Publication date
CN101037807A (zh) 2007-09-19
US20070261633A1 (en) 2007-11-15
TW200741043A (en) 2007-11-01
KR101340822B1 (ko) 2013-12-11
US20110012127A1 (en) 2011-01-20
JP4301251B2 (ja) 2009-07-22
TWI447272B (zh) 2014-08-01
KR20070082508A (ko) 2007-08-21
CN102492992A (zh) 2012-06-13
EP1821339A1 (en) 2007-08-22
TWI458866B (zh) 2014-11-01
EP1821339B1 (en) 2016-10-12
JP2007217216A (ja) 2007-08-30

Similar Documents

Publication Publication Date Title
TWI458866B (zh) ＧａＮ結晶基板及其製造方法以及半導體裝置之製造方法
JP7320130B2 (ja) 緩和された正の湾曲を有する炭化ケイ素ウェーハを処理するための方法
JP4380791B2 (ja) ＧａＮ結晶基板およびその製造方法
JP2010165817A (ja) エピタキシャル成長用内部改質基板及びそれを用いて作製される結晶成膜体、デバイス、バルク基板及びそれらの製造方法
JP6708972B2 (ja) 単結晶ダイヤモンドおよびその製造方法、単結晶ダイヤモンドを含む工具、ならびに単結晶ダイヤモンドを含む部品
JP2006339605A (ja) 化合物半導体部材のダメージ評価方法、化合物半導体部材の製造方法、窒化ガリウム系化合物半導体部材及び窒化ガリウム系化合物半導体膜
WO2021132491A1 (ja) Ｉｉｉ族窒化物単結晶基板およびその製造方法
JP6856356B2 (ja) 窒化アルミニウム単結晶基板及び、該単結晶基板の製造方法
JP2008115074A (ja) 窒化ガリウム単結晶基板及び表面加工方法
JP4583060B2 (ja) 単結晶サファイア基板の製造方法および窒化物半導体発光素子の製造方法
JPWO2017126561A1 (ja) 単結晶ダイヤモンド、単結晶ダイヤモンドの製造方法およびそれに用いられる化学気相堆積装置
JP2010118668A (ja) 化合物半導体部材のダメージ評価方法、化合物半導体部材の製造方法、窒化ガリウム系化合物半導体部材及び窒化ガリウム系化合物半導体膜
US20230002933A1 (en) Method of manufacturing diamond substrate
JP5589339B2 (ja) 基板の研磨方法
KR20070093824A (ko) 질화갈륨계 기판, 질화갈륨계 기판의 평가 방법 및질화갈륨계 기판의 제조 방법