TW201327697A - 導電凸塊結構及其製法 - Google Patents

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Abstract

一種導電凸塊結構，係設於該半導體基材上，該半導體基材具有複數第一及第二金屬墊，且該第一金屬墊及第二金屬墊具有不同直徑，該導電凸塊結構包括：依序設於該第一金屬墊上之第一與第三導電層、以及設於該第二金屬墊上之第二導電層，其中該第二導電層之體積及該第三導電層之體積相同。本發明復提供一種導電凸塊之製法。

Description

導電凸塊結構及其製法
本發明係有關於一種導電凸塊結構，尤指一種具有不同高度及直徑的導電凸塊之結構及製法。
隨著半導體晶片封裝技術的快速發展，半導體晶片裝置已開發出各種不同的封裝結構，由於電子裝置持續朝向高速、高引腳數及輕薄短小等趨勢，故以導線架為基礎之傳統半導體封裝結構及型態將漸不適用。
以高階特殊應用積體電路(Application-Specific Integrated Circuit，ASIC)為例，於2007年引腳數需求為3000腳，而預計於2012年引腳數將高達5000腳或以上。因此，在未來的覆晶(Flip Chip)封裝技術，將朝著高引腳數及細間距的方向前進。
另外，就覆晶封裝技術而言，其與習知的打線(Wire Bonding)封裝技術最主要的不同點在於，需封裝之半導體晶片的主動面朝下，以倒置的方式設置於外部裝置上，例如基板，藉由設置在半導體晶片之主動面上的複數個導電凸塊(conductive bump)電性連接至外部裝置上，由於覆晶封裝技術不需要使用較佔空間的打線(Wire Bonding)方式來提供半導體晶片與外部裝置間的電性連接，因此，使得整體半導體封裝結構更為輕薄短小。因此，相較於傳統的打線(Wire Bonding)方式來說，覆晶封裝技術的導電凸塊之電路路徑較短，具有較佳的電性連接品質，亦可提昇晶片的散熱效能。
請參閱第1A至1F圖所示，係顯示習知導電凸塊之製法之剖面示意圖。
首先，如第1A圖所示，半導體基材10表面設有第一金屬墊11a、第二金屬墊11b及絕緣層12，該第一金屬墊11a及該第二金屬墊11b嵌埋於該半導體基材10之表面，同時該絕緣層12覆蓋該半導體基材10且外露出該第一金屬墊11a及該第二金屬墊11b，於該第一金屬墊11a、該第二金屬墊11b及該絕緣層12上形成金屬層13。
然後，如第1B圖所示，於該金屬層13上形成第一阻層14，且外露出該第一金屬墊11a上之金屬層13，以形成第一開口15a。
接著，如第1C圖所示，電鍍形成第一導電層16a以填滿該第一開口15a，以令該第一導電層16a及該第一阻層14齊平。
又，如第1D圖所示，於該第一導電層16a上形成第二阻層17，以遮蓋住第一開口15a，之後在第一阻層14上形成第二開口15b以外露出該第二金屬墊11b上之金屬層13。
隨後，如第1E圖所示，電鍍形成第二導電層16b以填滿該第二開口15b，以令該第二導電層16b及該第一阻層14齊平。
最後，如第1F圖所示，移除該第一阻層14及該第二阻層17，以外露出該第一導電層16a及該第二導電層16b之間的金屬層13，並藉由第一導電層16a及該第二導電層16b作為擋部以蝕刻移除外露出該第一導電層16a及該第二導電層16b之間的金屬層13，令該第一導電層16a及該第二導電層16b下方之金屬層13作為凸塊底部金屬層(Under Bump Metallization,UBM)13’。根據上述，該第一導電層16a與該第二導電層16b的直徑可以不同，但其高度為相同。
另一方面，第I253157號中華民國專利揭露一種覆晶式半導體封裝件之導電凸塊，然而，當製作半導體封裝件之導電凸塊時，無法同時於一製程中完成不同高度及不同直徑的導電凸塊，且製程複雜將造成製造成本之增加。
因此，鑒於上述之問題，如何提供一種簡化之製程以製作導電凸塊，俾提昇整體晶片封裝製程效率及降低製造成本，實已成為目前亟欲解決之課題。
鑑此，本發明的主要目的係提供一種導電凸塊及其製法，可於相同的半導體封裝製程中製作具有不同的高度及直徑之導電凸塊，以達到降低晶片封裝製程成本。
本發明之導電凸塊之製法係包括：提供一半導體基材，該半導體基材表面形成有複數個第一金屬墊、複數個第二金屬墊；形成一阻層於該半導體基材上，該阻層形成有第一開口，以外露出該第一金屬墊的部分表面；形成第一導電層於該第一開口內，且令該第一導電層之高度低於該阻層之高度；圖案化該阻層以形成第二開口，以外露出第二金屬墊之部分表面；於該第二開口中形成第二導電層，且於該第一開口中之第一導電層上形成第三導電層；以及移除該阻層，令該第一導電層和第三導電層構成第一導電凸塊，且該第二導電層構成第二導電凸塊。
前述之製法復可包括回銲該第一導電層、第二導電層及第三導電層。
本發明復提供一種導電凸塊結構，係設於該半導體基材之第一及該第二金屬墊上，該導電凸塊結構包括：第一導電層，係設於該第一金屬墊上；第二導電層，係設於該第二金屬墊上，以作為第二導電凸塊；以及第三導電層，係設於該第一導電層上，該第一導電層和第三導電層構成第一導電凸塊，且該第二導電層之體積與該第三導電層之體積相同。
前述之導電凸塊結構及其製法，復可包括形成於該半導體基材表面上之重新分配層，且該重新分配層具有線路，該線路具有該第一及第二金屬墊。
依上所述，本發明之具有不同高度及直徑的導電凸塊之製法，藉由提供不同尺寸的導電凸塊，可電性連接至外部裝置上相應的不同尺寸及高度之電極墊(electrode pad)。
再者，藉由此半導體晶片封裝之導電凸塊，可避免在連接至外部裝置過程中，無法達到適當的連接而造成斷路。又，因回流程序的設計，故可使本發明之晶片封裝之導電凸塊能有效地獲得期望的高度，且可簡化整體的半導體封裝製程。因此，藉由本發明的導電凸塊之製法，能節省晶片封裝製程的成本，亦可提高晶片封裝之可靠度。
以下係藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本發明書中的各項細節亦可基於不同觀點與應用在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“一”、“第一”及“第二”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2I圖，係係說明本發明之半導體晶片封裝件具有不同高度及直徑的導電凸塊之製法的第一實施例之剖視示意圖。
如第2A圖所示，首先，提供一表面形成有複數個第一金屬墊21a、複數個第二金屬墊21b及鈍化絕緣層22之半導體基材20，其中，該第一金屬墊21a及第二金屬墊21b具有不同直徑，該第一金屬墊21a及該第二金屬墊21b嵌入於該半導體基材20並外露出其表面，同時該鈍化絕緣層22覆蓋該半導體基材20並外露出該第一金屬墊21a及該第二金屬墊21b，且該第一金屬墊21a、該第二金屬墊21b及該第一金屬墊21a和該第二金屬墊21b周圍之鈍化絕緣層22上形成有金屬層23。
形成阻層24於該鈍化絕緣層22及金屬層23上，且該阻層24形成有複數個第一開口25a，以外露出該第一金屬墊21a上之金屬層23。該等第一開口25a的形成方式係可利用曝光顯影、蝕刻或雷射等方式形成，但不以此為限。
接著，如第2B圖所示，形成第一導電層26a於該第一開口25a內，且該第一導電層26a之高度低於該阻層24之高度。該形成第一導電層26a之方式可以是電鍍、印刷或植球等方式，但不以此為限。
如第2C圖所示，於該阻層24形成複數個第二開口25b，以外露出該第二金屬墊21b之金屬層23。該等第二開口25b的形成方式係可利用曝光顯影、蝕刻或雷射等方式形成，但不以此為限。
如第2D圖所示，於該第二開口25b中形成填滿該第二開口25b之第二導電層26b，且於該第一開口25a中形成填滿該第一開口25a之第三導電層27，以令該第二導電層26b及第三導電層27與該阻層24齊平。該形成第二導電層26b及第三導電層27之方式可以是電鍍、印刷或植球等方式，但不以此為限。
如第2E圖所示，移除該阻層24及其下之金屬層23，以由該第一導電層26a和第三導電層27構成第一導電凸塊28a，且該第二導電層26b構成第二導電凸塊28b，使該第一導電凸塊28a與該第二導電凸塊28b下方之金屬層23作為凸塊底部金屬層23’。
如第2F圖所示，回銲該第一導電層26a、第二導電層26b及第三導電層27。
於本實施例中，該半導體基材20為半導體晶片及具有複數個晶片單元的晶圓之其中一者。並且該第一金屬墊21a及該第二金屬墊21b之材料係為具有銅材質之金屬墊。
於本實施例中，經由電鍍，印刷或植球等方式形成第二導電層26b及第三導電層27，該第二導電層26b之體積及該第三導電層27之體積相同，但其二者可具有長度、寬度或高度，且該第一導電層26a及該第二導電層26b為不同高度。該第二導電層26b及該第三導電層27係可為具有相同材質之導電層，且該第一導電層26a與該第二導電層26b及該第三導電層27之材質可不同。於其他實施例中，該第一導電層26a與第三導電層27中間更可包含一阻障層(barrier layer)(未圖示)，該阻障層之材質可以為鎳，以延緩該銲錫之介面共晶化合物(Intermetallic compound,IMC)生成。
另外，該鈍化絕緣層22之材料為聚亞醯胺(polyimide)及氮化矽(SiN)之其中一者，用以保護該半導體基材20，以及該凸塊底部金屬層23’(或金屬層23)為鋁、銅、鈦、鈦鎢及鎳釩合金所組成群組的一者或多者。
於本實施例中，該導電凸塊為弧形狀，即包括球狀、橢圓狀及帽狀，且該導電凸塊電性連接至外部裝置(未圖示)，例如，印刷電路板(PCB)或基板(substrate)。故相較於習知技術中之導電凸塊的製程，本發明有效地提供較佳的半導體封裝的導電凸塊之連接效率。
此外，本發明之導電凸塊係設於該半導體基材20之第一金屬墊21a與第二金屬墊21b上。
請參閱第3A至3J圖，係說明本發明之導電凸塊之製法的第二實施例之剖視示意圖。本實施例與第一實施例之差異在於增設重新分配層(Redistribution layer,RDL)3(如第3B至3D圖所示)，該重新分配層3係作為半導體基材20內部的溝通橋樑，其主要作為繞線之用。
如第3A圖所示，首先，提供一表面形成有複數金屬墊21及鈍化絕緣層22之半導體基材20，該金屬墊21設於該半導體基材20上，且該鈍化絕緣層22覆蓋該半導體基材20並外露出該金屬墊21。
於本實施例中，該鈍化絕緣層22之材料為氮化矽(SiN)。
如第3B圖所示，形成第一絕緣保護層33a於該金屬墊21及鈍化絕緣層22上，且該第一絕緣保護層33a形成有複數第一開孔330a，以對應外露出各該金屬墊21。
於本實施例中，形成該第一絕緣保護層33a之材質係為PI(Polyimide)或苯環丁烯(Benzocyclobutene,BCB)。
如第3C圖所示，進行圖案化製程，以電鍍方式形成線路34於該第一絕緣保護層33a上，且於該第一開孔330a中電鍍形成導電盲孔340，以電性連接該線路34與金屬墊21。
如第3D圖所示，形成第二絕緣保護層33b於該線路34及第一絕緣保護層33a上，且該第二絕緣保護層33b形成有複數第二開孔330b，以令該線路34之部分表面對應外露於各該第二開孔330b，以供作為第一金屬墊21a與第二金屬墊21b，俾形成重新分配層3。
於本實施例中，形成該第二絕緣保護層33b之材質係為PI(Polyimide)或苯環丁烯(Benzocyclobutene,BCB)。
如第3E圖所示，進行圖案化製程，先形成晶種層(seed layer)35於該第二絕緣保護層33b、該第二開孔330b之孔壁與該線路34之外露表面上，再形成阻層24於該晶種層35上，且該阻層24形成有第一開口25a，以外露出部分之晶種層35。第一開口25a係可利用曝光顯影、蝕刻或雷射等方式形成，但不以此為限。
於本實施例中，形成該晶種層35之材質為銅/鈦。
如第3F圖所示，於該第一開口25a中形成第一導電層26a，且該第一導電層26a之高度低於該阻層24之高度。
於本實施例中，該第一導電層26a之材質為銅。
如第3G圖所示，於該阻層24上形成第二開口25b，以外露出部分之晶種層35。
如第3H圖所示，形成第二導電層26b於該第二開口25b中，且於該第一開口25a中形成第三導電層27，以令該第二導電層26b及第三導電層27與該阻層24齊平。
於本實施例中，該第二導電層26b及第三導電層27之材質為銲錫材料。
如第3I圖所示，移除該阻層24及其下之晶種層35，以令該第一導電層26a和第三導電層27結合成第一導電凸塊28a，而該第二導電層26b形成第二導電凸塊28b，且令位於該第一及第二導電層26a,26b下之晶種層35作為凸塊底部金屬層35’。
如第3J圖所示，回銲該第一導電層26a、第二導電層26b及第三導電層27，使該第一導電層26a可作為銅柱，而該第二導電層26b及第三導電層27可作為銲錫凸塊。
本發明復提供一種導電凸塊結構，係設於該半導體基材20上，該半導體基材20具有複數第一及該第二金屬墊21a,21b，且該第一金屬墊21a及第二金屬墊21b具有不同直徑，該導電凸塊結構包括：設於該第一金屬墊21a上之第一導電凸塊28a、以及設於該第二金屬墊21b上之第二導電凸塊28b。
所述之第一導電凸塊28a包含設於該第一金屬墊21a上之第一導電層26a和設於該第一導電層26a上之第三導電層27。
所述之第二導電凸塊28b係包含第二導電層26b，且該第二導電層26a之體積與該第三導電層27之體積相同。
因此，藉由本發明之半導體封裝件具有不同高度及直徑之導電凸塊的製法能簡化整體之晶片封裝製程及節省製程成本，亦可提高晶片封裝的可靠度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此，本發明之權利保護範圍應如後述之申請專利範圍所涵蓋。
10,20．．．半導體基材
11a,21a．．．第一金屬墊
11b,21b．．．第二金屬墊
12,22．．．絕緣層
13,23．．．金屬層
13’,23’,35’．．．凸塊底部金屬層
14．．．第一阻層
15a,25a．．．第一開口
15b,25b．．．第二開口
16a,26a．．．第一導電層
16b,26b．．．第二導電層
17．．．第二阻層
21．．．金屬墊
24．．．阻層
27．．．第三導電層
28a．．．第一導電凸塊
28b．．．第二導電凸塊
3．．．重新分配層
33a．．．第一絕緣保護層
330a．．．第一開孔
33b．．．第二絕緣保護層
330b．．．第二開孔
34．．．線路
340．．．導電盲孔
35．．．晶種層
第1A至1F圖係顯示習知高度相同及直徑不同的導電凸塊之製法剖視示意圖；
第2A至2F圖係顯示本發明之導電凸塊之製法之第一實施例之剖視示意圖；以及
第3A至3J圖係顯示本發明之導電凸塊之製法之第二實施例之剖視示意圖。
20．．．半導體基材
21a．．．第一金屬墊
21b．．．第二金屬墊
23’．．．凸塊底部金屬層
26a．．．第一導電層
26b．．．第二導電層
27．．．第三導電層
28a．．．第一導電凸塊
28b．．．第二導電凸塊

Claims (13)

  1. 一種導電凸塊之製法，係包括：提供一半導體基材，該半導體基材表面形成有複數個第一金屬墊、複數個第二金屬墊；形成一阻層於該半導體基材上，該阻層形成有第一開口，以外露出該第一金屬墊的部分表面；形成第一導電層於該第一開口內，且令該第一導電層之高度低於該阻層之高度；圖案化該阻層以形成第二開口，以外露出第二金屬墊之部分表面；於該第二開口中形成第二導電層，且於該第一開口中之第一導電層上形成第三導電層；以及移除該阻層，令該第一導電層和第三導電層構成第一導電凸塊，且該第二導電層構成第二導電凸塊。
  2. 如申請專利範圍第1項所述的導電凸塊之製法，復包括回銲該第一導電層、第二導電層及第三導電層。
  3. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該半導體基材具有形成於其表面上的重新分配層，且該重新分配層具有線路，該線路具有該第一及第二金屬墊。
  4. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該第一金屬墊及第二金屬墊具有不同直徑。
  5. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該第一及第二金屬墊係為銅材。
  6. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該第二導電層之體積及該第三導電層之體積相同。
  7. 如申請專利範圍第1項所述的導電凸塊之製法，其中，形成該第一導電層、第二導電層及第三導電層係以電鍍、印刷或植球方式形成。
  8. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該第二導電層及該第三導電層係為相同材質。
  9. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該半導體基材上具有鈍化絕緣層。
  10. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該第一及第二導電凸塊與該第一及第二金屬墊之間具有凸塊底部金屬層。
  11. 如申請專利範圍第1項所述的導電凸塊之製法，其中，該第二導電層及第三導電層係與該阻層齊平。
  12. 一種導電凸塊結構，係設於該半導體基材上，該半導體基材具有複數第一及該第二金屬墊，且該第一金屬墊及第二金屬墊具有不同直徑，該導電凸塊結構包括：第一導電層，係設於該第一金屬墊上；第二導電層，係設於該第二金屬墊上，以作為第二導電凸塊；以及第三導電層，係設於該第一導電層上，該第一導電層和第三導電層構成第一導電凸塊，且該第二導電層之體積與該第三導電層之體積相同且該第二及該第三導電層係為相同材質。
  13. 如申請專利範圍第12項所述的導電凸塊結構，其中，該第一及第二導電凸塊與該第一及第二金屬墊之間具有凸塊底部金屬層。
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