JP2009147220A - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

【課題】再配置配線および半田バンプを簡便なプロセスで作製することができる半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】半導体基板における半導体素子の電極端子が設けられた主面側に、電極端子を電気的に引き出す再配置配線およびバンプを形成する半導体装置の製造方法であって、半導体基板の主面側に、電極端子と電気的に接続された第１の導電層を形成する工程と、第１の導電層上の所定の位置に開口を有するマスク層を第１の導電層上に形成する工程と、マスク層の開口内に第２の導電層を形成する工程と、マスク層を除去する工程と、第２の導電層をマスクとして用いて第１の導電層を異方性エッチングすることにより第１の導電層からなる再配置配線を形成する工程と、第２の導電層をリフローして再配置配線上バンプを形成する工程と、を含む。
【選択図】 図３

Description

本発明は、半導体装置の製造方法及び半導体装置に関するものである。
近年、半導体デバイスの高集積化と高機能化を達成するためにデバイスの動作速度の向上やメモリの大容量化が要求されている。最近では、チップのｅＤＲＡＭ（Embedded Dynamic Random Access Memory）に代わってロジックチップと大容量ＤＲＡＭを積層したＣＯＣ（Chip on Chip）のデバイスも開発されている。
通常、ＣＯＣは、半田バンプや金バンプ等を用いてチップ同士の接続が行われている。また、ＣＯＣ接続したチップの電源供給等にはボンディングワイヤおよび金（Ａｕ）めっき配線、銅（Ｃｕ）めっき配線等の再配置配線が用いられている。ここで、Ｃｕめっきによる再配置配線と半田バンプによる接続を行う場合、半導体デバイスの高集積化が進むと配線幅は細くなり、半田バンプ径は小さくなるため、配線抵抗やチップ間抵抗が増大する問題があり、抵抗を減らすことが要求される。
従来、このような再配置配線や半田バンプの作製に関する技術としては、開口を有するレジストマスクをウェハ上の通電層上に形成し、通電層に電流を供給してめっき法により開口内にめっき膜を形成してめっき膜の再配置配線、あるいは半田バンプを形成する技術が提案されている（たとえば、特許文献１参照）。
しかしながら、上記特許文献１に記載された技術によれば、再配置配線および半田バンプの形成に際して、それぞれレジストをパターニングしておき、そのパターン開口部に再配置配線および半田バンプをめっきすることになるため、工程が複雑になるという問題がある。
特開２００６−２３７１５９号公報
本発明は、上記に鑑みてなされたものであって、再配置配線および半田バンプを簡便なプロセスで作製することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
本願発明の一態様によれば、半導体基板における半導体素子の電極端子が設けられた主面側に、前記電極端子を電気的に引き出す再配置配線およびバンプを形成する半導体装置の製造方法であって、前記半導体基板の主面側に、前記電極端子と電気的に接続された第１の導電層を形成する第１の工程と、前記第１の導電層上の所定の位置に開口を有するマスク層を前記第１の導電層上に形成する第２の工程と、前記マスク層の開口内に第２の導電層を形成する第３の工程と、前記マスク層を除去する第４の工程と、前記第２の導電層をマスクとして用いて前記第１の導電層を異方性エッチングすることにより前記第１の導電層からなる前記再配置配線を形成する第５の工程と、前記第２の導電層をリフローして前記再配置配線上に前記バンプを形成する第６の工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本願発明の一態様によれば、表面に半導体素子の電極端子が設けられた半導体基板と、前記半導体基板の前記半導体素子の電極端子が設けられた主面上に形成され、前記電極端子上の少なくとも一部の領域に開口を有する絶縁層と、少なくとも前記開口内を埋めて設けられ、前記電極端子と電気的に接続された再配置配線と、前記再配置配線上の全面に設けられたバンプと、を備えることを特徴とする半導体装置が提供される。
本発明によれば、再配置配線および半田バンプを簡便なプロセスで作製することができる、という効果を奏する。
以下に添付図面を参照して、この発明の実施の形態にかかる半導体装置の製造方法及び半導体装置を詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
（第１の実施の形態）
以下、本発明の第１の実施の形態について説明する。図１〜図３は、本発明の第１の実施の形態にかかる半導体装置の製造方法を説明する模式図である。まず、本実施の形態で使用する半導体ウェハ（基板）について説明する。図１（ａ）に示されるように、シリコンなどの半導体基板にトランジスタ等の半導体素子（図示せず）が形成された半導体ウェハＷ（以下、単に「ウェハＷ」または「基板Ｗ」と称する。）表面上には、半導体素子の電極端子としての電極パッド１ａ、１ｂが形成されている。電極パッド１ａ、１ｂを構成する材料としては例えばアルミニウム（Ａｌ）等が挙げられる。本実施の形態では、電極パッド１ａ、１ｂがＡｌにより構成されている場合について説明する。このような電極パッド１ａ、１ｂ等が形成されたウェハＷを使用して、以下の工程を行う。
まず、図１（ｂ）に示されるように、電極パッド１ａ、１ｂ上の所定の位置に開口４ａ、４ｂ、４ｃを有するパッシベーション膜２およびポリイミド膜３をこの順でウェハＷ上の全面に形成する。パッシベーション膜２を構成する材料としては例えば窒化シリコン（ＳｉＮ）等が挙げられる。本実施の形態では、パッシベーション膜２がＳｉＮにより構成されている場合について説明する。
パッシベーション膜２およびポリイミド膜３の形成方法について説明すると、まずウェハＷの全面にパッシベーション膜２（ＳｉＮ膜）およびポリイミド膜３を形成する。さらに、電極パッド１ａ、１ｂ上の所定の位置（開口４ａ、４ｂ、４ｃに対応する位置）に開口を有するレジストパターンをポリイミド膜３上に形成し、このレジストパターンをマスクとして用いてエッチング技術により電極パッド１ａ、１ｂ上の所定の位置に開口４ａ、４ｂ、４ｃを有するパッシベーション膜２およびポリイミド膜３を形成する。なお、本実施の形態では、パッシベーション膜２上にポリイミド膜３を形成しているが、ポリイミド膜３を形成しなくともよい。
次に、図１（ｃ）に示されるように、ウェハＷの全面に、アンダーバンプメタル（ＵＢＭ）層として、バリアメタル層５および再配置配線層となる第１の導電層６の厚膜をスパッタリング法を用いて形成する。ここで、パッシベーション膜２とポリイミド膜３には、電極パッド１ａ、１ｂ上の部分に開口４ａ、４ｂ、４ｃが形成されているので、電極パッド１ａ、１ｂ上の部分においては、バリアメタル層５が電極パッド１ａ、１ｂに接する。
バリアメタル層５を構成する材料としては、例えばチタン（Ｔｉ）やタングステンチタン（ＴｉＷ）等のＴｉ系材料等が挙げられる。また、第１の導電層６を構成する材料としては例えば銅（Ｃｕ）が挙げられる。本実施の形態では、バリアメタル層５がＴｉ膜（膜厚１００ｎｍ）により構成されており、第１の導電層６がＣｕ膜（膜厚５μｍ）により構成されている場合について説明する。なお、バリアメタル層５は多層構造のものであってもよい。
バリアメタル層５および第１の導電層６を形成した後、レジスト塗布・露光・現像の通常のリソグラフィ工程により、図２（ａ）に示されるように開口７ａ、７ｂを有するマスク層としてのレジストパターン８を第１の導電層６上に形成する。この開口７ａ、７ｂは、再配置配線および半田バンプを形成する位置に形成され、開口７ａは、電極パッド１ａを含む領域上に形成されている。また、開口７ｂは、電極パッド１ｂ上に形成されている。この開口７ａ、７ｂは、半田バンプ形成のための半田めっき開口部として使用する。
第１の導電層６上にレジストパターン８を形成した後、図２（ｂ）に示されるように半田バンプ用のバリアメタル９として例えばニッケル（Ｎｉ）膜をめっき法により開口７ａ、７ｂ内に３５０ｎｍの膜厚で形成し、続けて半田めっき膜１０として例えばＣｕと錫（Ｓｎ）とをこの順で、それぞれ０．１２μｍ、６μｍの膜厚でめっき法により開口７ａ、７ｂ内に形成する。バリアメタル９は、後述する半田バンプ１２ａ、１２ｂ中に含まれるＳｎの拡散を抑制する。
次に、図２（ｃ）に示されるように例えばレジスト剥離液等の薬液によりレジストパターン８を剥離する。そして、図３（ａ）に示されるように半田めっき膜１０をエッチングマスクとして異方性エッチングを行い、半田めっき膜１０に覆われている部分以外の第１の導電層６のＣｕ層とバリアメタル層５のＴｉ層とを除去する。
これにより、第１の導電層６のＣｕ層とバリアメタル層５のＴｉ層とが半田めっき膜１０と同じ形状にパターニングされ、半田めっき膜１０と同じ形状にパターニングされた再配置配線層６ａ、６ｂ（Ｃｕ配線層）およびバリアメタル層５ａ、５ｂが半田めっき膜１０の下部に形成される。この再配置配線層６ａは、バリアメタル層５ａを介して電極パッド１ａと電気的に接続されており、再配置配線層６ｂは、バリアメタル層５ｂを介して電極パッド１ｂと電気的に接続されている。また、ワイヤボンディング用のボンディングパッド１１が、電極パッド１ａに形成される。
その後、リフロー工程を実施して半田めっき膜１０を溶融、凝固させる。このとき、バリアメタル９が半田めっき膜１０中に溶解してもよい。これにより、ことで、図３（ｂ）に示されるように、半田バンプ１２ａ、１２ｂを再配置配線層６ａ、６ｂ上（バリアメタル９上）に直接形成することができる。
上述したように、本実施の形態にかかる半導体装置の製造方法においては、再配置配線層６ａ、６ｂをスパッタリング法を用いて形成しているため、めっき法で形成された膜よりも電気抵抗が低く、配線抵抗が低減された再配置配線層６ａ、６ｂが形成される。
また、本実施の形態にかかる半導体装置の製造方法においては、半田バンプ１２ａ、１２ｂを再配置配線層６ａ、６ｂ上（バリアメタル９上）に直接形成するため、Ｔｉなどの電気抵抗の高い半田めっき用のＵＢＭ層が存在せず、チップ間抵抗が低減された半導体装置を製造することができる。
また、本実施の形態にかかる半導体装置の製造方法においては、再配置配線層６ａ、６ｂを形成した後に半田バンプ１２ａ、１２ｂを形成するのではなく、半田めっき膜１０をマスクとして用いて再配置配線層６ａ、６ｂを形成するため、再配置配線層６ａ、６ｂおよび半田バンプ１２ａ、１２ｂのそれぞれのパターニングにおいてレジストの形成を行う必要が無く、簡略な少ない工程数で再配置配線層６ａ、６ｂおよび半田バンプ１２ａ、１２ｂを製造することができる。
（第２の実施の形態）
以下、本発明の第２の実施の形態について説明する。図４および図５は、第２の実施の形態にかかる半導体装置の製造方法を示す模式図である。なお、第１の実施の形態と重複する説明は省略する。まず、図４（ａ）に、第２の実施の形態にかかる半導体装置の製造方法により作製された半導体装置の構成を示す。
第２の実施の形態にかかる半導体装置が第１の実施の形態にかかる半導体装置と異なる点は、再配置配線層６ａの代わりに、スパッタリング法により形成された第１の導電層６ａ′とめっき法により形成された上層導電層（めっきＣｕ層）２１ａとからなる再配置配線層２２ａを、再配置配線層６ｂの代わりに、スパッタリング法により形成された第１の導電層６ｂ′とめっき法により形成された上層導電層（めっきＣｕ層）２１ｂとからなる再配置配線層２２ｂを、有することである。
第１の導電層６ａ′および第１の導電層６ｂ′は、それぞれ第１の実施の形態における再配置配線層６ａおよび再配置配線層６ｂよりも薄い膜厚（１μｍ）で形成されている。また、再配置配線層２２ａおよび再配置配線層２２ｂは、それぞれ第１の実施の形態における再配置配線層６ａおよび再配置配線層６ｂよりも厚い膜厚で形成されている。
この第２の実施の形態にかかる半導体装置では、再配置配線層２２ａおよび再配置配線層２２ｂがそれぞれ第１の実施の形態における再配置配線層６ａおよび再配置配線層６ｂよりも厚い膜厚で形成されているため、第１の実施の形態にかかる半導体装置よりも配線抵抗を低減することができる。このような第２の実施の形態にかかる半導体装置は、半導体装置の高集積化が進んで配線幅が狭くなった場合においても、配線抵抗の増加を抑制することができ、半導体装置の高集積化に対応することができる。
この第２の実施の形態にかかる半導体装置は、第１の実施の形態において第１の導電層６をスパッタリング法により形成した後に、この第１の導電層６上に、めっき法により上層導電層（めっきＣｕ層）２１ａ、２１ｂを形成することにより作製することができる。具体的には、第１の実施の形態の場合と同様にして、図１（ｂ）に示される工程まで進める。次に、図４（ｂ）に示されるように、ウェハＷの全面にアンダーバンプメタル（ＵＢＭ）層として、バリアメタル層５としてのＴｉ膜（膜厚１００ｎｍ）および第１の導電層６としてのＣｕ膜（膜厚１μｍ）を、スパッタリング法を用いて形成する。
バリアメタル層５および第１の導電層６を形成した後、レジスト塗布・露光・現像の通常のリソグラフィ工程により、図４（ｃ）に示されるように開口２５ａ、２５ｂを有するマスク層としてのレジストパターン２６を第１の導電層６上に形成する。この開口２５ａ、２５ｂは、再配置配線および半田バンプを形成する位置に形成され、開口２５ａは、電極パッド１ａを含む領域上に形成されている。また、開口２５ｂは、電極パッド１ｂ上に形成されている。
第１の導電層６上にレジストパターン２６を形成した後、図５（ａ）に示されるように、上層導電層（めっきＣｕ層）２１ａ、２１ｂをめっき法によりそれぞれ開口２５ａ、２５ｂ内に５μｍの膜厚で形成する。続けて、図５（ｂ）に示されるように、半田バンプ用のバリアメタル９として例えばニッケル（Ｎｉ）膜をめっき法により開口２５ａ、２５ｂ内に３５０ｎｍの膜厚で形成し、さらに半田めっき膜１０として例えばＣｕと錫（Ｓｎ）とをこの順で、それぞれ０．１２μｍ、６μｍの膜厚でめっき法により開口２５ａ、２５ｂ内に形成する。
次に、例えばレジスト剥離液等の薬液によりレジストパターン２６を剥離し、図５（ｃ）に示されるように半田めっき膜１０をエッチングマスクとして異方性エッチングを行い、半田めっき膜１０に覆われている部分以外の第１の導電層６のＣｕ層とバリアメタル層５のＴｉ層とを除去する。すなわち、第１の導電層６のＣｕ層とバリアメタル層５のＴｉ層とを半田めっき膜１０と同じ形状にパターニングする。このとき、第１の実施の形態よりも第１の導電層６が薄い膜厚で形成されているので、異方性エッチングにより容易にパターニングすることができる。
これにより、スパッタリング法により形成された第１の導電層６ａ′とめっき法により形成された上層導電層（めっきＣｕ層）２１ａとからなる再配置配線層２２ａ、およびスパッタリング法により形成された第１の導電層６ｂ′とめっき法により形成された上層導電層（めっきＣｕ層）２１ｂとからなる再配置配線層２２ｂが、半田めっき膜１０の下部に形成される。また、ワイヤボンディング用のボンディングパッド１１が、電極パッド１ａに形成される。
その後、リフロー工程を実施して半田めっき膜１０を溶融、凝固させることで、図４（ａ）に示されるように、半田バンプ１２ａ、１２ｂを再配置配線層２２ａ、２２ｂ上（バリアメタル９上）に直接形成することができる。
上述した第２の実施の形態にかかる半導体装置の製造方法においては、スパッタリング法とめっき法とを組み合わせて再配置配線層用の導電層を形成しているため、スパッタリング法のみで再配置配線層用の導電層を形成する場合よりも、容易に且つ厚膜の再配置配線層を作製することが可能である。
（第３の実施の形態）
以下、本発明の第３の実施の形態について説明する。図６は、第１の実施の形態において説明した方法で基板Ｗの面内方向での平面形状が略矩形の再配置配線層を作製したロジックチップ３１およびメモリチップ（例えばＤＲＡＭ）３２をフリップチップ接続した状態を示す模式図である。図６（ａ）は、ここでは、ロジックチップ３１を下側、メモリチップ３２を上側に配置して接続する状態を示している。図６（ｂ）は、ロジックチップ３１を上面（再配置配線層６ａが形成された側）から見た状態を示している。この場合、ロジックチップ３１では、再配置配線層６ａ上全体に半田が広がっている。
下側のロジックチップ３１の半田バンプ１２ａと、上側のメモリチップ３２の半田バンプ１２ｃとを確実に接続するには、半田バンプ１２ａにおける半田バンプ１２ｃとの接続部は、略球状の形状とされ、所定の高さを有していることが好ましい。しかしながら、図６においては再配置配線層６ａの基板Ｗの面内方向における形状が略長方形とされており、半田は再配置配線層６ａ上全体に配置されている。このため、リフロー時には半田は再配置配線層６ａ上全体に広がり、略球状の形状とはならない。
図７（ａ）は、ロジックチップ３１を上面（再配置配線層６ａが形成された側）から半田バンプ１２ａ、１２ｂを透過させて見た図である。ここで、再配置配線層６ａの基板Ｗの面内方向における形状について説明する。再配置配線層６ａの長さ方向（図７（ａ）のＸ方向）において、半田バンプ１２ｃと接続される一端側が略円形状の形状を呈する円形部４１とされている。また、他端側が略長方形の形状を呈する長方形部４２とされている。そして円形部４１に連なり、且つ円形部４１と長方形部４２とを接続する部分は、円形部４１より細くくびれた形状を有し、円形部４１および長方形部４２よりも幅方向（図７（ａ）のＹ方向）の寸法が細くされた細幅配線部４３とされている。
このように、円形部４１に連なる部分を円形部４１より細くくびれた形状を有する細幅配線部４３とすることで、リフロー時において、半田バンプ１２ｃとの接続部近傍から半田が長方形部４２の方向に流れることが抑制される。これにより、図７（ｂ）に示されるように円形部４１上に、略球状の形状とされ、所定の高さを有する半田バンプ１２ａ（４１）を形成することができる。
また、例えば図８（ａ）に示されるように、細幅配線部を細幅配線部４４ａと細幅配線部４４ｂとの２本の細幅配線部により構成してもよい。この場合も、リフロー時において、半田バンプ１２ｃとの接続部近傍から半田が長方形部４２の方向に流れることを抑制できる。これにより、略球状の形状とされ、所定の高さを有する半田バンプ１２ａ（４１）を円形部４１上に形成することができる。
また、例えば図８（ｂ）に示されるように、細幅配線部を細幅配線部４５ａと細幅配線部４５ｂと細幅配線部４５ｃとの３本の細幅配線部により構成してもよい。この場合も、リフロー時において、半田バンプ１２ｃとの接続部近傍から半田が長方形部４２の方向に流れることを抑制できる。これにより、略球状の形状とされ、所定の高さを有する半田バンプ１２ａ（４１）を円形部４１上に形成することができる。
このように、細幅配線部の本数を増やして細幅配線部の幅方向（Ｙ方向）の寸法を大きくすることで、細幅配線部の断面積を大きくすることができ、細幅配線部の高抵抗化を抑制することができる。
（第４の実施の形態）
以下、本発明の第４の実施の形態について説明する。図９は、第４の実施の形態にかかるロジックチップ３１およびメモリチップ３２をフリップチップ接続した状態を示す模式図である。図９では、ロジックチップ３１を下側、メモリチップ３２を上側に配置して接続する状態を示している。
ここで、ロジックチップ３１およびメモリチップ３２は、第１の実施の形態において説明した方法で作製しているが、ロジックチップ３１の半田バンプ１２ａの半田量をメモリチップ３２の半田バンプ１２ｃの半田量よりも少なくして半田バンプを形成している。ここでの半田量は、導電層（Ｃｕ層）上の単位面積あたりの半田量（平均）である。
これにより、チップ接続時（リフロー時）に、ロジックチップ３１の半田バンプ１２ａにおいて、溶融した半田が半田バンプ１２ｃとの接続部近傍から該接続部から離れる方向に流れることを抑制して、ロジックチップ３１の半田バンプ１２ａとメモリチップ３２の半田バンプ１２ｃとを確実に接続することができる。
さらに、半田バンプ１２ｃの融点が半田バンプ１２ａの融点よりも低くなるように、ロジックチップ３１の半田バンプ１２ａの半田の組成と、メモリチップ３２の半田バンプ１２ｃの半田の組成と、を異ならせてもよい。
この場合、チップ接続時（リフロー時）に、半田バンプ１２ｃの融点以上、半田バンプ１２ａの融点未満の温度で熱処理することで、半田バンプ１２ｃのみを溶融させる。これにより、チップ接続時（リフロー時）に、半田バンプ１２ａの半田が半田バンプ１２ｃとの接続部近傍から該接続部から離れる方向に流れることをより確実に抑制して、ロジックチップ３１の半田バンプ１２ａとメモリチップ３２の半田バンプ１２ｃとを確実に接続することができる。
なお、上記の図９ではメモリチップ３２においてもロジックチップ３１と同様に、半田バンプ１２ｃが電極パッド１ｃ上にバリアメタル層５ｃ、導電層６ｃを介して形成された構造を示した。しかしながら、メモリチップ３２側では特に再配置配線を形成する必要はなく半田バンプ１２ｃをＵＢＭ層としてのバリアメタル層５ｃ（バリアメタル９）上に直接形成しても良い。また、図６〜図９においては、第１の実施の形態にかかる方法で作製したロジックチップ３１の場合を説明したが、第２の実施の形態にかかる方法で再配置配線が作製されたロジックチップを使用してもよいことは言うまでもない。
この発明の一実施形態に従った半導体装置の製造方法を説明する模式図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する模式図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する模式図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する模式図である。 この発明の一実施形態に従った半導体装置の製造方法を説明する模式図である。 この発明の一実施形態に従った半導体装置を説明する模式図である。 この発明の一実施形態に従った半導体装置を説明する模式図である。 この発明の一実施形態に従った半導体装置を説明する模式図である。 この発明の一実施形態に従った半導体装置を説明する模式図である。
符号の説明
１ａ、１ｂ 電極パッド、２ パッシベーション膜、３ ポリイミド膜、４ａ、４ｂ、４ｃ 開口、５、５ａ、５ｂ バリアメタル層、６ 第１の導電層、６ａ、６ｂ 再配置配線層、６ａ′、６ｂ′ 第１の導電層、７ａ、７ｂ 開口、８ レジストパターン、９ バリアメタル、１０ 半田めっき膜、１１ ボンディングパッド、１２ａ、１２ｂ、１２ｃ 半田バンプ、２１ａ、２１ｂ 上層導電層、２２ａ、２２ｂ 再配置配線層、２５ａ、２５ｂ 開口、２６ レジストパターン、４１ 円形部、４２ 長方形部、４３ 細幅配線部、４４ａ、４４ｂ 細幅配線部、４５ａ、４５ｂ、４５ｃ 細幅配線部、Ｗ 半導体ウェハ（基板）

Claims (5)

  1. 半導体基板における半導体素子の電極端子が設けられた主面側に、前記電極端子を電気的に引き出す再配置配線およびバンプを形成する半導体装置の製造方法であって、
    前記半導体基板の主面側に、前記電極端子と電気的に接続された第１の導電層を形成する第１の工程と、
    前記第１の導電層上の所定の位置に開口を有するマスク層を前記第１の導電層上に形成する第２の工程と、
    前記マスク層の開口内に第２の導電層を形成する第３の工程と、
    前記マスク層を除去する第４の工程と、
    前記第２の導電層をマスクとして用いて前記第１の導電層を異方性エッチングすることにより前記第１の導電層からなる前記再配置配線を形成する第５の工程と、
    前記第２の導電層をリフローして前記再配置配線上に前記バンプを形成する第６の工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１の工程では、前記第１の導電層をスパッタリング法により形成すること、
    を特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第３の工程では、前記マスク層の開口内に第３の導電層をめっき法により形成した後に、前記第３の導電層上に前記第２の導電層を形成し、
    前記第５の工程では、前記第１の導電層を異方性エッチングすることにより、前記第１の導電層および前記第３の導電層からなる前記再配置配線を形成すること、
    を特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記再配置配線は、前記半導体基板の面内方向における形状が略円形状とされた第１の領域と、前記第１の領域に連なる領域であって前記第１の領域より細くくびれた形状を有する第２の領域と、を有すること、
    を特徴とする請求項１に記載の半導体装置の製造方法。
  5. 表面に半導体素子の電極端子が設けられた半導体基板と、
    前記半導体基板の前記半導体素子の電極端子が設けられた主面上に形成され、前記電極端子上の少なくとも一部の領域に開口を有する絶縁層と、
    少なくとも前記開口内を埋めて設けられ、前記電極端子と電気的に接続された再配置配線と、
    前記再配置配線上の全面に設けられたバンプと、
    を備えることを特徴とする半導体装置。
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