TW201316341A - 在非揮發性記憶體陣列之程式化期間用於缺陷字元線的資料回復 - Google Patents

在非揮發性記憶體陣列之程式化期間用於缺陷字元線的資料回復 Download PDF

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Abstract

考慮在程式化期間(諸如在斷裂之字元線之狀況下)資料的回復。所描述配置假定，當系統結束程式化一區塊時，k個頁可被損毀。接著，可使用一抹除碼來回復此等經損毀頁。為了回復任何k個頁，系統將計算並臨時儲存k個同位頁於控制器中。可隨著自主機接收該等資料頁，即時計算此等k個同位頁。一旦結束該區塊之程式化，就可進行一寫入後讀取以便證實該資料經可靠地儲存。若在EPWR期間未偵測到問題，則可捨棄該控制器中之該等同位頁。在偵測到問題且至多k個頁中之資料在一些不良字元線上損毀之狀況下，接著使用儲存於該控制器中之該等k個同位頁且使用自該記憶體陣列之該區塊讀取並經解碼的其他未經損毀頁來回復該遺失資料。一旦該回復完成，該區塊就可被再程式化，且可在成功再程式化之後捨棄該控制器中之該等臨時同位頁。

Description

在非揮發性記憶體陣列之程式化期間用於缺陷字元線的資料回復
本發明大體上係關於諸如電可抹除可程式化唯讀記憶體(EEPROM)及快閃EEPROM之半導體記憶體電路，且具體而言係關於此等記憶體電路中缺陷字元線之資料的回復。
能夠非揮發性地儲存電荷之固態記憶體，尤其呈封裝為小外觀尺寸(small form factor)卡之EEPROM及快閃EEPROM形式的固態記憶體近來已變為多種行動及手持型器件(特別是資訊電器及消費型電子產品)中的首選儲存器。不同於亦為固態記憶體之RAM(隨機存取記憶體)，快閃記憶體係非揮發性的，且即使在切斷電源之後仍保持其所儲存之資料。又，不同於ROM(唯讀記憶體)，快閃記憶體類似於磁碟儲存器件而為可重寫的。儘管成本較高，但快閃記憶體仍日益用於大容量儲存應用中。諸如硬碟機及軟性磁碟之基於旋轉磁性媒體的習知大容量儲存器並不適合於行動及手持型環境。此係因為磁碟機傾向於為龐大的，易於發生機械故障，且具有高潛時及高功率要求。此等不良屬性使得基於磁碟之儲存器在多數行動及攜帶型應用中為不實用的。另一方面，嵌入式與呈可卸除式卡形式的快閃記憶體因為其小的大小、低電力消耗、高速度及高可靠性特徵而理想地適合於行動及手持型環境中。
快閃EEPROM類似於EEPROM(電可抹除及可程式化唯讀記憶體)之處在於：快閃EEPROM為一種可被抹除且將新資 料寫入於或「程式化於」其記憶體胞中的非揮發性記憶體。兩種操作皆利用場效電晶體結構中之浮動(未連接)導電閘極，該浮動(未連接)導電閘極位於半導體基板中之通道區域之上、在源極區與汲極區之間。控制閘極接著被提供於浮動閘極之上。電晶體之臨限電壓特性係由保持於浮動閘極上之電荷的數量來控制。亦即，對於浮動閘極上給定位準之電荷，在「接通」電晶體以准許其源極區與汲極區之間的傳導之前，必須施加對應電壓(臨限值)至控制閘極。詳言之，諸如快閃EEPROM之快閃記憶體允許同時抹除記憶體胞之全部區塊。
浮動閘極可保持某範圍的電荷且因此可被程式化至臨限電壓窗內之任何臨限電壓位準。臨限電壓窗之大小係由器件之最小及最大臨限位準定界，該等臨限位準又對應於可程式化至浮動閘極上之電荷的範圍。臨限窗通常取決於記憶體器件之特性、操作條件及歷史。窗內之每一相異、可解析臨限電壓位準範圍原則上可用以指明記憶體胞之確定記憶體狀態。
在當前市售產品中，快閃EEPROM陣列之每一儲存元件藉由以二進位模式操作來儲存單一資料位元為常見的，其中將儲存元件電晶體之臨限位準的兩個範圍定義為儲存位準。電晶體之臨限位準對應於儲存於電晶體之儲存元件上之電荷位準的範圍。除了使記憶體陣列之大小收縮外，趨勢為藉由將一個以上資料位元儲存於每一儲存元件電晶體中來進一步增加此等記憶體陣列之資料儲存的密度。此情 形藉由將兩個以上臨限位準定義為每一儲存元件電晶體的儲存狀態來實現，四個此等狀態(每儲存元件2個資料位元)現包括於市售產品中。亦正實施更多儲存狀態(諸如，每儲存元件16個狀態)。每一儲存元件記憶體電晶體具有其可實際地操作於的臨限電壓之某一總範圍(窗)，且該範圍被分成針對該記憶體電晶體定義的數目個狀態加上該等狀態之間的容限(用以允許將該等狀態清楚地彼此區分)。明顯地，記憶體胞經組態以儲存之位元愈多，記憶體胞操作之誤差容限就不得不愈小。
充當記憶體胞之電晶體通常係藉由兩個機制中之一者而程式化至「經程式化」狀態。在「熱電子注入」中，施加至汲極之高電壓使電子加速從而越過基板通道區。同時，施加至控制閘極之高電壓將熱電子牽拉穿過一薄閘極介電質而至浮動閘極上。在「穿隧注入」中，相對於基板施加高電壓至控制閘極。以此方式，將電子自基板牽拉至介入之浮動閘極。雖然在歷史上已使用術語「程式化」來描述藉由將電子注入至記憶體胞之最初被抹除之電荷儲存單元而寫入至記憶體以便變更記憶體狀態，但術語「程式化」現已可與諸如「寫入」或「記錄」之更一般的術語互換地使用。
可藉由眾多機制來抹除記憶體器件。對於EEPROM而言，可藉由相對於控制閘極將高電壓施加至基板以便誘使浮動閘極中之電子穿過薄氧化物穿隧至基板通道區(亦即，福勒-諾德翰姆穿隧(Fowler-Nordheim tunneling))來電 抹除記憶體胞。通常，可逐位元組地抹除EEPROM。對於快閃EEPROM而言，可同時全部電抹除記憶體，或可一次電抹除一或多個最小可抹除區塊，其中一最小可抹除區塊可由一或多個區段組成，且每一區段可儲存512個位元組或更多之資料。
記憶體器件通常包含可安裝於卡上之一或多個記憶體晶片。每一記憶體晶片包含由諸如解碼器及抹除、寫入及讀取電路之周邊電路支援的記憶體胞陣列。更複雜之記憶體器件亦具有一執行智慧型及更高階記憶體操作及介面連接的控制器。
存在許多現今正使用之商業上成功之非揮發性固態記憶體器件。此等記憶體器件可為快閃EEPROM，或可使用其他類型之非揮發性記憶體胞。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063及第5,661,053號、第5,313,421號及第6,222,762中給出快閃記憶體及系統之實例以及製造其的方法。詳言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述了具有NAND(反及)串結構之快閃記憶體器件。又，亦自具有一用於儲存電荷之介電層的記憶體胞製造非揮發性記憶體器件。代替較早描述之導電浮動閘極元件，使用介電層。利用介電儲存元件之此等記憶體器件已由Eitan等人在「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(2000年11月之IEEE Electron Device Letters第21卷第11號，第543至545頁)中予以描述。ONO介電層 延伸跨越源極擴散區與汲極擴散區之間的通道。將針對一資料位元之電荷區域化於鄰近於汲極之介電層中，且將針對另一資料位元之電荷區域化於鄰近於源極之介電層中。舉例而言，美國專利第5,768,192號及第6,011,725號揭示一種非揮發性記憶體胞，該非揮發性記憶體胞具有夾於兩個二氧化矽層之間的捕集介電質。藉由分離地讀取介電質內的空間分離之電荷儲存區之二進位狀態來實施多狀態資料儲存。
為了改良讀取及程式化效能，並行讀取或程式化陣列中之多個電荷儲存元件或記憶體電晶體。因此，一起讀取或程式化一「頁」記憶體元件。在現有記憶體架構中，一列通常含有若干個交錯頁，或該列可構成一個頁。將一起讀取或程式化一頁之所有記憶體元件。
寫入資料中之錯誤
在本文中所描述之類型之記憶體系統以及包括磁碟儲存系統的其他記憶體系統中，正儲存之資料的完整性係藉由使用錯誤校正技術來維持。最常見地，針對在一時間正儲存之每一區段或其他資料單元來計算錯誤校正碼(ECC)，且將該ECC與該資料儲存在一起。最常見地將ECC與計算ECC所基於之使用者資料之單位群組儲存在一起。使用者資料之單位群組可為一區段或多區段頁。當自記憶體讀取此資料時，將ECC用以判定正讀取之使用者資料的完整性。資料之單位群組內的資料之錯誤位元常常可藉由使用ECC來校正。
趨勢為減小記憶體系統之大小，以便能夠將更多記憶體胞置放於系統中且使得系統儘可能小以裝設於較小主機器件中。藉由電路之較高整合與組態每一記憶體胞以儲存更多資料位元之組合來增加記憶體容量。兩種技術皆要求記憶體以愈加嚴格之誤差容限來操作。此情形又對ECC校正錯誤提出更多需求。
ECC可經設計以校正預定數目個錯誤位元。ECC必須校正之位元愈多，ECC就將更複雜且計算上更密集的。為了品質保證，習知ECC係基於在記憶體器件之使用期限(end of life)之結束時的所預期的最壞狀況記憶體胞錯誤率而設計。因此，ECC必須校正直至錯誤率之統計群體的遠尾端的最大數目個錯誤位元。
隨著快閃記憶體老化，快閃記憶體之錯誤率在器件之使用期限將要結束時快速增加。因此，針對最壞狀況設計之強力ECC將僅在記憶體器件之使用期限結束時被調用以應用其全部能力。
使用ECC來校正最壞狀況數目個錯誤位元將消耗大量處理時間。ECC必須校正之位元愈多，需要的計算時間就愈多。將使記憶體效能降級。可實施額外專用硬體以在合理時間量內執行ECC。此專用硬體可佔用控制器ASIC晶片上之相當可觀量的空間。此外，對於器件之大部分使用期限而言，僅少量地利用ECC，從而導致器件之較大附加項被浪費且未實現實際益處。
因此，缺陷時常既作為製造程序之部分又在器件之工作 壽命期間發生於此等記憶體系統中。此等缺陷之來源中的一者為此等記憶體陣列的字元線，其係歸因於字元線洩漏(至另一字元線或至基板)以及斷裂之字元線。隨著器件大小按比例縮小，此等與字元線相關之問題通常變得愈來愈尖銳。某一字元線至字元線洩漏在器件為新的時並不顯現出來，而是僅在經受許多程式化抹除循環之後才導致故障。此洩漏將使得有故障字元線不能程式化，且對應資料將被損毀。斷裂之字元線將具有高電阻連接，由於該高電阻連接，斷裂之遠端上的記憶體胞在程式化及驗證操作期間將經歷電壓降。結果，斷裂之字元線之臨限電壓分佈將展示不能區分之狀態。因此，此等兩種缺陷在未被偵測到之情況下皆可對記憶體操作有害，且導致寫入至此等字元線上之資料的損失。
根據一第一組態樣，呈現一種操作一記憶體系統之記憶體，該記憶體系統包括沿複數個字元線形成之快閃記憶體胞的一陣列，每一字元線能夠儲存一或多個資料頁。該方法包括接收一第一資料頁，將該所接收第一資料頁儲存於一第一緩衝器中，及將該第一資料頁自該第一緩衝器寫入至該快閃記憶體之一字元線中。產生該所接收第一資料頁之一第一同位資料頁，且將該第一同位資料頁儲存於一第二緩衝器中。在接收到該第一資料頁之後，順序地接收一或多個額外資料頁，且對於額外所接收資料頁中之每一者，藉由隨後資料頁替換該第一緩衝器中的所接收資料之 先前頁，將該隨後資料頁自該第一緩衝器寫入至該快閃記憶體之一對應字元線中，及依據先前儲存之同位資料及該頁來更新儲存於該第二緩衝器中之該同位資料頁。該方法隨後判定是否正確寫入該第一資料頁及該等額外資料頁，且回應於判定未正確寫入該等資料頁中之一資料頁，基於該同位資料頁及如自該陣列讀取之該等頁中的其他頁來判定用於該未正確寫入之頁的正確資料。
根據其他態樣，呈現一種操作一記憶體系統的方法，其中該記憶體系統包括一記憶體電路及一控制器電路，該記憶體電路具有沿複數個字元線形成之非揮發性記憶體胞的一陣列，每一字元線能夠儲存一或多個資料頁，該控制器電路控制該記憶體系統與一主機之間的資料傳送並管理該記憶體電路上之資料的儲存。該方法包括執行複數個資料頁至該記憶體陣列中之一寫入操作。該寫入操作包括在該控制器電路處自該主機接收該複數個頁；自該複數個頁計算一資料檢查結果，將該複數個頁自該控制器電路傳送至該記憶體電路，及將該複數個頁寫入至陣列中。該控制器在該等頁經寫入之後捨棄該等頁中之一或多者。該資料檢查結果為多對一變換，使得無法僅基於該資料檢查結果來重建構複數個資料頁。該寫入操作亦包括在將該複數個頁寫入至該陣列中之後，執行一寫入後驗證操作以判定該複數個頁是否被正確寫入，其中該寫入後驗證操作係獨立於用於執行該寫入後驗證操作之一分離主機命令而作為該寫入操作之部分來執行。回應於判定該複數個頁中之一頁未 被正確寫入，且該未正確寫入頁係由該控制器捨棄的該等頁中之一者，該方法進一步包括自該記憶體陣列讀取其他資料頁中之一或多者，及自該資料檢查結果及自該記憶體陣列讀取之該等其他資料頁重建構第一頁。
本發明之各種態樣、優點、特徵及實施例包括於本發明之例示性實例的以下描述中，應結合隨附圖式閱讀例示性實例之描述。本文中所參考之所有專利、專利申請案、文章、其他刊物、文件及事項之全文特此出於所有目的以引用的方式併入本文中。就在所併入之刊物、文件或事項中之任一者與本申請案之間有術語的定義或使用之任何不一致性或衝突而言，應以本申請案之術語的定義及使用為準。
記憶體系統
圖1說明與其中體現本發明之特徵的記憶體器件通信之主機。主機80通常發送待儲存於記憶體器件90處之資料，或藉由讀取記憶體器件90來擷取資料。記憶體器件90包括由控制器102管理之一或多個記憶體晶片100。記憶體晶片100包括記憶體胞之記憶體陣列200，其中每一記憶體胞能夠經組態為多位階記憶體胞(「MLC」)以儲存多個資料位元。記憶體晶片亦包括周邊電路，諸如感測模組480、資料鎖存器430及I/O電路440。晶片上控制電路110控制每一晶片之低層級記憶體操作。控制電路110係晶片上控制器，該晶片上控制器與周邊電路協作以對記憶體陣列200 執行記憶體操作。控制電路110通常包括狀態機112以提供對記憶體操作之晶片級控制。
在許多實施中，主機80經由控制器102與記憶體晶片100通信並互動。控制器102與記憶體晶片協作，且控制並管理較高層級的記憶體操作。舉例而言，在主機寫入中，主機10以由主機之作業系統之檔案系統分配的邏輯區段的形式將待寫入之資料發送至記憶體陣列100。實施於控制器中之記憶體區塊管理系統接移(stage)區段，並將該等區段映射並儲存至記憶體陣列之實體結構。
較佳區塊管理系統揭示於2010年7月8日公開之美國專利申請公開案第2010/0172180 A1號中，該公開案之全部揭示內容以引用之方式併入本文中。
韌體60提供碼以實施控制器102的功能。錯誤校正碼(「ECC」)處理器62在記憶體器件之操作期間處理ECC。在另一實施例中，控制器102實施於主機內。
實體記憶體結構
圖2示意地說明非揮發性記憶體胞。記憶體胞10可由具有諸如浮動閘極或介電層之電荷儲存單元20的場效電晶體實施。記憶體胞10亦包括源極14、汲極16及控制閘極30。
存在現今正使用的許多商業上成功之非揮發性固態記憶體器件。此等記憶體器件可使用不同類型之記憶體胞，每一類型具有一或多個電荷儲存元件。典型非揮發性記憶體胞包括EEPROM及快閃EEPROM。在美國專利第5,595,924號中給出EEPROM記憶體胞之實例以及製造EEPROM記憶 體胞的方法。在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出快閃EEPROM記憶體胞之實例，快閃EEPROM記憶體胞在記憶體系統中之使用及製造快閃EEPROM記憶體胞的方法。詳言之，在美國專利第5,570,315號、第5,903,495號及第6,046,935號中描述了具有NAND記憶體胞結構之記憶體器件的實例。又，利用介電儲存元件之記憶體器件的實例已由Eitan等人在「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(2000年11月之IEEE Electron Device Letters第21卷第11號，第543至545頁)中且在美國專利第5,768,192號及第6,011,725號中予以描述。
實務上，通常藉由在將參考電壓施加至控制閘極時感測跨越記憶體胞之源極電極及汲極電極之傳導電流而讀取記憶體胞的記憶體狀態。因此，對於記憶體胞之浮動閘極上的每一給定電荷而言，可偵測關於固定參考控制閘極電壓之對應傳導電流。相反，將臨限電壓定義為在給定電荷下控制閘極上之將恰好接通記憶體胞的電壓。類似地，可程式化至浮動閘極上之電荷的範圍界定了對應臨限電壓窗或對應傳導電流窗。
或者，代替偵測經分割電流窗中之傳導電流，有可能在控制閘極處設定針對測試中給定記憶體狀態的臨限電壓，並偵測傳導電流是低於抑或高於臨限電流。在一實施中，相對於臨限電流的對傳導電流之偵測由檢驗傳導電流經由 位元線之電容或已知電容器放電的速率來實現。
如自以上描述內容可瞭解，使記憶體胞儲存的狀態愈多，記憶體胞之臨限窗就劃分得愈精細。舉例而言，記憶體器件可具有臨限窗在-1.5 V至5 V之範圍內的記憶體胞。此情形提供6.5V之最大寬度。若記憶體胞將儲存16個狀態，則每一狀態可佔用臨限窗中之200 mV至300 mV。此情形將需要程式化及讀取操作的較高精度，以便能夠達成所需解析度。
通常將記憶體陣列200組織為記憶體胞之二維陣列，該等記憶體胞配置為數列與數行且可藉由字元線及位元線定址。可根據NOR(反或)類型或NAND類型架構來形成該陣列。
圖3說明記憶體胞之NOR陣列之一實例。在記憶體陣列200中，每一列記憶體胞藉由記憶體胞之源極14及汲極16以菊鏈(daisy-chain)方式連接。有時將此設計稱作虛擬接地設計。一列中之記憶體胞10之控制閘極30連接至字元線(諸如，字元線42)。一行中之記憶體胞的源極及汲極分別連接至所選擇位元線(諸如，位元線34及36)。
圖4說明正被並行地感測或程式化之組織成(例如)NAND組態的記憶體胞頁。圖4本質上展示記憶體陣列200中之一組NAND串50。NAND串50由藉由記憶體電晶體之源極及汲極而菊鏈鏈接之一系列記憶體電晶體(例如，4、8、16或更多個)組成。一對選擇電晶體S1、S2控制記憶體電晶體鏈之分別經由NAND串之源極端子及汲極端子至外部的 連接。在記憶體陣列中，當源極選擇電晶體S1接通時，源極端子耦接至源極線34。類似地，當汲極選擇電晶體S2接通時，NAND串之汲極端子耦接至記憶體陣列之位元線36。鏈中之每一記憶體電晶體10充當記憶體胞。記憶體電晶體10具有一電荷儲存元件20以儲存給定量之電荷以便表示所欲之記憶體狀態。每一記憶體電晶體之控制閘極允許對讀取及寫入操作的控制。一列NAND串之對應記憶體電晶體的控制閘極皆連接至同一字元線(諸如，WL0、WL1、...)。類似地，選擇電晶體S1、S2中每一者之控制閘極(分別經由選擇線SGS及SGD進行存取)分別提供對經由NAND串之源極端子及汲極端子的對NAND串之存取的控制。
當在程式化期間讀取或驗證NAND串內之經定址記憶體電晶體10時，經由共同字元線為該記憶體電晶體10之控制閘極供應適當電壓。同時，藉由向NAND串50中的剩餘未經定址之記憶體電晶體的控制閘極施加充足電壓而完全接通NAND串50中的剩餘未經定址之記憶體電晶體。以此方式，有效地自個別記憶體電晶體之源極至NAND串之源極端子建立導電路徑且同樣針對個別記憶體電晶體之汲極至記憶體胞之汲極端子建立導電路徑。在美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述了具有此等NAND串結構之記憶體器件。
「頁」(諸如頁70)為允許被並行地感測或程式化之記憶體胞群組。此情形藉由對應的感測放大器頁來實現。舉例 而言，頁70係沿一列，且藉由施加至該頁之記憶體胞的共同連接至字元線WL3之控制閘極的感測電壓來感測。沿每一行，諸如記憶體胞10之每一記憶體胞可由感測放大器經由位元線36存取。上文提及之頁為實體頁記憶體胞或感測放大器。視上下文而定，在每一記憶體胞正儲存之狀況下。
感測電路及技術
圖5A更詳細地說明展示於圖1中的感測模組，其含有跨越記憶體胞陣列之一組p個感測模組。並行操作之整組p個感測模組480允許並行地讀取或程式化沿一列之p個記憶體胞10的群組(或實體頁)。基本上，感測模組1將感測記憶體胞1中之電流I1，感測模組2將感測記憶體胞2中之電流I2，...，感測模組p將感測記憶體胞p中之電流Ip，等等。頁之自源極線34流出至聚集節點CLSRC中且自聚集節點CLSRC流動至接地的總記憶體胞電流iToT將係p個記憶體胞中之所有電流的總和。
在習知記憶體架構中，具有共同字元線之一列記憶體胞形成兩個或兩個以上頁，其中並行地讀取及程式化頁中之記憶體胞。在具有兩個頁之列的狀況下，一頁係由偶數位元線存取，且另一頁係由奇數位元線存取。感測電路之實體頁在任一時間耦接至偶數位元線或耦接至奇數位元線。
在當前生產之晶片中，實體頁可為64k或更大。在較佳實施例中，群組為連續的整列記憶體胞。此為所謂的「全位元線」(all bit-line)架構，其中頁係由分別耦接至鄰接的 位元線之一列鄰接的記憶體胞構成。
圖5B說明包括感測放大器之感測模組。感測放大器490偵測記憶體胞之傳導電流高於或低於參考位準。將所感測結果鎖存於對應的一組鎖存器430中(參見圖1)。
抹除區塊
快閃記憶體與其他類型之記憶體之間的一重要差異為：必須自經抹除狀態程式化記憶體胞。亦即，必須首先使浮動閘極無電荷。程式化接著將所要量之電荷添加回至浮動閘極。程式化並不支援自浮動閘極移除電荷之一部分以自程式化更多之狀態轉至程式化較少的狀態。此情形意謂，更新資料無法覆寫現有資料，且必須被寫入至先前未經寫入位置。
此外，抹除為自浮動閘極清空所有電荷，且通常相當地耗費時間。由於該原因，逐記憶體胞或甚至逐頁地進行抹除將為繁重且極慢的。實務上，將記憶體胞之陣列分成大量記憶體胞區塊。如對於快閃EEPROM系統而言係共同的，區塊為抹除之單元。亦即，每一區塊含有一起被抹除的最小數目之記憶體胞。
圖6示意性地說明組織成可抹除區塊之記憶體陣列的一實例。電荷儲存記憶體器件之程式化僅可導致將更多電荷添加至其電荷儲存元件。因此，在程式化操作之前，必須移除(或抹除)記憶體胞之電荷儲存元件中的現有電荷。當一起(亦即，在一瞬間)電抹除記憶體胞之整個陣列200或該陣列的顯著記憶體胞群組時，諸如EEPROM之非揮發性記 憶體被稱作「快閃」EEPROM。一旦被抹除，便可接著對該記憶體胞群組進行再程式化。可一起抹除之記憶體胞群組可由一或多個可定址抹除單元300組成。抹除單元或區塊300通常儲存一或多個資料頁，頁為程式化及讀取之最小單元，儘管在單一操作中可程式化或讀取一個以上頁。每一頁通常儲存一或多個區段之資料，區段大小係由主機系統來界定。一實例為具有遵循隨磁碟機建立之標準的512位元組使用者資料加上關於使用者資料及/或儲存有該使用者資料之區塊的某數目個位元組附加項資訊的區段。
在展示於圖6中之實例中，記憶體陣列200中之個別記憶體胞可藉由諸如WL0至WLy之字元線42及諸如BL0至BLx之位元線36存取。將記憶體組織成諸如抹除區塊0、1、...、m之抹除區塊。亦參看圖5A及圖5B，若NAND串50含有16個記憶體胞，則陣列中之第一組NAND串將可由選擇線44及諸如WL0至WL15之字元線42存取。抹除區塊0經組織以使第一組NAND串之所有記憶體胞被一起抹除。在另一記憶體架構中，可一起抹除一個以上組之NAND串。
二進位(SLC)及多狀態(MLC)記憶體分割之實例
如較早所描述，非揮發性記憶體之一實例由場效電晶體之陣列形成，每一場效電晶體具有在其通道區與其控制閘極之間的電荷儲存層。該電荷儲存層或單元可儲存一範圍的電荷，從而引起每一場效電晶體之一範圍的臨限電壓。可能臨限電壓之範圍橫越一臨限窗。當將臨限窗分割為臨限電壓的多個子範圍或區時，將每一可解析區用以表示記 憶體胞的不同記憶體狀態。多個記憶體狀態可藉由一或多個二進位位元編碼。
圖7說明具有記憶體胞之群體的二進位記憶體，其中每一記憶體胞係處於兩個可能狀態中的一者。每一記憶體胞的臨限窗由單一分界位準(demarcation level)分割成兩個相異區。如圖7(0)中所展示，在讀取期間，將下部區與上部區之間的讀取分界位準rV1用以判定記憶體胞之臨限位準位於哪個區。若記憶體胞之臨限值位於下部區中，則記憶體胞係處於「經抹除」狀態；且若記憶體胞之臨限值位於上部區中，則記憶體胞係處於「經程式化」狀態。圖7(1)說明最初記憶體的所有記憶體胞處於「經抹除」狀態。圖7(2)說明一些記憶體胞經程式化為「經程式化」狀態。將1位元或二進位碼用以對記憶體狀態進行編碼。舉例而言，位元值「1」表示「經抹除」狀態，且「0」表示「經程式化」狀態。通常，藉由施加一或多個程式化電壓脈衝來執行程式化。在每一脈衝之後，對記憶體胞進行感測以驗證臨限值是否已被移動超出驗證分界位準vV1。具有此記憶體胞分割之記憶體被稱作「二進位」記憶體或單位階記憶體胞(「SLC」)記憶體。將瞭解，二進位或SLC記憶體以廣泛的誤差容限操作，此係由於整個臨限窗僅被兩個區佔用。
圖8說明具有記憶體胞之群體的多狀態記憶體，其中每一記憶體胞係處於八個可能狀態中的一者。每一記憶體胞的臨限窗由至少七個分界位準分割成八個相異區。如圖 8(0)中所展示，在讀取期間，將讀取分界位準rV1至rV7用以判定記憶體胞之臨限位準位於哪個區。若記憶體胞之臨限值位於最下區中，則記憶體胞係處於「經抹除」狀態；且若記憶體胞之臨限值位於該等上部區中，則記憶體胞係處於多個「經程式化」狀態中的一者中。圖8(1)說明最初記憶體的所有記憶體胞皆處於「經抹除」狀態。圖8(2)說明一些記憶體胞經程式化為「經程式化」狀態。可將具有下部位元、中部位元及上部位元之3位元碼用以表示八個記憶體狀態中的每一者。舉例而言，「0」、「1」、「2」、「3」、「4」、「5」、「6」及「7」狀態分別由「111」、「011」、「001」、「101」、「100」、「000」、「010」及「110」來表示。通常，藉由施加一或多個程式化電壓脈衝來執行程式化。在每一脈衝之後，對記憶體胞進行感測以驗證臨限值是否已被移動超出係驗證分界位準vV1至vV7中之一者的參考。具有此記憶體胞分割之記憶體被稱作「多狀態」記憶體或多位階記憶體胞(「MLC」)記憶體。
類似地，儲存4位元碼之記憶體將具有下部位元、第一中部位元、第二中部位元及上部位元，從而表示十六個狀態中的每一者。臨限窗將由至少15個分界位準分界成十六個相異區。
隨著記憶體之有限臨限窗經分割成更多區，用於程式化及讀取之解析度將必然變得更精細。因此，多狀態或MLC記憶體必然以與具有較少經分割區之記憶體的誤差容限相比而言較狹窄的誤差容限來操作。換言之，錯誤率隨著儲 存於每一記憶體胞之位元之目增加而增加。一般而言，錯誤率隨著臨限窗中之經分割區的數目增加而增加。
藉由錯誤校正碼(「ECC」)進行之校正
快閃記憶體傾向於發生錯誤。為了確保無錯誤之資料，實施錯誤校正碼(「ECC」)以校正錯誤。
圖9示意性地說明含有ECC欄位之資料頁。如結合圖4及圖6A所描述，借助於並行地操作之感測模組的對應頁來並行地程式化及讀取記憶體胞之實體頁。當每一記憶體胞儲存多個資料位元時，將存在與每一實體頁相關聯之多個資料頁。資料頁70'包含使用者部分72'及系統部分74'。使用者部分72'係用於儲存使用者資料。系統部分74'通常由記憶體系統用於儲存系統資料。在系統資料中包括ECC。針對資料頁計算ECC。通常，藉由控制器102中之ECC處理器62(參見圖1)來計算ECC。
隨著自主機接收資料，在控制器102中對資料頁進行接移，且藉由ECC處理器62計算資料頁的ECC 76'。接著將併有ECC之資料頁寫入至記憶體陣列200中。通常，當讀取資料頁時，資料頁被鎖存於資料鎖存器430中，且被移出I/O電路440而至控制器102。在控制器102處，比較資料頁之現有ECC與對於讀取資料計算之ECC的第二版本。ECC通常包括錯誤偵測碼(「EDC」)以用於快速偵測資料頁中之任何錯誤。若EDC指示所讀取資料頁中之任何錯誤的存在，則調用ECC來校正所讀取資料頁中的錯誤位元。
ECC可經設計以校正任何數目個錯誤位元。ECC必須校 正之位元愈多，ECC就將更複雜且計算上更密集的。為了品質保證，基於在記憶體器件之使用期限結束(「EOL」)時的所預期最壞狀況記憶體胞錯誤率(「CER」)而設計習知ECC。因此，其必須校正直至統計錯誤群體的遠尾端的最大數目個錯誤位元。
圖10A展示錯誤率之常態分佈，其中群體的百分數係在標準偏差σ之各種範圍內。舉例而言，群體之僅2.1%位於自2σ至3σ之範圍內。群體之僅0.1%位於自3σ至4σ之範圍內。
圖10B以表格式說明圖10A的分佈。可瞭解，僅群體之E-09或十億分之一位於超出6σ的範圍。表中之最後一欄展示實例記憶體器件在最壞狀況下的所估計錯誤率。舉例而言，群體之5%將具有1個錯誤位元，群體之0.135%將具有4個錯誤位元，且群體之十億分之一將具有42個錯誤位元。
考慮125個記憶體卡之樣本。每一卡具有16 GB之容量，其中資料頁為各自2 KB。此情形折合成十億個各自為2 KB之頁的群體。為了確保125個記憶體卡之樣本的每一頁在卡之使用期限結束時都將無錯誤，將需要能夠校正高達42個位元的ECC。
前述章節之更多細節及其他揭露內容可在美國專利公開案2011/0099418 A1、2011/0099460 A1及2011/0096601 A1中找到。
用於在程式化期間於偵測到不良字元線的狀況下進行資料回復的方法
此章節考慮程式化期間(諸如在斷裂之字元線狀況下)資料的回復。隨著器件規模減少且字元線之長度增加，斷裂之字元線、洩漏字元線及其他與規模相關之缺陷的發生亦很可能變得更常見。在2010年7月9日申請之美國專利申請案第12/833,167號、2011年5月5日申請之美國專利申請案第13/101,765號、2010年7月9日申請之美國專利申請案第12/833,146號、2011年1月28日申請的美國專利申請案第13/016,732號中論述斷裂及洩漏字元線的問題，此等專利申請案中的前兩者呈現用於偵測斷裂字元線的方法，且另外兩者呈現用於偵測洩漏字元線的方法。可藉以偵測斷裂字元線故障的另一方法為使用諸如在美國專利公開案第US-2010-0091573-A1號及第US-2010-0091568-A1號中描述之智慧型驗證方案，其中當某一數目個位元通過每一字元線上之下部頁程式化操作時，記錄程式化電壓位準。偵測此種故障之又一方法為「禁用區」讀取，在該「禁用區」處執行讀取以判定任何記憶體胞是否具有在分派給資料狀態之範圍之間的區中之臨限電壓(參見例如美國專利第7,012,835號、第7,616,484號或第7,716,538號)。用於識別在寫入操作期間可顯現出來的斷裂字元線及其他缺陷的一組技術稱為增強型寫入後讀取(EPWR)。
在增強型寫入後讀取程序中，在寫入資料(亦即，在脈衝驗證程式化循環中已相對於每一記憶體胞之目標值驗證了每一記憶體胞)之後，讀回資料，並對所讀回資料進行準確性檢查。此增強型寫入後讀取程序通常在寫入區塊之 某一點處進行，且通常為程式化序列之部分，而非回應於來自主機之針對此操作的命令來執行。「增強型」部分係因為程序藉由用以減小在主機與控制器之間傳送之資料量、讀取較少資料、較不頻繁地執行或其他使程序加速的技術來增強。關於EPWR程序之更多細節呈現於以下各者中：美國專利公開案第2011/0099418 A1號、第2011/0099460 A1號及第2011/0096601 A1號；2011年6月9日申請之美國臨時申請案第61/495,053號；及與本申請案同時申請之Eran Sharon之題為「Non-Volatile Memory and Method with Accelerated Post-Write Read Using Combined Verification of Multiple Pages」的申請案。
當程式化NAND或其他非揮發性記憶體時，存在歸因於諸如斷裂字元線、字元線至字元線短路、控制閘極短路等等之各種故障模式的可能資料損失之問題。以上情形在直接程式化至多狀態(MLC)時可尤其為一問題，在該多狀態(MLC)處，資料並不維持於(例如)非揮發性二進位快取記憶體中直至在寫入後驗證中進行檢查。儘管此等故障可經由EPWR偵測到，但此等偵測通常僅在結束整個區塊之程式化之後進行。然而，若系統在EPWR期間偵測到不良字元線，則此不良字元線中之資料損失，除非系統將該資料之複本儲存於二進位非揮發性快取記憶體或其他地方。
對程式化期間此故障狀況下之資料損失之問題的一解決方案為將整個區塊儲存於控制器RAM中，直至系統結束程式化區塊並經由EPWR檢查區塊之有效性為止。然而，此 解決方案需要大量控制器RAM(通常為2 MB至4 MB)，此情形歸因於高控制器成本通常為不能接受的。另一解決方案為藉由(例如)在管線中執行EPWR而在結束區塊之程式化之前執行EPWR：在記憶體程式化字元線n(WLn)時，讀取並驗證WLn-k之有效性，對於某些情況k1，其中k為管線深度。在系統將需要在控制器中儲存每平面每晶粒僅k*m個頁時，此管線配置將顯著減小儲存要求，其中m為每字元線之頁的數目(在每記憶體胞2位元之配置中，m=2；且對於每記憶體胞3位元，m=3)。此情形具有兩個問題：首先，需要儲存於控制器中之頁的數目仍可為過高的，尤其對於多晶粒組態。舉例而言，在具有4個晶粒、2個平面且k=2之每記憶體胞3位元之配置中，需要儲存於控制器中之頁的數目為4*3*2*2=48。假定16 KB頁加上冗餘，此情形在控制器中添加高達~800 MB至850 MB之RAM(視冗餘之量而定)，此情形在多數系統中仍為過大之RAM。此解決方案之第二問題為，系統將在系統結束程式化整個區塊之前執行頁之EPWR。此情形可導致漏偵測字元線中之某些故障模式，該等故障模式在字元線自身之程式化期間並不發生，而是僅在稍後在程式化區塊之其他字元線時逐漸產生。由於此原因，通常僅在結束整個區塊之程式化之後執行EPWR。
在此章節中所描述的對在直接MLC程式化期間NAND故障狀況下的資料損失之問題的解決方案具有優於先前技術解決方案之若干優點。首先，該解決方案具有控制器中之 小得多之儲存要求：舉例而言，對於每記憶體胞3位元之具有4個晶粒及2個平面的組態，需要~50 KB至100 KB。第二，該解決方案允許在結束整個區塊之程式化時執行EPWR操作，因此該解決方案為更強健的，此係由於該解決方案避免了漏偵測僅在結束程式化區塊之後才逐漸產生的故障。
此章節中所描述之配置假定：當系統結束程式化一區塊時，至多k個頁可被損毀。接著，可使用一抹除碼來回復此等經損毀頁。為了回復任何k個頁，該系統將計算並臨時儲存k個同位頁於該控制器中。隨著自該主機接收該等資料頁，可即時計算此等k個同位頁。一旦結束該區塊之程式化，就可進行EPWR以便證實該資料經可靠地儲存。若在EPWR期間未偵測到問題，則可捨棄該控制器中之該等同位頁。在偵測到一問題且在一些不良字元線上至多k個頁中之資料損毀之狀況下，接著使用儲存於該控制器中之該等k個同位頁且使用自該記憶體陣列之該區塊讀取並經解碼的其他未經損毀頁來回復該遺失資料。一旦該回復完成，該區塊就可經再程式化，且該控制器中之該等臨時同位頁就可在成功再程式化之後被捨棄。
可使用之碼之一實例為李德-所羅門(RS)碼(例如，採用GF(28)之RS碼)。在圖11中示意性地說明展示在64個字元線的情況下保護每記憶體胞2位元(或「X2」)區塊以防止至多k個損毀頁的實例。在此實例中，頂部部分901表示128個資料頁之集合。自此等資料頁導出表示於903處之k 個同位頁的資料檢查結果。901中之資料頁至k個同位頁之變換為多對一映射，使得系統歸因於在映射中丟失之資訊而無法單獨自檢查結果重新產生資料頁集合901。將資料頁寫入至快閃記憶體區塊中，同時903之檢查資料結果將被保持於緩衝器中，從而允許檢查資料結果被更新。
舉例而言，可使用李德-所羅門(RS)碼來編碼901之每一行符號的內容。在圖11中，使用採用GF(28)之RS碼針對8位元之範圍來表示此情形，RS碼之資料正被映射至RS碼之同位中。除前述章節之論述外，關於錯誤校正碼之更多細節可在以下美國專利、專利公開案及專利申請案中找到：第2009/0094482號、第7,502,254號、第2007/0268745號、第2007/0283081號、第7,310,347號、第7,493,457號、第7,426,623號、第2007/0220197號、第2007/0065119號、第2007/0061502號、第2007/0091677號、第2007/0180346號、第2008/0181000號、第2007/0260808號、第2005/0213393號、第6,510,488號、第7,058,818號、第2008/0244338號、第2008/0244367號、第2008/0250300號，及第2008/0104312號。
若對經損毀頁之位置進行某些簡化假定，諸如，經損毀頁無法在k個隨機頁處發生，而是在連續頁處發生，則編碼方案可經簡化，使得可使用單一同位檢查碼之集合而非RS碼。此等假定為合理的，此係由於諸如斷裂之字元線、字元線至字元線短路、控制閘極短路等等之已知NAND故障機制影響單一字元線或兩個鄰近字元線，且因此損毀兩 個或四個連續頁(假定X2)。
舉例而言，針對每記憶體胞2位元(或X2)實施例所論述，假定僅需要進行保護以防止區塊中之單一有問題字元線(例如，斷裂之字元線)。可關於圖12(記憶體系統1001之簡化圖)來說明程序。如上文所論述，此記憶體系統之實例可為記憶體卡、嵌入式系統、SSD碟，等等。系統1001包括控制器電路1003，及諸如展示於1011處的一或多個記憶體電路。為了此論述簡化了控制器及記憶體電路兩者，其中無影響的彼等元件被隱藏。控制器1003被展示為包括同位緩衝器1007，其中控制器之其他元件(包括各種邏輯電路、ECC電路、其他RAM等等)被集總(lump)至1005中，其中關於控制器之更多細節可在上文引用之各種參考文獻中找到。儘管在此處將同位緩衝器1007展示為相異元件，但包括專用記憶體分區(section)或僅使用通用RAM之各種實施例為可能的，其剩餘部分集總至1005中。記憶體分區由記憶體器件1001表示，其中用於寫入資料之單一頁緩衝器展示於1013處，且陣列1015之單一區塊1017經明確標示。關於記憶體電路之更多細節在上文及上文引用之參考文獻中給出。將資料內容901寫入至諸如1017之區塊中，且將同位資料902維持於緩衝器1007中。例示性實施例具有同位資料緩衝器1007，但在其他狀況下，同位資料可藉由記憶體電路之控制器電路儲存(並計算)。
假定單一有問題字元線，可使用以下簡單方案：隨著系統程式化X2區塊1017，系統將迄今所有下部頁之互斥或運 算結果及迄今所有上部頁之互斥或運算結果(總共兩個頁)累積於同位緩衝器1007中。(類似地，對於每MLC N位元之實施例而言，其將為N個頁，其中對於二進位實施例為僅一頁。)當系統到達區塊中之最後頁時，系統在控制器中具有兩個頁，一頁為所有下部頁之互斥或運算結果(在下文中稱作「PXL」)，且另一頁為所有上部頁的互斥或運算結果(「PXU」)。當結束將資料內容901程式化至X2區塊1017中時，系統執行EPWR。若系統偵測到影響單一字元線之問題，則系統可自兩個互斥或運算頁及所有其他無問題字元線回復遺失之資料：亦即，陷入混亂之字元線的下部頁可藉由對PXL與所有無問題字元線之下部頁(自1017讀取該等下部頁並進行解碼)進行互斥或運算來回復。類似地，系統可回復陷入混亂之字元線的上部頁。在資料回復之後，系統可再程式化資料901，且(假定隨後程式化為成功的)可自1007捨棄臨時互斥或運算頁(PXL及PXU)。
圖12僅明確地展示具有單一平面之僅單個晶粒(1011、1015)。更一般而言，請注意，互斥或運算頁(PXL與PXU)可接合至所有晶粒及所有平面。舉例而言，在4晶粒且每晶粒2個平面之組態中，PXL將為所有4個晶粒及2個平面中的所有下部頁之互斥或運算結果(亦即，8個區塊之下部頁的互斥或運算結果)。此情形又減小來自控制器之儲存要求，此係由於將僅需要兩個頁(32 KB+ECC冗餘)而無關於晶粒數目及每晶粒之平面的數目。
可減小在控制器中需要之記憶體量的另一變型為將互斥 或運算頁(PXL與PXU)儲存於快閃鎖存器而非控制器中。更具體而言，若在快閃記憶體中存在足夠多之鎖存器，則在程式化期間互斥或運算頁(PXL與PXU)的產生及儲存可在快閃記憶體鎖存器(而非控制器)中內部地進行。(關於鎖存器結構之更多細節可在美國專利第7,158,421號及第7,206,230號中找到。)
基於單個同位檢查碼之此簡單解決方案可被推廣以處置較高數目個損毀的連續頁。舉例而言，假定系統需要進行保護以防止至多兩個鄰近有問題字元線(此情形涵蓋包括斷裂之字元線、控制閘極-基板短路及字元線至字元線短路的問題)。此情形將需要臨時儲存四個互斥或運算頁(或更一般而言，對於每記憶體胞N位元之MLC實施例為2N個)於控制器中--偶數字元線之所有下部頁的互斥或運算結果、奇數字元線之所有下部頁之互斥或運算結果、偶數字元線之所有上部頁的互斥或運算結果及奇數字元線之所有上部頁之互斥或運算結果。
由於例示性實施例將同位資料維持於揮發性記憶體中，因此在區塊程式化中間、在EPWR期間或在系統可設法回復不良字元線之資料之前的電力損失將導致丟失控制器中的臨時同位頁，且因此在一或多個頁被損毀之狀況下將不允許資料回復。然而，此種直接MLC程式化可用於如下模式中：主機允許在發生電力故障的狀況下(諸如，在電力循環的狀況下)捨棄整個區塊。因此，在此等狀況下，在電力故障期間丟失臨時互斥或運算頁並非問題。
即使當在不允許電力循環期間之區塊之資料損失的其他狀況下使用直接MLC程式化時，仍可有用地使用此章節之技術。原因為，預期在程式化期間具有不良區塊及難堪的電力損失兩者係稀有的。因此，總體上該技術可能已將錯誤率減小至可接受位準。此外，在具有NAND故障問題之區塊的程式化被電力循環中斷之狀況下，有可能進一步減小資料損失之機率。此情形可藉由在MLC程式化期間將臨時互斥或運算頁儲存至非揮發性記憶體(諸如，更快速的二進位(或「SLC」)非揮發性記憶體)中若干次來進行。舉例而言，系統可每程式化8個字元線一次地將當前累積之互斥或運算頁儲存至SLC中。在此狀況下，歸因於電力循環之資料損失的風險被減小，此係由於現僅在存在電力循環且在經程式化之8個字元線之當前集合中存在NAND故障時，才會發生資料損失。因此，使資料損失之機率減小到(例如)~86/8(因為總計(比方說)86個字元線中之8個WL有風險)。此情形以程式化上限(86/8)=11個SLC頁為代價發生，其招致時間損失及SLC循環損失兩者。
對於在此章節中描述之所有變化，程序為寫入後讀取操作且非讀取程序(如在ECC之習知使用中所進行)之部分，該寫入後讀取操作係程式化程序之部分。因此，該程序處置自系統程式化資料之時間直至程序向主機確認資料可靠地儲存於非揮發性記憶體中的時間所採取的動作。回看圖12，隨著控制器1003自主機接收到多個使用者資料頁之集合，將該等使用者資料頁中之每一者將被儲存於非揮發性 記憶體1011中。控制器計算資料頁集合至維持於緩衝器1007中之檢查結果的變換。由於同位資料並不包括頁自身之所有資訊，因此不可能單獨自檢查結果重新產生資料頁集合。舉例而言，如上文所描述，隨著自主機順序地接收資料頁，可對頁與當前對應同位資料進行互斥或運算以更新同位資訊，其中該同位資訊亦被傳送至與陣列相關聯的頁緩衝器1013中。(其中「對應同位資料」意謂對應於頁在給定字元線上是否將被寫入成上部頁、下部頁、中部頁，且是否存在替代字元線同位頁，等等。)接著將資料頁自緩衝器1013寫入至記憶體1011之經指派區塊1017中。
控制器將不維持所有資料頁，視特定實施例而定，控制器通常在該等資料頁隨著被寫入時進行驗證之後或可能在傳送至記憶體之後被捨棄。在任何狀況下，歸因於RAM之有限量，控制器的標準做法為在一區塊大小之資料已被寫入時將已捨棄資料頁中的至少一些。寫入復讀取通常在一區塊或若干區塊已被寫入之後於區塊層級進行。再一次，應注意，在例示性實施例中，EPWR程序之讀取並非回應於控制器自主機接收到讀取請求，而是包括於自主程序中之如由控制器執行的程式化序列之一部分。若EPWR操作發現：任何頁未被正確寫入，且已被從控制器捨棄，則系統自非揮發性記憶體讀回被正確寫入之資料頁中的至少一些至控制器中，且重新產生未被正確寫入的(該或該等)資料頁。頁讀取將取決於需要哪些(經正確寫入)頁來進行重建構。舉例而言，若資料檢查頁為上文所描述之種類的同 位頁，其中頁集合經互斥或運算在一起且僅具有用於回復單一頁的能力，則將使用除不良頁外的所有頁，使得將讀回(已被捨棄之)所有此等頁。請注意，當頁被「正確寫入」時，此情形不一定暗示該寫入無錯誤，而是錯誤量係在ECC之校正能力範圍內，該頁係編碼有該ECC。
關於圖13說明許多此等特徵，圖13考慮用於在(比方說)儲存主機資料串流時寫入資料區塊的程序。程式化操作或程式化操作之當前部分1100開始於1101處，其中控制器自主機接收第一資料頁。此第一資料頁可為資料集合的第一頁或在資料串流中之某一點處拾取區塊(或進行EPWR操作所針對的其他單元)之第一頁。一旦到達控制器上，在1105處依據第一資料頁產生同位資料頁，並在控制器上進行緩衝。跨越匯流排結構將第一資料頁發送至記憶體，在該記憶體處，將第一資料頁儲存於與陣列相關聯之頁緩衝器中且隨後寫入至陣列中(1103)。關於1103及1105之次序，可基於實施以任何次序或同時進行1103及1105。只要控制器正保存頁之複本，就可在將頁傳送至記憶體並程式化至陣列中之前、之後或同時產生同位資料。
注意，在例示性實施例中，將同位資料寫入至緩衝記憶體中(不管在控制器中或者在記憶體上)，使得同位資料可隨著後續頁被併入而更新至任何值，而非除非整個區塊被抹除否則僅可進一步程式化至較高狀態之快閃記憶體。
隨著來自主機之每一後續頁進入控制器(1107)，後續頁在控制器上進行緩衝，發送至記憶體(在記憶體處，後續 頁替換頁緩衝器中之先前頁並寫入至記憶體中(1109))，且依據先前計算之同位資料及當前頁來更新同位資料頁(1111)。由於需要空間，因此可捨棄已被寫入之頁。若存在區塊(或將執行EPWR程序之其他群組)之更多頁，流程在1117處迴圈回。若區塊為完整的(或不存在需要寫入之其他資料)，接著在1115處執行EPWR程序。再一次，請注意，此流程皆係程式化程序之部分，且另外僅針對特定區塊，使得更一般而言，此流程為資料串流之多個區塊上的較大迴圈之部分。
在1117處，若EPWR未發現問題，則記憶體以下一所選擇區塊中之任何其他資料繼續(1119)。替代地，若發現問題，則執行資料回復操作1150。在1151處自快閃記憶體陣列讀回重建構所需要之任何頁，唯可能尚未捨棄且已在控制器中的頁除外。在1153處接著重建構不良頁之資料，之後，在1155處可將區塊重寫至新位置中。回復可接著以在不良EPWR結果之後使用的其他措施繼續，諸如在以下各者中所描述的措施：美國專利公開案第2011/0099418 A1號、第2011/0099460 A1號及第2011/0096601 A1號；2011年6月9日申請之美國臨時申請案第61/495,053號；及與本申請案同時申請之Eran Sharon之題為「Non-Volatile Memory and Method with Accelerated Post-Write Read Using Combined Verification of Multiple Pages」的申請案。舉例而言，通常在控制器之資料管理結構中將具有不良字元線之區塊標記為缺陷的，使得隨後不使用該區塊。
請注意，在例示性實施例中，EPWR之寫入後驗證僅在結束區塊之所有頁的寫入之後進行，但無需將過量的資料量儲存於控制器上。此係因為同位碼係在正將頁寫入至快閃記憶體中的同時加以逐漸計算且被從控制器記憶體捨棄。例示性實施例將揮發性記憶體用於同位碼，此係由於隨著資料進入而逐頁更新同位碼，該逐頁更新在快閃記憶體中為不可用的。
結論
儘管已關於某些實施例描述了本發明之各種態樣，但應理解，本發明有權在附加申請專利範圍之完整範疇內受到保護。
10‧‧‧記憶體胞
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元
30‧‧‧控制閘極
34‧‧‧位元線
36‧‧‧位元線
42‧‧‧字元線
44‧‧‧選擇線
50‧‧‧NAND串
60‧‧‧韌體
62‧‧‧錯誤校正碼(「ECC」)處理器
70'‧‧‧資料頁
72'‧‧‧使用者部分
74'‧‧‧系統部分
76'‧‧‧錯誤校正碼(ECC)
90‧‧‧記憶體器件
100‧‧‧記憶體晶片
102‧‧‧控制器
110‧‧‧晶片上控制電路
112‧‧‧狀態機
200‧‧‧記憶體胞之記憶體陣列
300‧‧‧可定址抹除單元
430‧‧‧資料鎖存器
440‧‧‧I/O電路
480‧‧‧感測模組
490‧‧‧感測放大器
901‧‧‧頂部部分/資料頁集合/資料內容
903‧‧‧同位頁
1001‧‧‧記憶體系統
1003‧‧‧控制器電路
1005‧‧‧其他元件
1007‧‧‧同位緩衝器/同位資料緩衝器
1011‧‧‧記憶體電路/非揮發性記憶體
1013‧‧‧單一頁緩衝器
1015‧‧‧陣列
1017‧‧‧區塊
BL0至BLx‧‧‧位元線
CLSRC‧‧‧聚集節點
I1‧‧‧電流
I2‧‧‧電流
Ip‧‧‧電流
i TOT ‧‧‧總記憶體胞電流
rV1‧‧‧讀取分界位準
rV2‧‧‧讀取分界位準
rV3‧‧‧讀取分界位準
rV4‧‧‧讀取分界位準
rV5‧‧‧讀取分界位準
rV6‧‧‧讀取分界位準
rV7‧‧‧讀取分界位準
S1‧‧‧選擇電晶體/源極選擇電晶體
S2‧‧‧選擇電晶體/汲極選擇電晶體
SGD‧‧‧選擇線
SGS‧‧‧選擇線
vV1‧‧‧驗證分界位準
vV2‧‧‧驗證分界位準
vV3‧‧‧驗證分界位準
vV4‧‧‧驗證分界位準
vV5‧‧‧驗證分界位準
vV6‧‧‧驗證分界位準
vV7‧‧‧驗證分界位準
VT‧‧‧臨限電壓
WL0‧‧‧字元線
WL0至Wly‧‧‧字元線
WL1‧‧‧字元線
WL3‧‧‧字元線
圖1說明與其中體現本發明之特徵的記憶體器件通信之主機。
圖2示意地說明非揮發性記憶體胞。
圖3說明記憶體胞之NOR陣列之一實例。
圖4說明正被並行地感測或程式化之組織成(例如)NAND組態的記憶體胞之頁。
圖5A更詳細地說明展示於圖1中的感測模組，其含有跨越記憶體胞陣列之一組p個感測模組。
圖5B說明包括感測放大器之感測模組。
圖6示意性地說明組織成可抹除區塊之記憶體陣列的一實例。
圖7說明具有記憶體胞之群體的二進位記憶體，其中每 一記憶體胞係處於兩個可能狀態中的一者。
圖8說明具有記憶體胞之群體的多狀態記憶體，其中每一記憶體胞係處於八個可能狀態中的一者。
圖9示意性地說明含有ECC欄位之資料頁。
圖10A展示錯誤率之常態分佈，其中群體的百分數係在標準偏差σ之各種範圍內。
圖10B以表格式說明圖10A的分佈。
圖11說明在64個字元線的情況下保護一區塊大小的記憶體資料以防止至多k個損毀頁的實例。
圖12為可實施記憶體之各種態樣的記憶體系統之簡化圖。
圖13為說明程式化資料區塊且自缺陷字元線回復資料的例示性實施例之流程圖。
901‧‧‧頂部部分/資料頁集合/資料內容
903‧‧‧同位頁

Claims (31)

  1. 一種操作一記憶體系統之方法，該記憶體系統包括沿複數個字元線形成之快閃記憶體胞的一陣列，每一字元線能夠儲存一或多個資料頁，該方法包含：接收一第一資料頁；將該所接收第一資料頁儲存於一第一緩衝器中；將該第一資料頁自該第一緩衝器寫入至該快閃記憶體之一對應字元線中；產生用於該所接收第一資料頁之一同位資料頁；將該同位資料頁儲存於一第二緩衝器中；在接收到該第一資料頁之後，順序地接收一或多個額外資料頁，且對於額外所接收資料頁中之每一者；用該等額外所接收資料頁中之每一者覆寫該第一緩衝器中的所接收資料之該先前頁；將該資料頁自該第一緩衝器寫入至該快閃記憶體之一對應字元線中；及依據先前儲存之同位資料及該頁來更新儲存於該第二緩衝器中之該同位資料頁；隨後判定是否正確寫入該第一資料頁及該等額外資料頁；及回應於判定未正確寫入該等資料頁中之一資料頁，基於該同位資料頁及如自該陣列讀取之該等其他頁來判定用於該未正確寫入之頁的正確資料。
  2. 如請求項1之方法，其中在驗證了寫入該第一資料頁之 完成之後執行覆寫該先前頁的步驟。
  3. 如請求項1之方法，其中該記憶體系統包括：包括該陣列之一記憶體電路及一控制器電路，其中由該控制器電路上之邏輯電路產生該同位資料頁，且該第二緩衝器形成於該控制器電路上。
  4. 如請求項1之方法，其中判定是否正確寫入該第一資料頁及該等額外資料頁包括：判定該等頁是否個別地具有一可接受錯誤量。
  5. 如請求項4之方法，該等資料頁中之每一者包括一使用者資料部分及一對應錯誤校正碼(ECC)部分，且其中判定該等頁是否個別地具有一可接受錯誤量包含能夠使用該對應ECC進行讀取以讀取該使用者資料部分。
  6. 如請求項5之方法，其中該記憶體系統包括：包括該陣列之一記憶體電路及包括ECC電路的一控制器電路，且其中由該ECC電路產生該對應ECC。
  7. 如請求項1之方法，其中依據該先前儲存之同位資料及該頁來更新該第二緩衝器中的該同位資料頁包含：執行該第二資料緩衝器之該等內容與該頁之一互斥或運算；及將結果儲存於該第二緩衝器中。
  8. 如請求項1之方法，其中依據該先前儲存之同位資料及該頁來更新該第二緩衝器中的該同位資料頁包含：自該第二資料緩衝器之該等內容及該頁計算一抹除校正碼同位頁；及 將該結果儲存於該第二緩衝器中。
  9. 如請求項8之方法，其中該記憶體系統包括：包括該陣列之一記憶體電路及一控制器電路，其中由該控制器電路上之邏輯電路產生該同位資料頁。
  10. 如請求項1之方法，其進一步包含：將用於該未正確寫入頁之經校正資料重寫至一新位置。
  11. 如請求項10之方法，其中該陣列由各自具有複數個字元線之複數個抹除區塊形成，該方法進一步包含：將用於該未正確寫入頁之該經校正資料及該未正確寫入頁不正確地寫入至的該區塊中之該等其他資料頁重寫至一不同區塊；及在該記憶體系統之一記憶體管理結構中將該未正確寫入頁不正確地寫入至之該區塊標記為有缺陷的。
  12. 如請求項1之方法，其中該等記憶體胞為每記憶體胞儲存N位元的多狀態記憶體胞，N為二或大於二的一整數，且該等字元線各自能夠儲存配置為一最高邏輯頁至一最低邏輯頁的N個邏輯頁，其中將該第一資料頁及該等額外資料頁寫入至對應字元線中包含：將該第一資料頁及該等額外資料頁中之每一者寫入至該等邏輯頁中之在該等對應字元線中之每一者上係相同的一第一邏輯頁。
  13. 如請求項12之方法，其進一步包含：接收第二複數個資料頁，該第二集合具有與該第一資 料頁及該等額外資料頁相同之數目個頁；產生用於該第二資料頁集合之一第二同位資料頁；將該第二同位資料頁儲存於該第二緩衝器中，其中該第二緩衝器可同時保存該第二同位資料頁與依據該第一資料頁及該等額外資料頁產生的該同位資料；將該第二資料頁集合中之每一資料頁寫入至該等邏輯頁中之在該等對應字元線中之每一者上係相同的一第二邏輯頁上，該等邏輯頁中之該第二邏輯頁不同於該等邏輯頁中之該第一邏輯頁；隨後判定是否正確寫入該第二資料頁集合；及回應於判定未正確寫入該第二資料頁集合中之一第一頁，基於該第二同位資料頁及如自該陣列讀取的該第二頁集合中之該等頁中之其他頁來判定用於該未正確寫入頁的該正確資料。
  14. 如請求項13之方法，其中該陣列由各自具有複數個字元線之複數個抹除區塊形成，且其中該對應複數個字元線為一區塊之全部字元線。
  15. 如請求項13之方法，其中該陣列由各自具有複數個字元線之複數個抹除區塊形成，且其中該對應複數個字元線為一區塊之每隔一個字元線。
  16. 如請求項15之方法，其進一步包含：接收第三資料頁集合及第四資料頁集合，該第三集合及該第四集合具有相同數目個頁；針對該第三資料頁集合及該第四資料頁集合中之每一 者分別產生一第三同位資料頁及一第四同位資料頁；將該第三同位資料頁及該第四同位資料頁儲存於該第二緩衝器中，其中該第二緩衝器可同時保存該第二同位資料頁、該第三同位資料頁及該第四同位資料頁與依據該第一資料頁及該等額外資料頁產生的該同位資料；將該第三資料頁集合及該第四資料頁集合中之每一者分別寫入至在未寫入有該第一資料集合及該第二資料集合的交替字元線中之每一者上的該等邏輯頁中之第一邏輯頁及第二邏輯頁中；隨後判定是否正確寫入該第三資料頁集合或該第四資料頁集合；及回應於判定未正確寫入該第三資料頁集合及該第四資料頁集合中之一者或兩者的一第一頁，基於該對應同位資料頁及如自該陣列讀取的該對應頁集合中之該等頁中之其他頁來判定該未正確寫入頁的該正確資料。
  17. 如請求項1之方法，其中該陣列由各自具有複數個字元線之複數個抹除區塊形成，且其中該對應複數個字元線係來自同一區塊。
  18. 如請求項1之方法，其中該陣列由各自具有複數個字元線之複數個抹除區塊形成，且其中該對應複數個字元線為一區塊之每隔一個字元線。
  19. 如請求項18之方法，其進一步包含：接收第二複數個資料頁；產生用於該第二資料頁集合之一第二同位資料頁； 將該第二同位資料頁儲存於該第二緩衝器中，其中該第二緩衝器可同時保存該第二同位資料頁與依據該第一資料頁及該等額外資料頁產生的該同位資料；將該第二資料頁集合分別寫入至未寫入有該第一資料頁及該等額外資料頁之該等交替字元線中；隨後判定是否正確寫入該第二資料頁集合；及回應於判定未正確寫入該第二資料頁集合中之一第一頁，基於該第二同位資料頁及如自該陣列讀取的該第二頁集合中之該等頁中之其他頁來判定用於該未正確寫入頁的該正確資料。
  20. 一種操作包括一記憶體電路及一控制器電路之一非揮發性記憶體系統的方法，該記憶體電路具有沿複數個字元線形成之非揮發性記憶體胞的一陣列，每一字元線能夠儲存一或多個資料頁，該控制器電路控制該記憶體系統與一主機之間的資料傳送並管理該記憶體電路上之資料的儲存，該方法包含：執行複數個資料頁至該記憶體陣列中之一寫入操作，該寫入操作包括：在該控制器電路處自一主機接收該複數個頁；自該複數個頁計算一資料檢查結果，其中該資料檢查結果為一多對一變換，使得複數個資料頁無法僅基於該資料檢查結果來重建構；將該複數個頁自該控制器電路傳送至該記憶體電路； 將該複數個頁寫入至陣列中；由該控制器捨棄該等頁中之一或多者；及在將該複數個頁寫入至該陣列中之後，執行一寫入後驗證操作以判定是否正確寫入該複數個頁，其中該寫入後驗證操作係獨立於針對該寫入後驗證操作之一單獨主機命令而作為該寫入操作之部分來執行；及回應於判定未正確寫入該複數個頁中之一第一頁，由該控制器捨棄係該等頁中之一者的該所判定之未正確寫入頁，自該記憶體陣列讀取其他資料頁中之一或多者，及自該資料檢查結果及自該記憶體陣列讀取之該等其他資料頁重建構該第一頁。
  21. 如請求項20之方法，其中該控制器在該一或多個頁至該記憶體電路之該傳送之後捨棄該一或多個頁。
  22. 如請求項20之方法，其中該控制器在該一或多個頁之該寫入完成之後捨棄該一或多個頁。
  23. 如請求項20之方法，其中該控制器在該一或多個頁之該寫入及驗證完成之後捨棄該一或多個頁。
  24. 如請求項20之方法，其中由該控制器電路上之邏輯電路產生該資料檢查結果，並維持於該控制器電路上之一緩衝記憶體中。
  25. 如請求項20之方法，其中使用一抹除碼編碼器來計算該資料檢查結果。
  26. 如請求項20之方法，其中使用一RS編碼器來計算該資料檢查結果。
  27. 如請求項20之方法，其中該資料檢查結果係計算為該複數個資料頁中之多個資料頁的一互斥或運算。
  28. 如請求項20之方法，其進一步包含：將該經重建構之第一頁重寫至該記憶體電路上的一新位置。
  29. 如請求項28之方法，其中該陣列由各自具有複數個字元線之複數個抹除區塊形成，該方法進一步包含：將該經重建構之第一頁及該第一頁未正確地寫入至之該區塊的該複數個頁中之其他頁重寫至一不同區塊；及在該記憶體系統之一記憶體管理結構中將該第一頁未正確地寫入至之該區塊標記為有缺陷的。
  30. 如請求項20之方法，其中該等記憶體胞為每記憶體胞儲存N位元的多狀態記憶體胞，N為二或大於二的一整數，且該等字元線各自能夠儲存N個邏輯頁，且其中該複數個頁包括各自具有多個頁之第一子集及第二子集，其中該第一頁集合係作為下部邏輯頁寫入於多個字元線之一對應集合上，且該第二頁集合係作為上部邏輯頁寫入於多個字元線之該對應集合上，且其中該資料檢查結果包括分別自該第一子集及該第二子集計算的第一資料檢查結果及第二資料檢查結果，該方法進一步包括：回應於判定未正確寫入該第一子集之該等頁中之一者，由該控制器捨棄係該等頁中之一者的該所判定之未正確寫入頁，自該記憶體陣列讀取該第一子集之其他資料頁中的一或多者，及自該第一資料檢查結果及自該記 憶體陣列讀取之該第一子集的該等其他資料頁重建構該第一子集之該未正確寫入頁；及回應於判定未正確寫入該第二子集之該等頁中之一者，藉由該控制器捨棄係該等頁中之一者的該所判定之未正確寫入頁，自該記憶體陣列讀取該第二子集之其他資料頁中的一或多者，及自該第二資料檢查結果及自該記憶體陣列讀取之該第二子集的該等其他資料頁重建構該第二子集之該未正確寫入頁。
  31. 如請求項30之方法，其中該第一子集及該第二子集經寫入至該等字元線中之交替字元線中，且其中該複數個頁進一步包括各自具有多個頁之第三子集及第四子集，其中該第三頁集合係作為下部邏輯頁寫入多個字元線之一對應集合上，且該第四頁集合係作為上部邏輯頁寫入多個字元線之該對應集合上，該第三子集及該第四子集寫入至並未用於該第一子集及該第二子集的該等字元線中之該等交替者中，且其中該資料檢查結果進一步包括分別自該第三子集及該第四子集計算的第三資料檢查結果及第四資料檢查結果，該方法包括：回應於判定未正確寫入該第三子集之該等頁中之一者，由該控制器捨棄係該等頁中之一者的該所判定之未正確寫入頁，自該記憶體陣列讀取該第三子集之其他資料頁中的一或多者，及自該第三資料檢查結果及自該記憶體陣列讀取之該第三子集的該等其他資料頁重建構該第三子集之該未正確寫入頁；及 回應於判定未正確寫入該第四子集之該等頁中之一者，由該控制器捨棄係該等頁中之一者的該所判定之未正確寫入頁，自該記憶體陣列讀取該第四子集之其他資料頁中的一或多者，及自該第四資料檢查結果及自該記憶體陣列讀取之該第四子集的該等其他資料頁重建構該第四子集之該未正確寫入頁。
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