KR20190069966A - 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20190069966A
KR20190069966A KR1020170170366A KR20170170366A KR20190069966A KR 20190069966 A KR20190069966 A KR 20190069966A KR 1020170170366 A KR1020170170366 A KR 1020170170366A KR 20170170366 A KR20170170366 A KR 20170170366A KR 20190069966 A KR20190069966 A KR 20190069966A
Authority
KR
South Korea
Prior art keywords
data
page
buffer
controller
stored
Prior art date
Application number
KR1020170170366A
Other languages
English (en)
Inventor
이주영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170170366A priority Critical patent/KR20190069966A/ko
Priority to US16/028,631 priority patent/US20190179749A1/en
Priority to CN201811376320.1A priority patent/CN109918227A/zh
Publication of KR20190069966A publication Critical patent/KR20190069966A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 컨트롤러로부터 전송된 제1 데이터에 대한 프로그램 명령에 근거하여 제1 데이터를 저장하고, 제1 데이터를 제1 페이지로 프로그램하는 페이지 버퍼, 페이지 버퍼로부터 제1 데이터를 수신하여 저장하는 임시 버퍼, 컨트롤러와의 인터페이스를 수행하는 컨트롤러 인터페이스 및 페이지 버퍼와 임시 버퍼의 동작을 제어하는 프로그램 제어부를 포함할 수 있고, 컨트롤러 제어부는, 프로그램 페일이 발생한 때 임시 버퍼가 제1 데이터를 페이지 버퍼로부터 수신하여 저장하도록 제어할 수 있다.

Description

비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM USING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 외부 장치의 라이트 또는 프로그램 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는, 프로그램 페일(Program Fail) 발생 시, 임시 버퍼에 데이터를 저장하여, 데이터의 복구와 무관하게 다른 명령들의 수행될 수 있는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 컨트롤러로부터 전송된 제1 데이터에 대한 프로그램 명령에 근거하여 제1 데이터를 저장하고, 제1 데이터를 제1 페이지로 프로그램하는 페이지 버퍼, 페이지 버퍼로부터 제1 데이터를 수신하여 저장하는 임시 버퍼, 컨트롤러와의 인터페이스를 수행하는 컨트롤러 인터페이스 및 페이지 버퍼와 임시 버퍼의 동작을 제어하는 프로그램 제어부를 포함할 수 있고, 프로그램 제어부는, 프로그램 페일이 발생한 때 임시 버퍼가 제1 데이터를 페이지 버퍼로부터 수신하여 저장하도록 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 페이지 버퍼, 페이지 버퍼에 저장된 제1 데이터가 프로그램되는 과정에서 프로그램 페일(fail)이 발생한 때, 페이지 버퍼로부터 제1 데이터를 수신하여 저장하는 임시 버퍼 및 컨트롤러와의 인터페이스를 수행하는 컨트롤러 인터페이스 및 페이지 버퍼 및 임시 버퍼의 동작을 제어하는 프로그램 제어부를 포함하도록 구성된 비휘발성 메모리 장치 및 컨트롤러를 포함할 수 있고, 컨트롤러는, 제1 데이터에 대한 재프로그램 명령을 비휘발성 메모리 장치로 전송할 수 있고, 프로그램 제어부는, 재프로그램 명령에 근거하여, 임시 버퍼에 저장된 제1 데이터를 제4 페이지로 재프로그램하도록 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 비휘발성 메모리 장치가, 페이지 버퍼에 저장된 제1 데이터를 제1 페이지로 프로그램하는 단계, 프로그램 페일(fail)이 발생한 때, 제1 데이터를 임시 버퍼가 페이지 버퍼로부터 수신하여 저장하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 프로그램 페일 발생 시, 임시 버퍼에 데이터를 저장하여, 데이터의 복구와 무관하게 다른 명령들이 수행될 수 있다. 또한, 데이터의 복구 과정에서 데이터를 포함한 인터페이스 수행을 최소화하여, 처리 속도가 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따라, 데이터가 임시 버퍼에 저장되는 과정을 예시적으로 도시한다.
도 3은 본 발명의 실시 예에 따라, 데이터가 임시 버퍼에 저장된 후 다른 데이터의 프로그램 동작을 수행하는 과정을 예시적으로 도시한다.
도 4는 본 발명의 실시 예에 따라, 데이터가 임시 버퍼에 저장된 후 다른 데이터의 리드 동작을 수행하는 과정을 예시적으로 도시한다.
도 5는 본 발명의 실시 예에 따라, 데이터가 재프로그램되는 과정을 예시적으로 도시한다.
도 6은 본 발명의 실시 예에 따라, 데이터가 재프로그램되는 과정을 예시적으로 도시한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도이다.
도 10은 본 발명의 실시 예에 따른 SSD를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
메모리 시스템(100)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(미도시)에 의해서 액세스되는 데이터를 저장할 수 있다. 메모리 시스템(100)은 메모리 시스템이라고 불릴 수 있다.
메모리 시스템(100)은 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(100)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(100)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(100)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(100)은 컨트롤러(200)를 포함할 수 있다. 컨트롤러(200)는 컨트롤 유닛(210), 랜덤 액세스 메모리(220), 호스트 인터페이스 유닛(미도시) 및 메모리 컨트롤 유닛(미도시)을 포함할 수 있다.
컨트롤 유닛(210)은 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 컨트롤 유닛(210)은 호스트 장치로부터 전송된 리퀘스트를 처리할 수 있다. 컨트롤 유닛(210)은, 리퀘스트를 처리하기 위해서, 랜덤 액세스 메모리(220)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어(FW)를 구동하고, 내부의 기능 블록들 및 비휘발성 메모리 장치(300)를 제어할 수 있다.
랜덤 액세스 메모리(220)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(220)는 컨트롤 유닛(210)에 의해서 구동되는 펌웨어(FW)를 저장할 수 있다. 또한, 랜덤 액세스 메모리(220)는 펌웨어(FW)의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 컨트롤 유닛(210)의 동작 메모리(working memory)로서 동작할 수 있다.
호스트 인터페이스 유닛(미도시)은 호스트 장치(400)와 메모리 시스템(100)을 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 유닛(미도시)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express)와 같은 표준 전송 프로토콜들 중 어느 하나, 즉, 호스트 인터페이스(HIF)를 이용해서 호스트 장치(400)와 통신할 수 있다.
메모리 컨트롤 유닛(미도시)은 컨트롤 유닛(210)의 제어에 따라서 비휘발성 메모리 장치(300)를 제어할 수 있다. 메모리 컨트롤 유닛은 메모리 인터페이스 유닛으로도 불릴 수 있다. 메모리 컨트롤 유닛은 제어 신호들을 비휘발성 메모리 장치(300)로 제공할 수 있다. 제어 신호들은 비휘발성 메모리 장치(300)를 제어하기 위한 커맨드, 어드레스, 제어 신호 등을 포함할 수 있다. 메모리 컨트롤 유닛은 데이터를 비휘발성 메모리 장치(300)로 제공하거나, 비휘발성 메모리 장치(300)로부터 데이터를 제공 받을 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(100)은 비휘발성 메모리 장치(300)를 포함할 수 있다. 비휘발성 메모리 장치(300)는 커맨드, 어드레스, 제어 신호들과 데이터를 전송할 수 있는 하나 이상의 신호 라인을 포함하는 채널을 통해서 컨트롤러(200)와 연결될 수 있다. 비휘발성 메모리 장치(300)는 메모리 시스템(100)의 저장 매체로 사용될 수 있다.
비휘발성 메모리 장치(300)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 비휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
비휘발성 메모리 장치(300)는 메모리 셀 어레이(310)을 포함할 수 있다. 메모리 셀 어레이(310)에 포함된 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 메모리 셀 집합 또는 메모리 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인에 연결되며, 동시에 읽혀지고 쓰여지는(또는 프로그램되는) 메모리 셀들은 페이지로 구성될 수 있다. 이하에서, 설명의 편의를 위해서, 페이지로 구성되는 메모리 셀들을 "페이지"라고 칭할 것이다. 또한, 동시에 삭제되는 메모리 셀들은 메모리 블록으로 구성될 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 블록들(DB1~DBm)을 포함하고, 메모리 블록들(DB1~DBm) 각각은 복수의 페이지들(P1~Pn)을 포함할 수 있다.
메모리 블록들(DB1~DBm)은 컨트롤 유닛(210)에 의해서 버퍼 블록과 데이터 블록으로 사용될 수 있다. 버퍼 블록은 호스트 장치의 라이트(write) 리퀘스트 또는 프로그램(program) 리퀘스트에 따른 데이터가 데이터 블록에 쓰여지기 전에 임시적으로 쓰여지는 메모리 블록으로 정의될 수 있다. 버퍼 블록은 로그 블록 또는 오픈 블록으로 불릴 수 있다. 데이터 블록은 버퍼 블록에 쓰여진 데이터가 최종적으로 쓰여지는 메모리 블록으로 정의될 수 있다.
도 1에 예시된 바와 같이, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(300)는, 컨트롤러(200)로부터 전송된 제1 데이터에 대한 프로그램 명령에 근거하여 제1 데이터를 저장하고, 제1 데이터를 제1 페이지(P1)로 프로그램하는 페이지 버퍼(371), 프로그램 페일(fail)이 발생한 때, 페이지 버퍼(371)로부터 제1 데이터를 수신하여 저장하는 임시 버퍼(372), 컨트롤러(200)와의 인터페이스를 수행하는 컨트롤러 인터페이스(380) 및 페이지 버퍼(371)와 임시 버퍼(372)의 동작을 제어하는 프로그램 제어부(390)를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따라, 데이터가 임시 버퍼에 저장되는 과정을 예시적으로 도시한다. 설명의 편의를 위해서, 5개의 페이지들(P1~P5)을 포함하는 제1 메모리 블록(DB1)이 도 2에 예시될 것이다. 이하에서 도 1 및 도 2를 참조하여 본 발명의 실시 예를 설명한다.
①단계에서, 컨트롤러(200)는 제1 데이터(DT1)에 대한 프로그램 명령을 비휘발성 메모리 장치(300)로 전송한다. 이 때, 프로그램 명령에는 제1 데이터(DT1) 및 제1 데이터(DT1)가 저장될 제1 페이지(P1)에 대응되는 어드레스에 대한 정보가 포함될 수 있다.
②단계에서, 프로그램 제어부(390)는, 컨트롤러(200)의 프로그램 명령에 근거하여 제1 데이터(DT1)의 프로그램 동작을 제어할 수 있다. 구체적으로, 컨트롤러(200)로부터 수신한 제1 데이터(DT1)를 페이지 버퍼(371)에 저장하고, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)를 제1 페이지(P1)로 프로그램하도록 제어할 수 있다. 도시된 바와 같이, 제1 데이터(DT1)의 제1 페이지(P1)로의 프로그램 과정에서 프로그램 페일이 발생하였다고 가정한다.
③단계에서, 컨트롤러 인터페이스(380)는 프로그램 페일 발생 정보를 포함하는 제1 데이터(DT1)의 프로그램 결과를 컨트롤러(200)로 전송할 수 있다.
④단계에서, 프로그램 제어부(390)는, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)를 임시 버퍼(372)로 전송하여, 임시 버퍼(372)에서 제1 데이터(DT1)를 저장하도록 제어할 수 있다.
본 발명의 실시 예에 따른 임시 버퍼(372)는, 프로그램 페일이 발생한 경우 페이지 버퍼(371)에 저장된 데이터를 저장하도록 설정될 수 있으나, 이에 한정되지는 않고 통상적인 페이지 버퍼(371)로 실시될 수 있다. 즉, 프로그램 페일이 발생하지 않은 경우라도, 컨트롤러(200)의 프로그램 명령에 대응하여 프로그램될 데이터 저장 및 프로그램될 페이지로의 데이터 전송 동작을 수행할 수 있고, 컨트롤러(200)의 리드 명령에 대응하여 데이터가 저장된 페이지에서 독출된 데이터가 저장될 수 있다.
호스트 인터페이스 유닛(미도시)은 호스트 장치(미도시)로부터 전송된 리퀘스트에 근거하여 생성된 호스트 리퀘스트를 리퀘스트 큐(미도시)에 삽입(insert) 또는 인큐(enqueue)할 수 있다. 리퀘스트 큐에 복수개의 호스트 리퀘스트가 인큐된 경우, 리퀘스트를 수신한 순서에 기반하여 컨트롤러 인터페이스(380)로 호스트 리퀘스트에 대응되는 명령을 전송하게 된다. 그러나, 데이터가 비휘발성 메모리 장치(300)의 페이지로 프로그램되는 과정에서 프로그램 페일이 발생한 경우, 데이터의 손실을 방지하기 위하여 프로그램 페일이 발생한 데이터에 대한 재프로그램 명령을 컨트롤러(200)에서 컨트롤러 인터페이스(380)로 우선적으로 전송하게 되고, 이 때 기존 리퀘스트 큐에 인큐된 호스트 리퀘스트들은 백업 및 디큐(dequeue)된다. 페이지 버퍼(371)에 저장된 데이터를 독출하여 컨트롤러(200)에 저장한 후 백업된 호스트 리퀘스트들이 다시 리퀘스트 큐에 인큐되는 과정을 거치게 된다. 이 경우, 호스트 리퀘스트들의 백업, 디큐, 데이터 복구 명령 전송, 호스트 리퀘스트들의 재정렬(인큐) 과정 등을 거치면서 리퀘스트의 처리 속도가 느려지고, 특히 페이지 버퍼(371)에 저장된 데이터를 컨트롤러(200)가 수신하고, 재프로그램 명령 시 데이터를 다시 비휘발성 메모리 장치(300)로 전송하는 과정에서 처리 속도가 느려질 수 있고, 결과적으로 메모리 시스템(100)의 성능 저하를 일으킬 수 있다.
도 3은 본 발명의 실시 예에 따라, 데이터가 임시 버퍼에 저장된 후 다른 데이터의 프로그램 동작을 수행하는 과정을 예시적으로 도시한다. 설명의 편의를 위해서, 5개의 페이지들(P1~P5)을 포함하는 제1 메모리 블록(DB1)이 도 3에 예시될 것이다. 이하에서 도 1 내지 도 3을 참조하여 본 발명의 실시 예를 설명한다.
①단계 내지 ④단계는 도2에서 설명된 과정이 동일하게 적용될 수 있다. 즉, 제1 데이터(DT1)를 프로그램하는 과정에서 프로그램 페일이 발생한 때, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)가 임시 버퍼(372)로 전송되고, 임시 버퍼(372)에서 제1 데이터(DT1)를 저장할 수 있다.
⑤단계에서, 컨트롤러(200)는 제2 데이터(DT2)에 대한 프로그램 명령을 비휘발성 메모리 장치(300)로 전송할 수 있다. 이 때, 프로그램 명령에는 제2 데이터(DT2) 및 제2 데이터(DT2)가 저장될 제2 페이지(P2)에 대응되는 어드레스에 대한 정보가 포함될 수 있다.
⑥단계에서, 프로그램 제어부(390)는, 컨트롤러(200)의 프로그램 명령에 근거하여 제2 데이터(DT2)의 프로그램 동작을 제어할 수 있다. 구체적으로, 컨트롤러(200)로부터 수신한 제2 데이터(DT2)를 페이지 버퍼(371)에 저장하고, 페이지 버퍼(371)에 저장된 제2 데이터(DT2)를 제2 페이지(P2)로 프로그램하도록 제어할 수 있다. 이 때, 프로그램 페일이 발생한 제1 데이터(DT1)는 임시 버퍼(372)에 저장되어 있으므로, 제2 데이터(DT2)에 대한 프로그램 동작이 수행되더라도, 비휘발성 메모리 장치(300)에서 제1 데이터(DT1)의 손실이 일어나지 않는다.
도 4는 본 발명의 실시 예에 따라, 데이터가 임시 버퍼에 저장된 후 다른 데이터의 리드 동작을 수행하는 과정을 예시적으로 도시한다. 설명의 편의를 위해서, 5개의 페이지들(P1~P5)을 포함하는 제1 메모리 블록(DB1)이 도 4에 예시될 것이다. 이하에서 도 1, 도 2 및 도 4를 참조하여 본 발명의 실시 예를 설명한다.
①단계 내지 ④단계는 도2에서 설명된 과정이 동일하게 적용될 수 있다. 즉, 제1 데이터(DT1)를 프로그램하는 과정에서 프로그램 페일이 발생한 때, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)가 임시 버퍼(372)로 전송되고, 임시 버퍼(372)에서 제1 데이터(DT1)를 저장할 수 있다.
⑤단계에서, 컨트롤러(200)는 제3 데이터(DT3)에 대한 리드 명령을 비휘발성 메모리 장치(300)로 전송할 수 있다. 이 때, 리드 명령에는 제3 데이터(DT3)가 저장되어 있는 제3 페이지(P3)에 대응되는 어드레스에 대한 정보가 포함될 수 있다. 제1 메모리 블록(DB1)에 포함되는 제3 페이지(P3)에 제3 데이터(DT3)가 저장되어 있다고 가정한다.
⑥단계에서, 프로그램 제어부(390)는, 컨트롤러(200)의 리드 명령에 근거하여 제3 데이터(DT3)의 리드 동작을 제어할 수 있다. 구체적으로, 제3 페이지(P3)에서 제3 데이터(DT3)를 독출하여 페이지 버퍼(371)에 저장하고, 페이지 버퍼(371)에 저장된 제3 데이터(DT3)를 컨트롤러(200)로 전송하도록 제어할 수 있다. 이 때, 프로그램 페일이 발생한 제1 데이터(DT1)는 임시 버퍼(372)에 저장되어 있으므로, 제3 데이터(DT3)에 대한 리드 동작이 수행되더라도, 비휘발성 메모리 장치(300)에서 제1 데이터(DT1)의 손실이 일어나지 않는다.
도시하지는 않았으나, 프로그램 제어부(390)는, 페이지 버퍼(371)에 저장된 제3 데이터(DT3)를 컨트롤러(200)로 전송하도록 제어하여 제3 데이터(DT3)에 대한 리드 동작을 수행할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따라 임시 버퍼(372)에 제1 데이터(DT1)를 저장하는 경우, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)를 컨트롤러(200)로 전송할 필요가 없고, 페이지 버퍼(371)에 의해 수행되는 동작을 포함하는 다른 명령(예를 들면, 도 3의 제2 데이터(DT2)에 대한 프로그램 명령, 도 4의 제3 데이터(DT3)에 대한 리드 명령)에 따른 동작을 수행하더라도, 프로그램 페일이 발생한 제1 데이터(DT1)는 임시 버퍼(372)에 저장되어 손실을 방지할 수 있다.
도 5는 본 발명의 실시 예에 따라, 데이터가 재프로그램되는 과정을 예시적으로 도시한다. 설명의 편의를 위해서, 5개의 페이지들(P1~P5)을 포함하는 제1 메모리 블록(DB1)이 도 5에 예시될 것이다. 이하에서 도 1, 도 2 및 도 5를 참조하여 본 발명의 실시 예를 설명한다.
①단계 내지 ④단계는 도2에서 설명된 과정이 동일하게 적용될 수 있다. 즉, 제1 데이터(DT1)를 프로그램하는 과정에서 프로그램 페일이 발생한 때, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)가 임시 버퍼(372)로 전송되고, 임시 버퍼(372)에서 제1 데이터(DT1)를 저장되어 있다고 가정한다.
⑤단계에서, 컨트롤러(200)는 제1 데이터(DT1)에 대한 재프로그램 명령을 비휘발성 메모리 장치(300)로 전송할 수 있다. 이 때, 재프로그램 명령에는 제1 데이터(DT1)가 저장될 제4 페이지(P4)에 대응되는 어드레스에 대한 정보가 포함될 수 있다. 즉, 재프로그램 명령은 재프로그램의 대상인 제1 데이터(DT1)를 포함하지 않고, 재프로그램될 페이지에 대응되는 어드레스에 대한 정보만을 포함할 수 있다. 실시 예에 따라, 컨트롤러(200)는 제1 데이터(DT1)에 대한 재프로그램 명령과 함께 제1 데이터(DT1)를 임시 버퍼(372)에서 출력하라는 명령을 비휘발성 메모리 장치(300)로 전송할 수 있다. 프로그램 페일이 발생한 제1 데이터(DT1)에 대한 재프로그램 동작이 제4 페이지(P4), 즉 프로그램 페일이 발생한 제1 페이지(P1) 이외의 페이지에서 수행되는 것으로 도시하였으나, 이에 한정되지는 않고 제1 페이지(P1)에 다시 프로그램 동작이 수행될 수도 있을 것이다.
본 발명의 실시 예에 따라 재프로그램 명령 시 재프로그램될 페이지에 대응되는 어드레스에 대한 정보만을 포함하는 경우, 프로그램될 데이터의 전송이 필요 없게 되어 재프로그램 동작이 수행되는 시간이 단축될 수 있고, 결과적으로 메모리 시스템(100)의 성능이 향상될 수 있다.
⑥단계에서, 프로그램 제어부(390)는, 컨트롤러(200)의 재프로그램 명령에 근거하여 임시 버퍼(372)에 저장된 제1 데이터(DT1)를 제4 페이지(P4)로 프로그램하도록 제어할 수 있다. 다시 말해서, 기존에 컨트롤러(200)로부터 출력된 제1 데이터(DT1)에 대한 프로그램 명령 시에 비휘발성 메모리 장치(300)에 저장되었던 제1 데이터(DT1)가 삭제되지 않고 임시 버퍼(372)에 저장되어 있고, 이에 따라 제1 데이터(DT1)를 재차 컨트롤러(200)로부터 수신하지 않고 제1 데이터(DT1)를 제4 페이지(P4)에 프로그램할 수 있다.
제1 데이터(DT1)가 재프로그램되는 제4 페이지(P4)가 프로그램 페일이 발생한 제1 페이지(P1)와 동일한 메모리 블록에 위치한다고 설명하였으나, 제1 페이지(P1)와 제4 페이지(P4)는 서로 다른 메모리 블록에 위치할 수 있다. 실시 예에 따라, 프로그램 페일이 발생한 메모리 블록(예를 들면 도5에 도시된 제1 메모리 블록(DB1))은 배드 블록(Bad Block)으로 판단될 수 있고, 이 경우 제1 메모리 블록(DB1)으로의 프로그램은 제한될 수 있다.
도 6은 본 발명의 실시 예에 따라, 데이터가 재프로그램되는 과정을 예시적으로 도시한다. 설명의 편의를 위해서, 5개의 페이지들(P1~P5)을 포함하는 제1 메모리 블록(DB1)이 도 6에 예시될 것이다. 이하에서 도 1, 도 2 및 도 6을 참조하여 본 발명의 실시 예를 설명한다.
①단계 내지 ④단계는 도2에서 설명된 과정이 동일하게 적용될 수 있다. 즉, 제1 데이터(DT1)를 프로그램하는 과정에서 프로그램 페일이 발생한 때, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)가 임시 버퍼(372)로 전송되고, 임시 버퍼(372)에서 제1 데이터(DT1)를 저장할 수 있다.
⑤단계에서, 컨트롤러(200)는 제1 데이터(DT1)에 대한 재프로그램 명령을 비휘발성 메모리 장치(300)로 전송할 수 있다. 이 때, 재프로그램 명령에는 제1 데이터(DT1)의 페이지 버퍼(371)로의 전송 명령 및 제1 데이터(DT1)가 저장될 제4 페이지(P4)에 대응되는 어드레스에 대한 정보가 포함될 수 있다. 즉, 재프로그램 명령은 재프로그램의 대상인 제1 데이터(DT1)를 포함하지 않을 수 있다. 프로그램 페일이 발생한 제1 데이터(DT1)에 대한 재프로그램 동작이 제4 페이지(P4), 즉 프로그램 페일이 발생한 제1 페이지(P1) 이외의 페이지에서 수행되는 것으로 도시하였으나, 이에 한정되지는 않고 제1 페이지(P1)에 다시 프로그램 동작이 수행될 수도 있을 것이다.
⑥단계에서, 프로그램 제어부(390)는, 컨트롤러(200)의 재프로그램 명령에 근거하여 임시 버퍼(372)에 저장된 제1 데이터(DT1)를 페이지 버퍼(371)로 전송하도록 제어할 수 있고, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)를 제4 페이지(P4)로 프로그램하도록 제어할 수 있다. 다시 말해서, 기존에 컨트롤러(200)로부터 출력된 제1 데이터(DT1)에 대한 프로그램 명령 시에 비휘발성 메모리 장치(300)에 저장되었던 제1 데이터(DT1)가 삭제되지 않고 임시 버퍼(372)에 저장되어 있고, 제1 데이터(DT1)를 임시 버퍼(372)에서 페이지 버퍼(371)로 전송할 수 있다. 그리고 기존 프로그램 방식과 동일하게, 페이지 버퍼(371)에 저장된 제1 데이터(DT1)를 제4 페이지(P4)로 프로그램하도록 제어할 수 있다. 이에 따라 제1 데이터(DT1)를 재차 컨트롤러(200)로부터 수신하지 않고 제1 데이터(DT1)를 제4 페이지(P4)에 프로그램할 수 있다.
제1 데이터(DT1)가 재프로그램되는 제4 페이지(P4)가 프로그램 페일이 발생한 제1 페이지(P1)와 동일한 메모리 블록에 위치한다고 설명하였으나, 제1 페이지(P1)와 제4 페이지(P4)는 서로 다른 메모리 블록에 위치할 수 있다. 또한, 프로그램 페일이 발생한 메모리 블록(예를 들면, 도6의 제1 메모리 블록(DB1))은 배드 블록(Bad Block)으로 판단될 수 있고, 제1 메모리 블록(DB1)으로의 프로그램은 제한될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 페이지 버퍼에 저장된 제1 데이터를 제1 페이지로 프로그램하는 단계(S100), 프로그램 페일(fail)이 발생여부를 판단하는 단계(S200) 및 제1 데이터를 임시 버퍼가 페이지 버퍼로부터 수신하여 저장하는 단계(S300)를 포함할 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 제2 데이터에 대한 프로그램 명령을 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계(미도시), 프로그램 명령에 근거하여, 비휘발성 메모리 장치가, 제2 데이터를 페이지 버퍼에 저장하는 단계(미도시) 및 비휘발성 메모리 장치가, 페이지 버퍼에 저장된 제2 데이터를 제2 페이지로 프로그램하는 단계(미도시)를 더 포함할 수 있다.
또한, 비휘발성 메모리 장치에 저장된 제3 데이터에 대한 리드 명령을 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계(미도시) 및 비휘발성 메모리 장치가, 제3 데이터에 대한 리드 동작을 수행하는 단계(미도시)를 더 포함할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 제1 데이터에 대한 재프로그램 명령을 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계(S400) 및 재프로그램 명령에 근거하여, 비휘발성 메모리 장치가, 임시 버퍼에 저장된 제1 데이터를 제4 페이지로 재프로그램하는 단계(S500)를 더 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 도시한 순서도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 제1 데이터의 페이지 버퍼로의 전송 명령 및 제1 데이터에 대한 재프로그램 명령을 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계(S600), 전송 명령에 근거하여, 비휘발성 메모리 장치가, 제1 데이터를 임시 버퍼에서 페이지 버퍼로 전송하는 단계(S700) 및 재프로그램 명령에 근거하여, 비휘발성 메모리 장치가, 페이지 버퍼에 저장된 제1 데이터를 제4 페이지로 재프로그램하는 단계(S800)를 더 포함할 수 있다.
도 10은 본 발명의 실시 예에 따른 SSD를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 SSD(1200) 를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 내부에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 내부에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 10의 SSD(1200), 도 11의 메모리 시스템(2200), 도 12의 메모리 시스템(3200)로 구성될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블록(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블록(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블록(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블록(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블록(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명의 일 실시 예에 따른 방법과 관련하여서는 전술한 장치 및 시스템에 대한 내용이 적용될 수 있다. 따라서, 방법과 관련하여, 전술한 장치 및 시스템에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 메모리 시스템
200 : 컨트롤러
210 : 컨트롤 유닛
220 : 랜덤 액세스 메모리
300 : 비휘발성 메모리 장치
310 : 메모리 셀 어레이
371 : 페이지 버퍼
372 : 임시 버퍼
380 : 컨트롤러 인터페이스
390 : 프로그램 제어부

Claims (17)

  1. 컨트롤러로부터 전송된 제1 데이터에 대한 프로그램 명령에 근거하여, 상기 제1 데이터를 저장하고, 상기 제1 데이터를 제1 페이지로 프로그램하는 페이지 버퍼;
    상기 페이지 버퍼로부터 상기 제1 데이터를 수신하여 저장하는 임시 버퍼;
    상기 컨트롤러와 인터페이스를 수행하는 컨트롤러 인터페이스; 및
    상기 페이지 버퍼 및 상기 임시 버퍼의 동작을 제어하는 프로그램 제어부를 포함하되,
    상기 프로그램 제어부는, 프로그램 페일(fail)이 발생한 때, 상기 임시 버퍼가 상기 제1 데이터를 상기 페이지 버퍼로부터 수신하여 저장하도록 제어하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그램 제어부는,
    상기 임시 버퍼에 상기 제1 데이터가 저장된 후 상기 컨트롤러로부터 상기 제1 데이터 이외의 데이터에 대한 동작 명령을 상기 컨트롤러 인터페이스가 수신한 때, 상기 제1 데이터 이외의 데이터에 대한 동작을 수행하고, 상기 임시 버퍼에 저장된 제1 데이터를 유지하도록 제어하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 프로그램 제어부는,
    상기 임시 버퍼에 상기 제1 데이터가 저장된 후 상기 컨트롤러로부터 제2 데이터에 대한 프로그램 명령을 상기 컨트롤러 인터페이스가 수신한 때, 상기 페이지 버퍼에 상기 제2 데이터를 저장하도록 제어하고, 상기 페이지 버퍼에 저장된 상기 제2 데이터를 제2 페이지로 프로그램하도록 제어하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 프로그램 제어부는,
    상기 임시 버퍼에 상기 제1 데이터가 저장된 후 상기 컨트롤러로부터 제3 데이터에 대한 리드 명령을 상기 컨트롤러 인터페이스가 수신한 때, 상기 제3 데이터에 대한 리드 동작을 수행하도록 제어하는 비휘발성 메모리 장치.
  5. 컨트롤러; 및
    페이지 버퍼; 상기 페이지 버퍼에 저장된 제1 데이터가 프로그램되는 과정에서 프로그램 페일(fail)이 발생한 때, 상기 페이지 버퍼로부터 상기 제1 데이터를 수신하여 저장하는 임시 버퍼; 컨트롤러와 인터페이스를 수행하는 컨트롤러 인터페이스; 및 상기 페이지 버퍼와 상기 임시 버퍼의 동작을 제어하는 프로그램 제어부를 포함하도록 구성된 비휘발성 메모리 장치를 포함하되,
    상기 컨트롤러는, 상기 제1 데이터에 대한 재프로그램 명령을 상기 비휘발성 메모리 장치로 전송하고,
    상기 프로그램 제어부는, 상기 재프로그램 명령에 근거하여, 상기 임시 버퍼에 저장된 상기 제1 데이터를 제4 페이지로 재프로그램하도록 제어하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 프로그램 제어부는,
    상기 임시 버퍼에 상기 제1 데이터가 저장된 후 상기 컨트롤러로부터 상기 제1 데이터 이외의 데이터에 대한 동작 명령을 상기 컨트롤러 인터페이스가 수신한 때, 상기 제1 데이터 이외의 데이터에 대한 동작을 수행하고, 상기 임시 버퍼에 저장된 제1 데이터를 유지하도록 제어하는 메모리 시스템.
  7. 제5항에 있어서,
    상기 재프로그램 명령은, 상기 제1 데이터가 재프로그램될 제4 페이지에 대응되는 어드레스를 포함하는 메모리 시스템.
  8. 제 5항에 있어서,
    상기 컨트롤러는, 상기 제1 데이터의 상기 페이지 버퍼로의 전송 명령 및 상기 재프로그램 명령을 상기 비휘발성 메모리 장치로 전송하고,
    상기 프로그램 제어부는, 상기 전송 명령에 근거하여 상기 임시 버퍼에 저장된 상기 제1 데이터를 상기 페이지 버퍼로 전송하도록 제어하고, 상기 재프로그램 명령에 근거하여 상기 페이지 버퍼에 저장된 상기 제1 데이터를 상기 제4 페이지로 재프로그램하도록 제어하는 메모리 시스템.
  9. 제5항에 있어서,
    상기 프로그램 제어부는,
    상기 임시 버퍼에 상기 제1 데이터가 저장된 후, 제2 데이터에 대한 프로그램 명령을 상기 컨트롤러로부터 수신한 때, 상기 페이지 버퍼로 상기 제2 데이터를 저장하도록 제어하고, 상기 페이지 버퍼에 저장된 상기 제2 데이터를 제2 페이지로 프로그램하도록 제어하는 메모리 시스템.
  10. 제5항에 있어서,
    상기 프로그램 제어부는,
    상기 임시 버퍼에 상기 제1 데이터가 저장된 후, 제3 데이터에 대한 리드 명령을 상기 컨트롤러 인터페이스가 상기 컨트롤러로부터 수신한 때, 상기 제3 데이터에 대한 리드 동작을 수행하도록 제어하는 메모리 시스템.
  11. 비휘발성 메모리 장치가, 페이지 버퍼에 저장된 제1 데이터를 제1 페이지로 프로그램하는 단계; 및
    프로그램 페일(fail)이 발생한 때, 상기 제1 데이터를 임시 버퍼가 상기 페이지 버퍼로부터 수신하여 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    제2 데이터에 대한 프로그램 명령을 상기 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계;
    상기 프로그램 명령에 근거하여, 상기 비휘발성 메모리 장치가, 상기 제2 데이터를 상기 페이지 버퍼에 저장하는 단계; 및
    상기 비휘발성 메모리 장치가, 상기 페이지 버퍼에 저장된 상기 제2 데이터를 제2 페이지로 프로그램하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 비휘발성 메모리 장치에 저장된 제3 데이터에 대한 리드 명령을 상기 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계; 및
    상기 비휘발성 메모리 장치가, 상기 제3 데이터에 대한 리드 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  14. 제11항에 있어서,
    상기 제1 데이터에 대한 재프로그램 명령을 상기 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계; 및
    상기 재프로그램 명령에 근거하여, 상기 비휘발성 메모리 장치가, 상기 임시 버퍼에 저장된 상기 제1 데이터를 제4 페이지로 재프로그램하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 재프로그램 명령은, 상기 제1 데이터가 재프로그램될 제4 페이지에 대응되는 어드레스를 포함하는 메모리 시스템의 동작 방법.
  16. 제11항에 있어서,
    상기 제1 데이터의 상기 페이지 버퍼로의 전송 명령 및 상기 제1 데이터에 대한 재프로그램 명령을 상기 비휘발성 메모리 장치가 컨트롤러로부터 수신하는 단계;
    상기 전송 명령에 근거하여, 상기 비휘발성 메모리 장치가, 상기 제1 데이터를 상기 임시 버퍼에서 상기 페이지 버퍼로 전송하는 단계; 및
    상기 재프로그램 명령에 근거하여, 상기 비휘발성 메모리 장치가, 상기 페이지 버퍼에 저장된 상기 제1 데이터를 제4 페이지로 재프로그램하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 재프로그램 명령은, 상기 제1 데이터가 재프로그램될 제4 페이지에 대응되는 어드레스를 포함하는 메모리 시스템의 동작 방법.
KR1020170170366A 2017-12-12 2017-12-12 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법 KR20190069966A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170170366A KR20190069966A (ko) 2017-12-12 2017-12-12 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법
US16/028,631 US20190179749A1 (en) 2017-12-12 2018-07-06 Memory system, operating method thereof and nonvolatile memory device
CN201811376320.1A CN109918227A (zh) 2017-12-12 2018-11-19 存储器系统及其操作方法以及非易失性存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170170366A KR20190069966A (ko) 2017-12-12 2017-12-12 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20190069966A true KR20190069966A (ko) 2019-06-20

Family

ID=66696206

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170170366A KR20190069966A (ko) 2017-12-12 2017-12-12 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US20190179749A1 (ko)
KR (1) KR20190069966A (ko)
CN (1) CN109918227A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210028517A (ko) * 2019-09-04 2021-03-12 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7586784B2 (en) * 2006-06-09 2009-09-08 Micron Technology, Inc. Apparatus and methods for programming multilevel-cell NAND memory devices
US8132045B2 (en) * 2009-06-16 2012-03-06 SanDisk Technologies, Inc. Program failure handling in nonvolatile memory
US8775901B2 (en) * 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays

Also Published As

Publication number Publication date
US20190179749A1 (en) 2019-06-13
CN109918227A (zh) 2019-06-21

Similar Documents

Publication Publication Date Title
CN107122317B (zh) 数据存储装置
KR20180051272A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20180114972A (ko) 데이터 저장 장치 및 그것의 동작 방법
US10698819B2 (en) Memory system and operating method thereof
US20180239557A1 (en) Nonvolatile memory device, data storage device including the same, and operating method of data storage device
KR20190086927A (ko) 메모리 시스템 및 그것의 동작 방법
KR102549548B1 (ko) 메모리 시스템, 그것의 동작 방법 및 전자 장치
KR20200129863A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
CN107066201B (zh) 数据存储装置及其方法
CN109426627B (zh) 数据存储装置及其操作方法
KR20190032104A (ko) 비휘발성 메모리 장치, 비휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US11748025B2 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
CN109582483B (zh) 数据存储装置及其操作方法
KR102469098B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치
CN111459527A (zh) 存储器系统及其操作方法
US20190018602A1 (en) Data storage device and method of operating the same
KR20190106005A (ko) 메모리 시스템, 그것의 동작 방법 및 전자 장치
KR20190090634A (ko) 메모리 시스템 및 그것의 동작 방법
CN112988045A (zh) 数据存储装置及其操作方法
US11467910B2 (en) Memory system re-performing access operation and operating method thereof
KR20190069966A (ko) 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법
KR20180127594A (ko) 데이터 저장 장치 및 그것의 동작 방법
CN109933282B (zh) 存储器系统及其操作方法
KR102423278B1 (ko) 메모리 시스템 및 그것의 동작 방법
CN108121502B (zh) 数据存储装置和数据处理系统