TW201308429A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明係提供一低介電常數介電層之系統以及其製造方法。一較佳的實施例包括形成一基質並在上述基質中形成一造孔劑。上述造孔劑包括一碳數少於15且具有大比例的單鍵之有機環狀結構。此外，該造孔劑的黏度可大於1.3且其雷諾數可小於0.5。

Description

半導體裝置及其製造方法
本發明係關於一種低介電常數介電層之系統以及其製造方法。
在目前半導體裝置的微縮化製程中，位於導電內連線之間的金屬間及/或層間介電層之低介電常數材料，係為了降低訊號傳播時因為電容效應(capacitive effects)所產生之電阻電容延遲(the resistive-capacitive(RC) delay)。因此，介電層的介電常數越低，相鄰的導電線之寄生電容(parasitic capacitance)越低，以及積體電路之電阻電容延遲也越低。
可藉由初期形成一前驅薄膜來形成一低介電常數的介電層。上述前驅薄膜具有兩個成分，例如一基質材料以及形成於上述基質材料中的一造孔材料。一旦形成並固化此前驅薄膜於上述低介電常數材料之所需區域，可自上述前驅薄膜移除上述造孔材料，以便形成可降低此前驅薄膜之介電常數的”孔洞”，以及形成上述低介電常數介電層。
然而，目前所使用的上述造孔材料，例如1-異丙基,4-甲基-1,3-環己二烯(1-isopropyl-4-methyl-1,3-cyclohexadiene,ATRP)或二環(2.2.1)-七-2,5二烯(bicyclo(2.2.1)-hepta-2,5diene,BCHD)，當其被用來形成上述低介電常數的介電層時，普遍存在流動性不佳的特性。尤其是，這些造孔材料可能會擴散動量不足，導致當此造孔材料被輸送時的截面流量產生變異，並導致整個低介電常數介電層的分佈不平均。此外，這些造孔材料的使用亦可能形成一與下層黏附性不佳之低介電常數材料，且為了合併進入上述前驅薄膜中以及在此前驅薄膜中進行交聯，亦可能需要較高的能量。
本發明提供一種半導體裝置的製造方法，包括：形成一第一材料於一基板之上；以及形成一第二材料於該第一材料中，其中該第二材料為一造孔劑，該造孔劑包括一有機環狀結構，其中該有機環狀結構內的單鍵比例佔超過約全部鍵結數量的80%。
本發明尚提供一種半導體裝置的製造方法，包括：藉由一基質材料以及一造孔劑共沉積至一基板上以形成一前驅層(precursor layer)，該造孔劑包括一有機分子，該有機分子具有一碳環結構，該有機分子的碳數少於15，其中介於每個碳原子之間的鍵結皆為單鍵；以及藉由自該前驅層移除該造孔劑以自該前驅層形成一第一介電層。
本發明另提供一半導體裝置，包括：一基板；以及一介電層於該基板之上，該介電層的硬度至少2GPa，其介電係數(k-value)小於約2.6。
除非特別指定，否則在圖式或說明書描述中，相似或相同之部分係使用相同之圖號。在下文中，以實施例並配合圖式詳細說明本發明，且各種特徵並未按照比例繪製。為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出實施例，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。值得注意的是，這些實施例提供許多可行之發明概念並可實施於各種特定情況。然而，在此所討論之這些特定實施例僅用於舉例說明本發明之製造及使用方法，但非用於現定本發明之範圍。
本發明說明書中所舉之實施例係關於特定情況下的實施範例，亦即利用一造孔劑來形成一內連線的低介電常數介電層。然而上述實施例亦可應用於其他的介電層。
參見第1圖，描述一半導體裝置100，其具有一基板101、主動元件103、金屬化層105、以及一接點107。上述基板101可包括摻雜或無摻雜之塊矽(bulk silicon)，或一絕緣體上矽(silicon-on-insulator，SOI)基板之主動層。一般而言，一絕緣體上矽(silicon-on-insulator，SOI)基板包括一半導體材料層，例如：矽、鍺，鍺化矽，絕緣體上矽，絕緣體上矽化鍺(silicon germanium on insulator，SGOI)、或上述之組合。其他的基板可使用包括多層基板、梯度基板(gradient substrates)、混合定向基板(hybrid orientation substrates)。
第1圖中顯示的主動元件103為一單獨的電晶體。然而，所屬技術領域中具有通常知識者可瞭解各種不同的主動元件，例如電容、電阻、電感、以及這類相似物等等，皆可根據需求來建構所需要的結構與功能以適用於半導體裝置100。可利用任何適合的方法在基板中或是基板的表面上形成主動元件103。
金屬化層105形成於基板101以及主動元件103之上，並且將金屬化層105設計成連接各種不同的主動元件103以形成功能性電路。雖然第1圖中所示之金屬化層為一單膜層，金屬化層105可由交替的介電材料或導電材料所形成，且可透過任何適合的製程(例如沉積，鑲嵌，雙鑲嵌等)來形成。在一實施例中，可能有一或多層的金屬層被至少一層間介電層(interlayer dielectric layer,ILD)自基板101分開，然而被分開的金屬層之精確的層數取決於半導體裝置100的設計。此外，金屬化層105可能並非全部是導電材料層，上述導電材料層可用來提供與主動元件103之間往來的連接與路徑訊號。
接點107可延伸穿過一或多個獨立的金屬化層105以與至少一主動元件103產生電性接觸。依照已知的微影(photolithography)技術及蝕刻技術，可形成穿過一或多個獨立金屬化層105的接點107。一般而言，微影技術包括沉積一光阻材料，此光阻材料被遮蔽、曝光、以及顯影以露出將被移除之一或多個獨立金屬化層105。剩下的光阻材料保護下層材料不用經過後續製程步驟，例如蝕刻，的處理。光阻材料係用來創造一圖案化罩幕(mask)以定義接點107。亦可使用其他的罩幕，例如硬掩膜。
一旦形成上述圖案化罩幕，則藉由初期蝕刻位於上述圖案化罩幕之下的膜層，並在圖案化膜層中形成接點107。在一實施例中，接點107可包括一阻障層/黏附層(barrier/adhesion layer)(未顯示)以防止擴散，並且提供接點107與一或多個獨立金屬化層105之間較好的黏附。在一實施例中，上述阻障層係由一或多層的鈦、氮化鈦、鉭、氮化鉭、或諸如此類等。可透過化學氣相沉積來形成上述阻障層，然而亦可替換使用其他的技術。上述阻障層可形成介於約10 至約500 的合併厚度。
接點107亦可包括一合適的導電材料，例如一高導電性、低電阻金屬、元素金屬、過渡金屬、或諸如此類等。在一實施例中，接點107係由鎢所形成，可藉由所屬技術領域中已知的化學氣相沉積(CVD)技術來沉積接點107，然而亦可替換使用其他的形成方法。
第2圖係依據本發明的一個實施例，說明一第一接觸蝕刻停止層(contact etch stop layer,CESL)201與一第一介電層203的形成。第一接觸蝕刻停止層201可用於保護基板101以及金屬化層105免於後續製程所造成的損害，並提供後續蝕刻製程一控制點(control point)。在一實施例中，第一接觸蝕刻停止層201可利用電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)由氮化矽所形成，然而亦可替換使用其他的材料，例如氮、氮氧化物、碳化物、硼化物、上述之結合、或諸如此類等，並且亦可替換使用其他形成第一接觸蝕刻停止層201的技術，例如低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、或諸如此類等。第一接觸蝕刻停止層201的厚度可介於約50 至約2,000 ，例如約200 。
第一介電層103可形成於第一接觸蝕刻停止層201之上，且當提供第一接觸蝕刻停止層201與上方的第二介電層301之間一過渡層(transitional layer)時，可用來進一步幫助保護金屬化層105。第一介電層203可能為，例如一氧化層，且可藉由一製程所形成，例如一利用四乙基原矽酸鹽(tetra-ethyl-ortho-silicate,TEOS)以及氧氣作為一前驅物的化學氣相沉積技術。然而，亦可替換使用其他的材料及製程以形成上述第一介電層203。在一實施例中，第一介電層203的厚度可介於約50 至約2,000 ，例如約200 。
第3圖係依據本發明的一個實施例，說明一第二介電層301形成於第一介電層203之上，以及不需要起始層(initial layer,IL)或過渡層(transition layer,TL)而直接形成於第一介電層203之上。第二介電層301可為，例如一低介電常數介電薄膜以幫助一內連線(interconnect)501(未顯示於第3圖中，請參閱第5圖並討論於下文中)與位於半導體裝置100中的其他結構隔離。藉由隔離內連線501，可減少上述內連線501的電阻電容(resistance-capacitance,RC)延遲，以便透過內連線501來改善整體效率及導電速度。
在一實施例中，藉由初期形成一前驅層於第一介電層203之上，可形成第二介電層301。上述前驅層可同時包括一基質材料以及一造孔劑散佈於上述基質材料中，或可包括上述基質材料而不包括造孔劑。在一實施例中，藉由例如利用一像是電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)等的製程將上述基質與造孔劑共沉積，可形成上述前驅層，其中上述基質材料與上述造孔劑同時沉積，以便形成具有上述基質材料與造孔劑混合在一起的前驅層。然而，如同所屬技術領域中具有通常知識者可知，利用一同步電漿增強化學氣相沉積製程(simultaneous PECVD process)的共沉積並非唯一可用於形成上述前驅層的製程。亦可採用任何適合的替代製程，例如將上述基質材料與液態的造孔劑預混合，然後將此混合物旋轉塗佈(spin-coating)至第一介電層203上。
上述前驅層的厚度足以提供第二介電層301所需之隔離與佈線特性(isolation and routing characteristics)。在一實施例中，上述前驅層可形成的厚度介於約10 至約1,000 ，例如約300 。然而，上述厚度僅為了說明，並非用於限定本發明實施例的範圍，上述前驅層的實際後度可為任何適合所需的厚度。
利用像是電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)等的製程，可形成上述基質材料或介電基材(base dielectric material)，然而亦可替換使用任何其他適合的製程，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或甚至旋塗式塗佈。上述電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)製程可利用前驅物，例如甲基二乙氧基矽烷(methyldiethoxy silane,DEMS)，然而亦可利用任何其他的基質前驅物，像是矽烷(silanes)、烷基矽烷(alkylsilanes)(例如三甲基矽烷(trimethylsilane)以及四甲基矽烷(tetramethylsilane))、烷氧基矽烷(alkoxysilanes)(例如甲基三乙氧基矽烷(methyltriethoxysilane,MTEOS)、甲基三甲氧基矽烷(methyltrimethoxysilane,MTMOS)、甲基二甲氧基矽烷(methyldimethoxysilane,MDMOS)、三甲基甲氧基矽烷(trimethylmethoxysilane,TMMOS)、以及二甲基二甲氧基矽烷(dimethyldimethoxysilane,DMDMOS))、線性矽氧烷(siloxanes)、以及環狀矽氧烷(siloxanes)(例如八甲基環四矽氧烷(octamethylcyclotetrasiloxane,OMCTS)以及四甲基環四矽氧烷(tetramethylcyclotetrasiloxane,TMCTS)。
為了在基質中形成孔洞以便減少第二介電層301的介電常數之總值，上述造孔劑可能為一個可於上述基質材料形成之後自上述基質材料移除的分子。上述造孔劑可能為一種材料，此材料夠大以形成孔洞，然而亦維持夠小，好讓各個獨立孔洞的尺寸才不會過度取代上述基質材料。因此，上述造孔劑可包括一有機分子，此有機分子包括一或多個環狀結構於上述造孔劑的個別分子中。此外，為了降低各個獨立孔洞的尺寸，上述造孔劑的個別分子應為小的環狀結構或小分子量，例如在分子中含有小於15個碳原子。藉由利用具有環狀結構以及具有小分子量之造孔劑，一但上述造孔劑被移除，所形成之各個獨立孔洞的尺寸可根據所需調整以減少第二介電層301的介電常數。
上述造孔劑亦可為一種容易併入現有製程之材料，並且具有高機械性質好讓此造孔劑容易與其他分子，例如下層之第一介電層203，鍵結或交聯。藉由一在環狀結構中的各種原子之間具有大比例單鍵的材料，可同時達成上述兩種性質，例如大於約80%至約100%的鍵結為單鍵。原子之間藉由大比例的單鍵而沒有大量雙鍵或三鍵，讓介於原子之間的鍵結可輕易被打斷並且重組，以便併入在CVD製程中，且鍵結容易被打斷使個別分子彼此之間(各膜層之間)可更容易形成交聯。
藉由利用一具有大比例單鍵而容易交聯的材料，第二介電層301可更容易貼附至下層，例如第3圖中所示之第一介電層203。藉由增加第二介電層301的貼附，可移除之前所利用的起始層(initial layer,IL)及過渡層(transition layer,TL)，並且可實現約5%的電容增益。
此外，為了幫助獲得更一致且平均之通過製造設備的流動(例如參閱第4圖於下文中所描述之氣體分散系統400)，上述造孔劑亦可為一具有適當流體性質的材料。藉由獲得更平均的流動，在形成過程期間，上述造孔劑可更平均地分散於上述前驅層中。例如，上述造孔劑可為一黏度大於1.3厘泊及雷諾數小於約0.5的材料。藉由上述特徵，上述造孔劑的動量可快速擴散穿過上述流動中的造孔劑，且上述造孔劑可更平均的流過導管(而非一般的造孔劑，在導管中央的造孔劑流速會遠比在鄰近管壁的造孔劑流速快)以及流過噴頭(參閱第4圖並進一步描述於下文中)。藉由利用上述更平均的流體，上述造孔劑可更平均地分散於整個基質材料，形成第二介電層301以具有更平均介電常數。
在一實施例中，上述造孔劑可為一環狀的、非芳香族的、小質量、高黏性、小雷諾數、單鍵結的分子，例如環辛烷(cyclooctane)，其具有八個碳之非芳香環狀結構、高黏度2.1 cPoise、小雷諾數0.397、以及散佈在整個環狀結構中的單鍵。然而，任何具有一或兩個環狀結構、在原子之間具有大比例的單鍵、小質量、高黏度及小雷諾數之適合的分子，例如環庚烷(cycloheptane)、環己烷(cyclohexane)、以及環二烯(cyclodene？？是否拼錯？應為cyclodiene？？)，亦可替換使用。此外，一或多個官能基團，例如甲基(methyl group,-CH3)、乙基(ethyl group,-C2H5)、異丙基(isopropyl group,-C3H7)或諸如此類等可連結於環狀結構的側鏈上。在此處所描述之造孔劑以及所有其他適合的造孔劑皆包含於本發明之實施例的範疇內。
在上述具有造孔劑分散於基質材料中的前驅層形成之後，可自基質材料移除上述造孔劑以在上述基質材料中形成孔洞。可藉由一退火製程來進行上述造孔劑之移除，此退火製程能夠分解造孔劑並且使造孔劑蒸發，以便使上述造孔劑材料分散並留在基質材料中，從而留下一個結構完整的多孔性介電材料作為第二介電層301。例如，可利用退火製程，其溫度介於約200℃至約500℃之間，例如400℃，進行時間介於約10秒至約600秒，例如200秒。
然而，就如所屬技術領域中具有通常知識者所可以理解，上述加熱製程並非唯一可用來自基質材料移除造孔劑以形成第二介電層301的方法。其他適合的製程，例如以UV放射線照射造孔劑以分解上述造孔劑或利用微波來分解造孔劑等方法，皆可替換使用。在此處所描述之製程以及所有其他適合的製程皆包含於本發明之實施例的範疇內。
第4圖係依據本發明的一個實施例，說明用來形成第二介電層301之氣體分散系統400。上述氣體分散系統400可包括一腔室401、氣體輸入區403、以及控制器405。腔室401能夠維持真空、將基板101(以及其下層例如第一接觸蝕刻停止層(contact etch stop layer,CESL)201及第一介電層203)固定至一平台407上，並且透過排氣口409進行氣體交換。此外，噴頭411位於腔室401內。噴頭411可連接至氣體輸入區403，氣體輸入區403將氣體灌入噴頭411。噴頭411可透過氣體導管415同時自氣體輸入區403接收多種氣體。機械裝置417可在結構上支撐、加熱、並且旋轉基板101。在另一實施例中，腔室401可配置來固定多種工件。
氣體輸入區403可內置於上述氣體分散系統400中，例如，氣源瓶、替代氣源、連接至一外部氣體分散區的閥系統(valve system)，或諸如此類。在任何情況下，可同時輸入多種氣體至噴頭411，以及透過噴頭411，可同時將氣體傳送至腔室401。
控制器405可為任何適合的微處理器單元，包括一位於氣體分散系統400內部或外部的電腦。控制器405可透過連接區419控制上述氣體流入噴頭411。此外，控制器405可透過連接區421控制基板101的溫度、基板101的轉動、腔室401的抽真空及/或抽吸氣、以及諸如此類等。
在一實施例中，控制器405控制上述氣體輸入區403以同時將上述基質前驅物及造孔劑導引至腔室401。例如，可以一介於約100 mg/min至約4000 mg/min之間，例如約2000 mg/min的速度導入上述基質前驅物，同時可利用一介於約100 W至約2000 W，例如約800 W的射頻功率(RF power)，以一介於約500 mg/min至約5000 mg/min之間，例如約2000 mg/min的速度導入上述造孔劑，以形成一前驅層。此外，可以一介於約50 sccm至約1000 sccm之間，例如約200 sccm的流速導入氧氣。再者，藉由利用上述造孔劑，在整個上述前驅層形成的過程中，可以一穩定的流速導入上述基質前驅物以及上述造孔劑(而非一開始以較低的流速僅導入上述基質材料，然後再以低流速導入上述造孔劑，接著再加速以獲得大量的材料)。上述基質前驅物以及造孔劑共沉積至第一介電層203上，以形成上述前驅層。在一實施例中，利用一環狀、非芳香族、小質量、高黏度、小雷諾數的分子，此分子如同上文所描述具有大比例的單鍵，上述造孔劑可更平均地散佈於上述基質材料中，產生更均勻的介電常數，且上述造孔劑可更容易地交聯以及更容易地合併在製程中。
第5圖係依據本發明的一個實施例，說明通過第二介電層301、第一介電層203、以及第一接觸蝕刻停止層(contact etch stop layer,CESL)201之內連線501的形成。可利用內連線501來提供一電性連結至下層金屬層(underlying metallization layers)105，如第5圖所示，下層金屬層(underlying metallization layers)105可形成一雙鑲嵌配置結構(dual damascene configuration)，其包括在相同的製程中所形成的一介層孔(Via)503以及一溝槽(trench)505。然而，如同所屬技術領域種具有通常知識者所知，上述雙鑲嵌配置結構並非可利用來形成內連線501的唯一配置結構，並且其他的配置結構，例如一單鑲嵌配置結構或任何其他適合的形成方法，皆可替換使用。
在一實施例中，可藉由利用一兩步驟蝕刻製程來形成介層孔503以及溝槽505。可利用一最初的第一罩幕(未顯示)來定義介層孔503的圖案，且可進行一蝕刻製程將介層孔503的圖案蝕刻進入第二介電層301中，其蝕刻深度介於約300 至約1500 之間，例如約650 。上述罩幕可為，例如一已經被塗佈、圖案化、曝光、以及顯影的光阻材料。亦可使用其他類型的罩幕。
在介層孔503的圖案形成於第二介電層301之後，可以與上述第一罩幕相同的方式來使用一第二罩幕(亦未顯示)，以定義上述溝槽505的圖案。一第二蝕刻製程接著可將介層孔503的圖案蝕刻穿過第二介電層301、穿過第一介電層203、以及穿過第一接觸蝕刻停止層(contact etch stop layer,CESL)201，以露出下層金屬化層105，進而形成一介層孔503的開口。上述第二蝕刻製程可同時形成溝槽505的開口進入第二介電層301。因此，任何剩下的光阻材料皆可被移除。
在介層孔503以及溝槽505的開口形成之後，可利用一阻障/黏附層507以及一導電材料509來填充上述開口。阻障/黏附層507可由一或多層的導電材料，例如鈦、氮化鈦、鉭、氮化鉭、或諸如此類等所形成。在一實施例中，阻障/黏附層507可由藉由物理氣相沉積(PVD)技術所沉積之一薄層的氮化鉭以及一薄層的鉭所形成。在一實施例中，上述氮化鉭以及鉭層的合併厚度介於約50 至約500 。
用來填充介層孔503以及溝槽505的開口之導電材料509可為，例如銅。介層孔503以及溝槽505的開口可被填充，藉由，例如先沉積一晶種層(seed layer)(未顯示)，然後將導電材料509電鍍至上述晶種層上，直到導電材料509填滿並過量填滿介層孔503以及溝槽505的開口。可利用包括金屬、元素金屬、過渡金屬、或諸如此類等來替換導電材料509。
一旦導電材料509已經填充了介層孔503以及溝槽505的開口，可將阻障/黏附層507以及導電材料509平坦化至露出第二介電層301。上述平坦化製程可為，例如一化學機械拋光(chemical mechanical polish)，其進行化學反應並機械拋光來移除導電材料509以及阻障/黏附層507，直到導電材料509以及阻障/黏附層507與第二介電層成一平面。在一實施例中，當上述平坦化製程完成時，溝槽505可延伸進入第二介電層中，其深度介於約300 至約1500 之間，例如約650 ，同時介層孔503可延伸於溝槽505之下，其深度介於約300 至約1500 之間，例如約650 。
第6圖係依據本發明的另一個實施例，說明一在第二介電層301形成之前形成於第一介電層203之上的非必要(optional)之緩衝層601。可利用與第二介電層301相同的製程(例如利用DEMS及環辛烷的電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD))及前驅物來形成緩衝層601，然而為了提升緩衝層601與下層第一介電層203之間的黏附性可調整上述沉積參數。例如，緩衝層601所使用之上述造孔劑的流速可小於第二介電層301所使用之造孔劑的流速(描述於上文中，參閱第3圖及第4圖)。
在一實施例中，緩衝層601所使用之造孔劑的流速可介於約100 mg/min至約4000 mg/min之間，例如約2000 mg/min，同時上述基質材料的前驅物流速可小於約5000 mg/min，例如約1000 mg/min。此外，可以一介於約50 sccm至約1000 sccm之間，例如約200 sccm的流速導入氧氣，或可調整上述射頻功率(RF power)使其介於約100 W至約2000 W，例如約800 W以形成緩衝層601。
藉由調整上述沉積的參數，可增加緩衝層601的介電材料之黏附性以幫助將第二介電層301黏附至第一介電層203。此外，藉由利用與上述第二介電層相同之材料，緩衝層601在緩衝層601的介電常數以及第二介電層301的介電常數上僅可發現微小的差異，進而在對整個半導體裝置100的介電常數影響最小的情況下，幫助提升黏附性。緩衝層601的厚度可介於約10 至約500 之間，例如約150 。
藉由利用上述環狀、非芳香族、小質量、高黏度、小雷諾數的分子，此分子與造孔劑相同，具有大比例的單鍵，第二介電層301可具有低介電常數，例如2.6或更低，同時維持2 GPa或更大的硬度，以及彈性模數(Young’s modulus)大於約4GPa。上述具有低介電常數的特性使其更容易進行製程整合以及更容易將孔洞分散於第二介電層301中。如此一來，第二介電層301在沒有複雜的製造程序下亦可將內連線501與其他的結構隔離的很好，幫助半導體裝置微型化至28奈米技術節點(twenty-eight nanometer technology node)之下，例如20奈米技術節點，以及更小。
依據本發明之一實施例，半導體裝置的製造方法，包括：形成一第一材料於一所提供的基板之上。形成一第二材料於上述第一材料內，其中上述第二材料為一造孔劑，上述造孔劑包括一有機環狀結構，其中該有機環狀結構內的單鍵比例佔超過約全部鍵結數量的80%。
依據本發明之一實施例，半導體裝置的製造方法，包括：藉由一基質材料以及一造孔劑共沉積至一所提供的基板之上以形成一前驅層(precursor layer)。上述造孔劑包括一有機分子，上述有機分子具有一碳環結構，上述有機分子的碳數少於15，其中介於每個碳原子之間的鍵結皆為單鍵。藉由自上述前驅層移除上述造孔劑以自上述前驅層形成一第一介電層。
依據本發明之另一實施例，半導體裝置，包括一所提供的基板。一介電層於上述基板之上，上述介電層的硬度至少2GPa，其介電係數(k-value)小於約2.6。
雖然本發明已詳細描述並參照其具體實施例，然可瞭解的是，以上描述係為性質上的示範與說明，其旨在說明本發明與其最佳實施例。透過常規的試驗，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種不同之更動與潤飾。因此本發明之保護範圍並不限於以上描述，當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
101．．．基板
103．．．主動元件
105．．．金屬層
107．．．接點
201．．．第一接觸蝕刻停止層
203．．．第一介電層
301．．．第二介電層
400．．．氣體分散系統
401．．．腔室
403．．．氣體輸入區
405．．．控制器
407．．．平台
409．．．排氣口
411．．．噴頭
415．．．氣體導管
417．．．機械裝置
419．．．連接區
421．．．連接區
501．．．內連線
503．．．介層孔
505．．．溝槽
507．．．阻障/黏附層
509．．．導電材料
601．．．緩衝層
第1圖係依據本發明的一個實施例，說明一半導體裝置。
第2圖係依據本發明的一個實施例，說明接觸蝕刻停止層與一第一介電層的形成。
第3圖係依據本發明的一個實施例，說明一第二介電層的形成。
第4圖係依據本發明的一個實施例，說明一形成第二介電層之氣體分散系統。
第5圖係依據本發明的一個實施例，說明通過第二介電層之內連線的形成。
第6圖係依據本發明的一個實施例，說明一形成於第二介電層與第一介電層之間的緩衝層。
100．．．半導體裝置
101．．．基板
103．．．主動元件
105．．．金屬層
107．．．接點
201．．．第一接觸蝕刻停止層
203．．．第一介電層
301．．．第二介電層
501．．．內連線
503．．．介層孔
505．．．溝槽
507．．．阻障/黏附層
509．．．導電材料
601．．．緩衝層

Claims (10)

  1. 一種半導體裝置的製造方法，包括；形成一第一材料於一基板之上；以及形成一第二材料於該第一材料中，其中該第二材料為一造孔劑，該造孔劑包括一有機環狀結構，其中該有機環狀結構內的單鍵比例佔超過約全部鍵結數量的80%。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該造孔劑包括一分子，該分子的碳數少於15。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該造孔劑的黏度大於1.3厘泊，其雷諾數(Reynolds number)小於0.5。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中該造孔劑包括環辛烷(cyclooctane)。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括移除至少一部分的該造孔劑以形成一低介電常數介電層。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中上述移除至少一部分的該造孔劑的方法更包括利用一退火製程(annealing process)來加熱該造孔劑。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其上述形成該第二材料的方法更包括在整個該形成該第二材料的期間以一恆定的流速導入該造孔劑。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中上述形成該第一材料的方法更包括在整個該形成該第一材料的期間以一恆定的流速導入該造孔劑。
  9. 一種半導體裝置，包括：一基板；以及一介電層於該基板之上，該介電層的硬度至少2GPa，其介電係數(k-value)小於約2.6。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該介電層的彈性模數(Young’s modulus)大於約4GPa。
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