KR20130016007A - 로우-ｋ 유전체층과 포로젠 - Google Patents

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KR20130016007A
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유-윤 펭
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

낮은 k의 유전체층을 위한 시스템 및 방법이 제공된다. 선호되는 실시예는 매트릭스를 형성하는 단계와 매트릭스 내에 포로젠을 형성하는 단계를 포함한다. 포로젠은 15개 미만의 탄소들과, 높은 비율의 단일 결합들을 갖는 유기 고리 구조를 포함한다. 또한, 포로젠은 1.3 보다 높은 점성과, 0.5 미만의 레이놀즈 수를 가질 수 있다.

Description

낮은 Ｋ 유전체층과 포로젠{LOW-K DIELECTRIC LAYER AND POROGEN}
반도체 장치를 소형화하는 현재의 프로세스에서, 낮은 k의 유전체 물질은 용량성 효과에 기인하여 신호 전달시에 저항-용량성(RC: resistive-capacitive) 지연을 감소시키도록 전도성 상호연결부 사이에서 금속간 및/또는 층간 유전체로서 요구된다. 따라서, 유전체의 유전체층 상수가 더 낮을수록, 인접 전도 라인의 와류 커패시턴스가 더 낮게 되고, 집적 회로(IC: integrated circuit)의 RC 지연이 더 낮게 된다.
낮은 k의 유전체층은 초기에 전구체(precursor) 필름을 형성함으로써 형성될 수 있다. 이 전구체 필름은 매트릭스 물질 및, 이러한 매트릭스 물질 내에 형성된 포로젠(porogen) 물질과 같이 두 개의 구성요소들을 가질 수 있다. 일단 전구체 필름이 형성되었고, 낮은 k의 유전체 물질이 요구되는 영역 내에서 응고되었다면, 포로젠이 전구체 필름으로부터 제거될 수 있어서, 전구체 필름의 유전 상수를 감소시키고 낮은 k의 유전체 물질을 형성하는 "다공(pore)"을 형성한다.
하지만, 1-이소프로필-1-4-메틸-1,3-사이클로헥사디엔(ATRP) 또는 바이사이클로(2.2.1)-헵타-2,5디엔(BCHD)와 같이 현재 이용되는 포로젠은 일반적으로 불량한 흐름 특성을 가지는데, 이는 프로젠이 낮은 k의 유전체층을 형성하기 위해 이용되기 때문이다. 특히, 이러한 프로젠은 모멘텀을 비효율적으로 확산시킬수 있어서, 프로젠이 운반되고 있을 때 흐름의 단면에서 변화를 일으키고, 낮은 k의 유전체층에 걸쳐 고르지 않은 분배를 유발한다. 또한 이러한 프로젠의 사용은 하부층에 불량하게 부착되는 낮은 k의 물질을 또한 형성할 수 있고, 전구체(precursor) 필름과, 전구체 필름 내에 교차 링크(crosslink) 내에 통합되도록 더 높은 에너지를 또한 필요할 수 있다.
본 발명에서는 반도체 장치를 제조하기 위한 방법이 제공되며, 이 방법은 기판 위에 제1 물질을 형성하는 단계와, 상기 제1 물질 내에 제2 물질을 형성하는 단계를 포함하고, 상기 제2 물질은 약 80%보다 큰 단일 결합율을 갖는 유기 고리 구조체를 포함하는 포로젠인 것이다.
또한, 본 발명에서는 반도체 장치가 제공되는데, 이 장치는 기판, 상기 기판 위에서 적어도 2 GPa의 경도와 약 2.6 미만의 k-값을 갖는 유전체층을 포함한다.
본 발명에서는 높은 비율의 단일 결합들을 가진 주기적, 비 방향족, 작은 질량, 고점도, 작은 레이놀즈 수의 분자를 활용하기 때문에, 포로젠은 매트릭스 물질 내에서 보다 고르게 분산될 수 있어서, 보다 일정한 유전 상수를 야기하며, 포로젠은 교차-연결시키기에 더 용이하고, 제조 프로세스 내에 통합하기에 더 용이할 수 있는 효과를 제공한다.
본 발명과 본 발명의 이득의 보다 완전한 이해를 위해, 첨부된 도면들과 관련해서 이하의 설명을 참조해서 본 발명이 이제 설명된다.
도 1은 실시예에 따른 반도체 장지를 묘사한 도면.
도 2는 실시예에 따라 접촉 에칭 정지층과 제1 유전체층의 형성을 묘사한 도면.
도 3은 실시예에 따른 제2 유전체층의 형성을 묘사한 도면.
도 4는 실시예에 따른 제2 유전체층을 형성하기 위한 가스 분배 시스템을 묘사한 도면.
도 5는 실시예에 따라 제2 유전체층을 통해 상호연결부의 형성을 묘사한 도면.
도 6은 실시예에 따라 제2 유전체층과 제2 유전체층간에 형성된 버퍼층을 묘사한 도면.
상이한 도면들에 표기된 대응하는 참조번호들과 기호들은 만약 다르게 지정되지 않으면 대응 부분들을 일반적으로 지칭한다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예는 폭넓은 특정 환경에서 구현될 수 있는 수 많은 적용가능한 발명 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 실시예들을 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 발명의 범위를 한정시키려는 것은 아니다.
실시예들은 특정 환경에서, 즉, 포로젠을 갖는 상호연결부를 위해 낮은 k의 유전체층을 형성하는 실시예들에 대해 설명될 것이다. 하지만, 실시예들은 다른 유전체층들에도 또한 적용될 수 있다.
이제부터 도 1을 참조하면, 기판(101), 능동 장치(103), 금속화층(105)과, 접촉부(107)를 구비한 반도체 장치(100)가 도시되어 있다. 기판(101)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다중층화된 기판, 경사 기판, 또는 하이브리드 배향 기판을 포함한다.
능동 장치(103)는 단일 트랜지스터로서 도 1에 표현되어 있다. 하지만, 당업자가 인식할 수 있듯이, 커패시터, 저항, 인덕터 등과 같은 아주 다양한 능동 장치들은 반도체 장치(100)를 위한 설계상의 원하는 구조적 및 기능적 요구사항들을 생성하도록 이용될 수 있다. 기판(101) 내에 또는 그렇지 않은 경우 기판의 표면상에 능동 장치(103)가 임의의 적합한 방법들을 이용해 형성될 수 있다.
금속화층(105)은 기판(101)과 능동 장치(103) 위에 형성되고, 기능 회로를 형성하도록 다양한 능동 장치(103)를 연결시키기 위해 설계된다. 단일층으로서 도 1에 예시되지만, 금속화층(105)은 유전체 물질과 전도성 물질의 교번(alternating) 층들로 형성될 수 있고, 임의의 적절한 프로세서(예를 들면, 증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체층(ILD: interlayer dielectric layer)에 의해 기판(101)으로부터 분리된 하나 이상의 금속화층들이 존재할 수 있지만, 금속화층들(105)의 정확한 개수는 반도체 장치(100)의 설계에 따라 달라진다. 추가적으로, 금속화층(105)이 연결을 제공하고 신호를 능동 장치(103)에 제공하고, 능동 장치(103)로부터 신호를 제공받도록 활용될 수 있는 전도성 물질의 층들 모두는 아닐 수 있다.
접촉부(107)는 적어도 하나의 능동 디바이스(103)와 전기적 접촉을 하도록 하나 이상의 개별 금속화층들(105)을 통해 연장할 수 있다. 접촉부(107)는 알려진 석판술 및 에칭 기술에 따라 하나 이상의 개별 금속화층들(105)을 통해 형성될 수 있다. 일반적으로, 석판화 기술은 제거될 하나 이상의 개별 금속화층들(105)의 부분들을 노출시키도록 마스킹되고, 노출되고, 현상되는, 포토레지스트 물질을 증착시키는 단계를 포함한다. 남은 포토레지스트 물질은 에칭과 같은 후속 처리 단계들로부터 하부(underlying) 물질을 보호한다. 포토레지스트 물질은 접촉부(107)를 정의하도록 패터닝된 마스크를 제조하기 위해 활용된다. 하드마스크와 같은 대체 마스크가 또한 이용될 수 있다.
일단 패터닝된 마스크가 형성되었으면, 패터닝된 마스크의 아래에 있는 층을 먼저 에칭하고, 패터닝된 층 내에 접촉부(107)를 형성함으로써 접촉부(107)가 형성될 수 있다. 실시예에서, 하나 이상의 개별 금속화층들(105)과 접촉부(107) 사이에서 보다 나은 부착을 제공하고 확산을 방지하도록 접촉부(107)가 장벽/부착층(미도시)을 포함할 수 있다. 실시예에서, 장벽층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등으로 이루어진 하나 이상의 층들로 형성된다. 장벽층은 화학적 증기 증착을 통해 형성될 수 있지만, 다른 기술들도 대안적으로 이용될 수 있다. 장벽층은 약 10 Å 내지 약 500 Å의 결합된 두께를 가지도록 형성될 수 있다.
접촉부(107)는 고전도성, 낮은 저항 금속과 같은 적합한 전도성 물질, 원소 금속, 전이 금속 등을 또한 포함할 수 있다. 실시예에서, 접촉부(107)는 텅스턴으로 형성될 수 있지만, 구리와 같은 다른 물질들도 대안적으로 활용될 수 있다. 접촉부(107)가 텅스텐으로 형성되는 실시예에서, 접촉부(107)는 종래 기술에서 알려진 화학적 증기 증착(CVD: chemical vapor deposition)에 의해 증착될 수 있지만, 임의의 형성 방법이 대안으로 이용될 수 있다.
도 2는 제1 접촉 에칭 정지층(CESL: contact etch stop layer)(201)과 제1 유전체층 (203)의 형성을 도시한다. 제1 CESL(201)은 기판(101)과 금속화층(105)상에 형성될 수 있다. 제1 CESL(201)은 후속 처리에 의해 야기되는 손상으로부터 기판(101)과 금속화층(105)을 보호하고, 후속 에칭 처리를 위한 제어 포인트를 제공하는데 이용될 수 있다. 실시예에서, 제1 CESL(201)은 플라즈마 인핸스드 화학적 증기 증착(PECVD: plasma enhanced chemical vapor deposition)을 이용해서 실리콘 질화물로부터 형성될 수 있지만, 질화물, 산화질화물, 카바이드, 붕소화물, 및 이것들의 조합 등과 같은 다른 물질과, 저압 CVD(LPCVD: low pressure CVD), PVD 등과 같은 제1 CESL(201)을 형성하는 대안적인 기술이 이용될 수 있다. 제1 CESL(201)은 약 50 Å 에서 약 2,000 Å 사이의 두께, 예를 들면, 약 200 Å과 같은 두께를 가질 수 있다.
제1 유전체층(203)은 제1 CESL(201) 위에 형성될 수 있고, 금속화층(105)을 더 보호하는 것을 돕기 위해 이용될 수 있는 한편으로, 제1 CESL(201)과 상부의 제2 유전체층(301) 사이에 전환층을 제공한다. 제1 유전체층(203)은 예를 들면 산화층일 수 있고, 전구체로서 테트라-에틸-오쏘-규산(TEOS: tetra-ethyl-ortho-silicate)을 이용하는 CVD 기술에 의해서와 같은 프로세스에 의해 형성될 수 있다. 하지만, 다른 물질과 프로세스는 제1 유전체층(203)을 형성하도록 대안적으로 활용될 수 있다. 실시예에서, 제1 유전체층(203)은 약10 Å에서 약 2000 Å 사이의 두께, 예를 들면, 약 200 Å과 같은 두께를 갖도록 형성될 수 있다.
도 3은 제1 유전체층(203) 위에서, 그리고 매개(intervening) 초기층(IL: initial layer) 또는 전환층(TL: transition layer) 없이 제1 유전체층(203) 상에서 직접적으로 제2 유전체층(301)의 형성을 묘사한다. 제2 유전체층(301)은 예를 들면, 반도체 장치(100) 내의 다른 구조로부터 상호연결부(501)를 분리시키는 것을 돕도록 의도된 낮은 k의 유전체 필름일 수 있다(도 3에는 도시되지 않지만, 이하에서 도 5에 대해 논의됨). 상호연결부(501)를 분리시킴으로써, 상호연결부(501)의 저항-커패시턴스(RC) 지연이 감소될 수 있어서, 이에 따라 상호연결부(501)를 통해 전기의 전반적인 효율성과 속도를 향상시킬 수 있다.
실시예에서, 제2 유전체층(301)은 제1 유전체층(203) 위에서 전구체층을 초기에 형성함으로써 형성될 수 있다. 전구체층은 매트릭스 물질과, 매트릭스 물질 내에 배치된 포로젠 둘다를 포함할 수 있거나, 대안적으로 포로젠이 없이 매트릭스 물질을 포함할 수 있다. 실시예에서, 전구체층은 예를 들면 PECVD와 같은 프로세스를 이용해서 매트릭스와 포로젠을 공증착함으로써 형성될 수 있으며, 여기서 매트릭스 물질은 포로젠과 동시에 증착되어, 이에 따라 매트릭스 물질과 폴로젠이 함께 혼합된 전구체층을 형성하게 된다. 하지만, 당업자는 동시적 PECVD 프로세스를 이용하는 공증착은 전구체층을 형성하도록 이용될 수 있는 유일한 프로세스가 아니라는 것을 인정할 것이다. 매트릭스 물질과 포로젠 물질을 액체로서 사전혼합한 후에, 그 혼합물을 제1 유전체층(203)상으로 스핀-코팅하는 것과 같은 임의의 적절한 대안적인 프로세스가 또한 활용될 수 있다.
전구체층은 제2 유전체층(301)에게 요구되는 분리 및 경로지정(routing) 특성을 제공하기에 충분한 두께를 가지도록 형성될 수 있다. 실시예에서, 전구체층은 약 10 Å에서 약 1000 Å 사이의 두께, 예를 들면, 약 300 Å의 두께를 갖도록 형성될 수 있다. 하지만, 이러한 두께는 단지 예증일뿐이라고 의도되고, 실시예들의 범위를 제한하는 것을 의도하지는 않는데, 그 이유는 전구체층의 정확한 두께는 임의의 적절한 요구되는 두께일 수 있기 때문이다.
매트릭스 물질, 또는 기본 유전체 물질은 PECVD와 같은 프로세스를 이용해서 형성될 수 있지만, CVD, PVD, 또는 심지어 스핀-온 코팅과 같은 임의의 적절한 프로세스가 대안적으로 활용될 수 있다. PECVD 프로세스는 DEMS(methyldiethoxy silane)과 같은 전구체를 활용할 수 있지만, 다른 실란, 알킬실란(예, 트리메틸실란과 테트라메틸실란), 알콕시실란{예, MTEOS(methyltriethoxysilane), MTMOS(methyltrimethoxysilane), MDMOS(methyldimethoxysilane), TMMOS(trimethylmethoxysilane)와 DMDMOS(dimethyldimethoxysilane)}, 선형 실록산과 환형 실록산{예, OMCTS(octamethylcyclotetrasiloxane)와 TMCTS(tetramethylcyclotetrasiloxane)}, 이것들의 조합 등과 같은 다른 전구체가 대안적으로 활용될 수 있다. 하지만, 당업자가 인정하는 것처럼, 여기서 열거된 물질들과 프로세스들은 단지 예시일뿐이고, 실시예들을 제한하는 것을 의미하지는 않는데, 그 이유는 임의의 다른 적합한 매트릭스 전구체가 대안적으로 활용될 수 있기 때문이다.
매트릭스 내에 다공(pore)을 형성하고, 이에 따라 제2 유전체층(301)의 유전 상수의 전체값을 감소시키도록, 매트릭스 물질이 배치된 후에 포로젠이 매트릭스 물질로부터 제거될 수 있는 분자일 수 있다. 포로젠은 다공을 형성하도록 충분히 큰 물질일 수 있는 한편으로, 개별 다공의 크기는 매트릭스 물질을 과도하게 이동시키지 않도록 충분히 작게 유지될 수 있다. 따라서, 포로젠은 포로젠의 개별 분자들 내에 하나 이상의 고리 구조를 포함하는 유기 분자를 포함할 수 있다. 또한, 개별 다공의 크기를 감소시키도록, 포로젠의 개별 분자들은 작은 고리 또는 작은 질량(mass)을 가져야 하는데, 예를 들면, 분자 내에 포함된 15개 미만의 탄소 원자들을 가질 수 있다. 고리 구조를 이용하고 작은 질량을 가짐으로써, 일단 포로젠이 제거되면 형성될 개별 다공의 크기는 제2 유전체층(301)의 유전 상수를 감소시키도록 조정될 수 있다.
포로젠은 또한 기존 프로세스에 쉽게 통합될 수 있는 물질일 수 있고, 하부의 제1 유전체층(203)과 같이, 다른 분자들과 쉽게 결합하고 교차 연결(cross-link)되게 하는 높은 기계적 특성을 갖는다. 이러한 특성들 모두는 고리 구조 내에서 다양한 원자들간에 높은 비율의 단일 결합들을 갖는(예를 들면, 단일 결합인 결합의 약 80% 내지 약 100%보다 높음) 물질에 의해 충족될 수 있다. 원자들 사이에 단일 결합인 높은 비율의 결합을 가지고, 다수의 이중 결합 또는 삼중 결합을 가지지 않음으로써, 원자들간의 결합은 CVD 프로세스 내에서 용이한 통합을 제공하도록 쉽게 끊어지고 재형성될 수 있을 뿐만 아니라, 이중 결합 또는 삼중 결합을 갖는 분자보다 서로 간에(그리고 층들간에) 개별 분자들이 보다 쉽게 상호 연결될 수 있도록 결합이 쉽게 끊어지는 것을 가능하게 한다.
쉽게 교차 연결되는 높은 비율의 단일 결합들을 갖는 물질을 이용함으로써, 제2 유전체층(301)은 도 3에 예시된 제1 유전체층(203)과 같은 하부층에 보다 쉽게 부착될 수 있다. 제2 유전체층(301)의 부착을 증가시킴으로써, 이전에 활용되었던 초기층(IL)과 전환층(TL)은 제거될 수 있고, 약 5%의 커패시턴스 이득이 실현될 수 있다.
또한, 제조 장비{예를 들면, 도 4에 대해서 이하 설명되는 가스 분배 시스템(400)}를 통해 보다 균일하고 고른(even) 흐름을 얻는데 도움이 되도록 포로젠은 적합한 흐름 특성을 갖는 물질일 수 있다. 보다 고른 흐름을 얻음으로써, 포로젠은 형성 프로세스 동안 전구체층 내에 보다 고르게 분산될 수 있다. 예를 들면, 포로젠은 약 1.3 센티푸아즈보다 큰 점성을 가지고, 약 1.5 미만의 레이놀즈 수를 갖는 물질일 수 있다. 이러한 특성을 가짐으로써, 포로젠의 모멘텀은 흐르는 포로젠에 걸쳐 보다 빠르게 확산될 수 있고, 포로젠은 (파이프의 중심에서 포로젠이 파이프의 벽에서 보다 더 빠르게 이동하는 전형적인 유속 대신에) 파이프를 통해서 그리고 (도 4에 대해 이하 더 설명된) 샤워헤드를 통해 보다 고른 흐름 패턴을 가질 수 있다. 이러한 보다 고른 흐름을 활용함으로써, 포로젠은 매트릭스 물질 전체에 걸쳐 보다 고르게 분산될 수 있고, 보다 고른 유전 상수를 갖도록 제2 유전체층(301)을 형성한다.
실시예에서, 포로젠은 사이클로 옥탄과 같은, 고리형, 비 방향족, 작은 질량, 고 점도, 작은 레이놀즈 수, 단일 결합된 분자일 수 있는데, 사이클로옥탄은 8개의 탄소 원자를 가지고, 2.1 센티포아즈의 고점도, 0.397의 작은 레이놀즈 수를 갖는 비 방향족 고리 구조를 가지고, 고리 구조 전체에 걸쳐 단일 결합을 갖는다. 하지만, 사이클로헵탄, 사이클로헥산, 사이클로디엔과 같이, 하나 이상의 고리 구조, 원자들간의 높은 비율의 단일 결합, 작은 질량, 고 점도와 작은 레이놀즈 수를 갖는 임의의 적절한 분자가 대안적으로 활용될 수 있다. 또한, 메틸기(-CH3), 에틸 기(-C2H5), 이소프로필기(-C3H7) 등과 같은 하나 이상의 기능기(functional groups)는 고리 구조의 측면에 연결될 수 있다. 여기서 설명된 이러한 포로젠 및 모든 다른 적절한 포로젠은 실시예들의 범위 내에 포함된다고 전히 의도된다.
전구체층이 매트릭스 물질 내에 분산된 포로젠으로 형성된 후에, 포로젠은 매트릭스 물질 내에 다공을 형성하도록 매트릭스 물질로부터 제거될 수 있다. 포로젠의 제거는 포로젠 물질을 분해하여 증발시킬수 있는 어닐링 프로세스에 의해 수행될 수 있는데, 이러한 프로세스에 의해 포로젠 물질이 확산되고, 매트릭스 물질을 이탈하는 것을 가능하게 해서, 구조적으로 본래의(intact) 다공성 유전체 물질 뒤에 제2 유전체층(301)으로서 남겨 두게 한다. 약 10초에서 약 600초 사이 동안, 예를 들면, 약 200초 동안, 약 200 ℃에서 약 500 ℃ 사이의, 예를 들면, 약 400 ℃의 어닐링이 활용될 수 있다.
하지만, 당업자가 인정하는 것처럼, 위에서 설명된 열 프로세스는 제2 유전체층(301)을 형성하도록 매트릭스 물질로부터 포로젠을 제거하기 위해 활용될 수 있는 유일한 방법은 아니다. 포로젠을 분해하도록 자외선 방사로 포로젠을 조사하는 프로세스, 또는 포로젠을 분해하도록 마이크로웨이브를 활용하는 프로세스와 같은 다른 적절한 프로세스가 대안적으로 활용될 수 있다. 포로젠의 전부 또는 일부분을 제거하기 위한 이러한 프로세스 및 임의의 다른 적절한 프로세스가 실시예들의 범위 내에 포함되는 것이 완전히 의도된다.
도 4는 제2 유전체층(301)을 형성하도록 활용될 수 있는 가스 분배 시스템(400)을 묘사한다. 가스 분배 시스템(400)은 챔버(401), 가스 입력 영역(403), 및 제어기(405)를 포함할 수 있다. 챔버(401)는 진공을 유지하고, 기판(101){그리고 제1 CESL(201)과 제1 유전체층(203)과 같은 상부 층들}을 플래튼(platen)(407) 상에서 유지시키며, 배기 포트(409)를 통해 가스를 배기할 수 있다. 또한, 샤워헤드(411)는 챔버(401) 내에 배치된다. 샤워헤드(411)는 가스를 샤워헤드(411)에 공급하는 가스 입력 영역(413)에 연결될 수 있다. 샤워헤드(411)는 가스 파이프(415)를 통해 가스 입력 영역(403)으로부터 동시에 다수의 가스들을 수용할 수 있다. 메커니즘(417)은 기판(101)을 구조적으로 지지, 가열, 및 회전시키도록 배치될 수 있다. 또 다른 실시예에서, 챔버(401)는 다수의 작업 부재(work piece)를 유지하도록 구성될 수 있다.
가스 입력 영역(403)은 예를 들면, 소스 가스 병(bottle), 대안적 가스 소스, 외부 가스 분배 영역에 연결된 밸브 시스템 등과 같이 가스 분배 시스템(400)의 내부에 있을 수 있다. 대안적으로, 가스 입력 영역(403)은 가스 분배 시스템(400)의 외부에 있을 수 있다. 어느 경우에든, 다수의 가스들은 샤워헤드(411)에 동시에 입력될 수 있고, 샤워헤드(411)를 통해 챔버(401)에 동시에 전달될 수 있다.
제어기(405)는 가스 분배 시스템(400)의 내부 또는 외부에 있는 컴퓨터를 포함하는, 임의의 적절한 마이크로프로세서 유닛일 수 있다. 제어기(405)는 연결부(419)를 통해 샤워헤드(411)로의 가스의 흐름을 제어할수 있다. 또한, 제어기(405)는 기판(101)의 온도, 기판(101)의 회전, 챔버(401)의 진공 및/또는 펌핑 등을 연결부(421)를 통해 제어할 수 있다.
실시예에서, 제어기(405)는 매트릭스 전구체와 포로젠을 동시에 챔버(401)에 도입하도록 가스 입력 영역(403)을 제어한다. 예를 들면, 전구체 층을 형성하도록, 매트릭스 전구체가 약 100 mg/분에서 약 4000 mg/분 사이의 속도로, 예를 들면, 약 2000 mg/분의 속도로 도입될 수 있는 한편, 포로젠은 약 100 W에서 약 2000 W 사이의 RF 파워로, 예를 들면, 약 800 W의 RF 파워로 약 500 mg/분에서 약 5000 mg/분 사이의 속도로, 예를 들면, 약 2000 mg/분의 속도로 도입될 수 있다. 또한, 산소는 약 50 sccm에서 약 1000 sccm 사이의 유속으로, 예를 들면, 약 200 sccm의 유속으로 도입될 수 있다. 또한, 위에서 설명된 포로젠을 활용함으로써, 매트릭스 전구체와 포로젠의 유속들은 {초기에 단지 매트릭스 물질만의 더 느린 유속으로 시작해서, 그런후에 느린 유속으로 포로젠을 도입하고, 그런후에 큰 분량의(a bulk of) 물질을 얻도록 램핑 업(ramping up)하는 대신에}전구체층의 형성 내내 일정한 유속으로 도입될 수 있다. 전구체층을 형성하도록 매트릭스 전구체와 포로젠은 제1 유전체층(203)상에 공증착된다. 위에서 설명된 것과 같은 높은 비율의 단일 결합들을 가진 고리형, 비 방향족, 작은 질량, 고점도, 작은 레이놀즈 수의 분자를 활용하는 실시예에서, 포로젠은 매트릭스 물질 내에서 보다 고르게 분산될 수 있어서, 보다 일정한 유전 상수를 야기하며, 포로젠은 교차-연결시키기에 더 용이하고, 제조 프로세스 내에 통합하기에 더 용이할 수 있다.
도 5는 제2 유전체층(301), 제1 유전체층(203)과 제1 CESL(201)을 통한 상호연결부(501)의 형성을 묘사한다. 상호연결부(501)는 하부 금속화층(105)에 전기적 연결을 제공하도록 활용될 수 있고, 도 5에서 묘사된 것처럼, 동일 프로세스에서 형성된 비아(503)와 트렌치(505) 모두를 포함하는 이중 다마신 구성에서 형성될 수 있다. 하지만, 당업자가 인정하는 것처럼, 이중 다마신 구성은 상호연결부(501)를 형성하도록 활용될 수 있는 유일한 구성은 아니고, 단일 다마신 구성과 같은 다른 구성 또는 임의의 다른 적절한 형성 방법이 대안적으로 활용될 수 있다.
실시예에서, 비아(503)와 트렌치(505)는 초기에 두 단계 에칭 프로세스를 이용해서 형성될 수 있다. 초기 제1 마스크(미도시)는 비아의 패턴을 정의하도록 적용될 수 있고, 에칭 프로세스는 약 1500 Å에서 약 300 Å 사이의 깊이로, 예를 들면, 약 650 Å의 깊이로 비아(503)의 패턴을 제2 유전체층(301)으로 에칭하기 위해 수행될 수 있다. 마스크는 예를 들면, 도포되고, 패터닝되고, 노출되고 현상되는 포토레지스트 물질일 수 있다. 다른 유형들의 마스크들이 이용될 수있다.
비아(503)의 패턴이 제2 유전체층(301)에서 형성된 후에, 제2 마스크(또한 미도시)는 트렌치(505)의 패턴을 정의하도록 제1 마스크와 동일한 방식으로 적용될 수 있다. 그런 후에, 제2 에칭 프로세스는 제2 유전체층 (301)을 통해, 제1 유전체층(203)을 통해, 그리고 제1 CESL(201)을 통해 남은 길이만큼 비아(503)의 패턴을 에칭하여, 하부 금속화층(105)을 노출시키고, 이에 따라 비아(503)를 위한 개구를 형성할 수 있다. 제2 에칭 프로세스는 제2 유전체층(301)의 안으로 트렌치(505)를 위한 개구를 동시에 형성할 수 있다. 그런 다음에, 임의의 남아있는 포토레지스트 물질이 제거될 수 있다.
비아(503)와 트렌치(505)를 위한 개구가 형성된 후에, 개구는 장벽/부착층(507)과 전도성 물질(509)로 채워질수 있다. 장벽/부착층(507)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등과 같은 전도성 물질들의 하나 이상의 층들로 형성될 수 있다. 실시예에서, 장벽/부착층(507)은 PVD 기술에 의해 증착된 탄탈 질화물의 얇은 층과 탄탈륨의 얇은 층으로 형성될 수 있다. 실시예에서, 탄탈 질화물과 탄탈층의 결합된 두께는 약 50 Å 내지 약 500 Å이다.
비아(503)와 트렌치(505)를 위한 개구를 채우기 위해 이용되는 전도성 물질(509)은 예를 들면 구리일 수 있다. 비아(503)와 트렌치(505)를 위한 개구는 예를 들면, 시드층(미도시)을 먼저 증착하고, 그런 다음 비아(503)와 트렌치(505)를 위한 개구를 전도성 물질로(509) 채우고, 과충진할 때까지, 전도성 물질(509)을 시드층상으로 전기도금함으로써 채워질 수 있다. 전도성 물질(509)은 금속, 원소 금속, 전이 금속 등을 대안적으로 포함할 수 있다.
일단 전도성 물질(509)이 비아(503)와 트렌치(505)를 위한 개구를 채웠다면, 장벽/부착층(507)과 전도성 물질(509)은 제2 유전체층(301)과 평평하게 될 수 있다. 평평화 프로세스는 예를 들면, 전도성 물질(509)과 장벽/부착층(507)이 제2 유전체층(301)과 평평하게 될 때까지 전도성 물질(509)과 장벽/부착층(507)을 제거하도록, 화학적으로 반응하고, 기계적으로 연삭하는 화학적 기계적 폴리시(polish)일 수 있다. 실시예에서, 평평화 프로세스가 완료되면, 트랜치(505)는 약 1500 Å에서 약 300 Å 사이의 거리만큼, 예를 들면, 약 650 Å 거리만큼 제2 유전체층으로 확장될수 있으며, 한편 비아(503)는 약 1500 Å에서 약 300 Å 사이의 거리만큼, 예를 들면, 약 650 Å 거리만큼 트렌치(505) 아래로 확장할 수 있다.
도 6은 선택적 버퍼층(601)이 제2 유전체층(301)의 형성 이전에 제1 유전체층(203)상에 형성될 수 있는 또 다른 구현을 묘사한다. 버퍼층(601)은 제2 유전체층(301)과 동일한 프로세스와 전구체를 이용해(예, DEMS와 사이클로옥탄을 이용한 PECVD)제조될 수 있지만, 버퍼층(601)과 하부 제1 유전체층(203) 사이의 부착을 증진하도록 증착 파라미터를 수정할 수 있다. 예를 들면, 포로젠의 유속은 제2 유전체층(301)을 위해서보다(도 3과 4에 대해 앞에서 설명됨) 버퍼층(601)을 위해 더 작을 수 있다.
실시예에서, 버퍼층(601)을 위한 포로젠의 유속은 약 100 mg/분에서 약 4000 mg/분 사이, 예를 들면 약 2000 mg/분일 수 있는 한편으로, 매트릭스 물질을 위한 전구체는 약 5000 mg/분 미만, 예를 들면 약 1000 mg/분일 수 있다. 또한, 산소는 약 50 sccm에서 약 1000 sccm 사이의 유속, 예를 들면 약 200 sccm의 유속으로 도입될 수 있거나, RF 파워는 약 100 W에서 약 2000 W 사이, 예를 들면 약 800 W로 조정되어 버퍼층(601)을 형성할 수 있다.
증착 파라미터들을 조정함으로써, 버퍼층(601)을 위한 유전체 물질의 부착은 제2 유전체층(301)을 제1 유전체층(203)으로 부착하는 것을 돕도록 증대될 수 있다. 또한, 제2 유전체층과 동일한 재료를 이용함으로써, 버퍼층(601)은 버퍼층(601)의 유전 상수와 제2 유전체층(301)의 유전 상수 사이의 작은 차이만을 볼 수 있고, 따라서 반도체 장치(100)의 전체 유전 상수에 대해 최소한의 효과를 가지고 부착을 향상시키는데 도움이 된다. 버퍼층(601)의 두께는 약 10 Å에서 약 500 Å 사이, 예를 들면, 약 150 Å일 수 있다.
높은 비율의 단일 결합을 갖는, 주기적, 비 방향족, 작은 질량, 고점도, 작은 레이놀즈 수의 분자를 포로젠으로서 활용함으로서, 제2 유전체층(301)은 2.6 이하와 같은 낮은 유전 상수를 가질 수 있는 한편, 2 GPa 이상의 경도와 약 14 GPa보다 큰 영율을 유지한다. 이러한 특성은 더 쉬운 프로세스 통합과, 제2 유전체층(301) 내에서 다공의 보다 고른 분산을 갖는 낮은 유전 상수를 가능케 한다. 이런 특성은 또한 제조 프로세스를 복잡하게 하지 않고 제2 유전체층(301)이 상호연결부(501)와 다른 구조를 더 잘 분리시키게 하여, 예를 들면 20 나노미터 기술 노드와 같은 28 나노미터 기술 노드 이하 및 그 이상으로 반도체 장치의 소형화를 돕는다.
실시예에 따라, 제1 물질을 기판위에 형성하는 단계를 포함하는 반도체 장치를 제조하기 위한 방법이 제공된다. 제2 물질은 제1 물질내에 형성되고, 제2 물질은 약 80%보다 높은 단일 결합 비율을 갖는 유기 고리 구조를 포함하는 포로젠이다.
또 다른 실시예에 따라, 매트릭스 물질과 포로젠을 기판위에 공증착함으로써 전구체층을 형성하는 단계를 포함하는, 반도체 장치를 제조하기 위한 방법이 제공된다. 포로젠은 유기 분자를 포함하고, 이 유기 분자는 탄소 고리 구조이고, 15개 미만의 탄소 원자들을 가지며, 탄소 원자들 각각 간의 결합은 단지 단일 결합이다. 전구체층으로부터 포로젠을 제거함으로서 제1 유전체층이 전구체층으로부터 형성된다.
또 다른 실시예에 따라, 기판을 포함하는 반도체 장치가 제공된다. 유전체층은 기판위에 배치되며, 유전체층은 적어도 2 GPa의 경도와 약 2.6 미만의 k-값을 갖는다.
본 발명과, 이에 관한 이점들을 자세하게 설명하였지만, 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 예를 들면, 포로젠을 위해 활용되는 정확한 화학 물질은 여기에 제시된 예증적인 실시예와는 상이할 수 있다. 또한, 실시예들의 범위내에 여전히 있으면서 제2 유전체층을 형성하기 위해 다른 프로세스들이 활용될 수 있다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제품, 구성을 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 한다.
100 : 반도체 장치
101 : 기판
103 : 능동 장치
105 : 금속화층
107 : 접촉부

Claims (13)

  1. 반도체 장치를 제조하기 위한 방법에 있어서,
    기판 위에 제1 물질을 형성하는 단계와;
    상기 제1 물질 내에 제2 물질을 형성하는 단계를
    포함하고,
    상기 제2 물질은 약 80%보다 큰 단일 결합율을 갖는 유기 고리 구조체를 포함하는 포로젠인 것인, 반도체 장치를 제조하기 위한 방법.
  2. 제1항에 있어서, 낮은 k의 유전체층을 형성하도록 상기 포로젠의 적어도 일부분을 제거하는 단계를 더 포함하는, 반도체 장치를 제조하기 위한 방법.
  3. 제2항에 있어서,
    상기 낮은 k 유전체층 내에 개구를 형성하는 단계와;
    상기 개구를 전도 물질로 채우는 단계를
    더 포함하는, 반도체 장치를 제조하기 위한 방법.
  4. 제1항에 있어서, 상기 방법은 상기 제1 물질을 형성하는 단계 이전에 상기 기판 위에 버퍼층을 형성하는 단계를 더 포함하고, 상기 기판 위에 제1 물질을 형성하는 단계는 상기 버퍼층상에 직접적으로 상기 제1 물질을 형성하고, 상기 버퍼층과 상기 제1 물질은 동일한 화합물을 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  5. 제4항에 있어서, 상기 방법은 상기 버퍼층을 형성하는 단계 이전에 상기 기판위에 유전체층을 형성하는 단계를 더 포함하고, 상기 버퍼층을 형성하는 단계는 상기 유전체층상에 직접적으로 상기 버퍼층을 형성하는 것인, 반도체 장치를 제조하기 위한 방법.
  6. 제1항에 있어서, 상기 제2 물질을 형성하는 단계는 상기 제2 물질의 형성 기간 전체에 걸쳐 일정한 유속으로 상기 포로젠을 도입하는 단계를 더 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  7. 제6항에 있어서, 상기 제1 물질을 형성하는 단계는 상기 제1 물질의 형성 기간 전체에 걸쳐 일정한 유속으로 상기 제1 물질을 도입하는 단계를 더 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  8. 반도체 장치를 제조하기 위한 방법에 있어서,
    매트릭스 물질과 포로젠을 공증착함으로써 전구체층을 형성하는 단계로서, 상기 포로젠은 유기 분자를 포함하고, 유기 분자는 탄소 고리 구조체와 15개 미만의 탄소 원자들을 포함하고, 각 탄소 원자간의 결합(bond)은 단지 단일 결합인 것인, 전구체층 형성 단계와;
    상기 전구체층으로부터 상기 포로젠을 제거함으로써 상기 전구체층으로부터 제1 유전체층을 형성하는 단계를
    포함하는, 반도체 장치를 제조하기 위한 방법.
  9. 제8항에 있어서, 상기 방법은 상기 매트릭스 물질과 상기 포로젠을 공증착하는 단계 이전에 상기 기판 위에 제2 유전체층을 형성하는 단계를 더 포함하고, 상기 매트릭스 물질과 상기 포로젠을 공증착하는 단계는 상기 제2 유전체층과 물리적으로 접촉하는 상기 매트릭스 물질과 상기 포로젠을 공증착하는 것인, 반도체 장치를 제조하기 위한 방법.
  10. 제9항에 있어서, 상기 방법은 상기 제2 유전체층을 형성하는 단계 이전에 상기 기판위에 접촉 에칭 정지층을 형성하는 단계를 더 포함하고, 상기 제2 유전체층을 형성하는 단계는 상기 접촉 에칭 정지층과 물리적으로 접촉하는 제2 유전체층을 형성하는 것인, 반도체 장치를 제조하기 위한 방법.
  11. 제9항에 있어서, 상기 전구체층을 형성하는 단계는 상기 전구체층을 형성하는 기간 전체에 걸쳐 일정한 유속으로 상기 포로젠과 상기 매트릭스 물질을 도입하는 단계를 더 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  12. 반도체 장치에 있어서,
    기판과;
    상기 기판 위에서 적어도 2 GPa의 경도와 약 2.6 미만의 k-값을 갖는 유전체층을
    포함하는, 반도체 장치.
  13. 제12항에 있어서, 상기 유전체층은 약 14 GPa보다 큰 영율(Young's modulus)을 갖는 것인, 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170001542A (ko) * 2015-06-26 2017-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 제조에서 포로겐 결합된 갭 충전 재료

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941214B2 (en) * 2013-08-15 2018-04-10 Taiwan Semiconductor Manufacturing Company Semiconductor devices, methods of manufacture thereof, and inter-metal dielectric (IMD) structures
WO2016060753A1 (en) * 2014-10-15 2016-04-21 Applied Materials, Inc. Multi-layer dielectric stack for plasma damage protection
US10312075B2 (en) 2015-09-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Treatment system and method
US10950426B2 (en) * 2018-08-14 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric layer, interconnection structure using the same, and manufacturing method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472306B1 (en) * 2000-09-05 2002-10-29 Industrial Technology Research Institute Method of forming a dual damascene opening using CVD Low-K material and spin-on-polymer
US6451712B1 (en) 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6783862B2 (en) 2001-12-13 2004-08-31 International Business Machines Corporation Toughness, adhesion and smooth metal lines of porous low k dielectric interconnect structures
IL162436A0 (en) 2001-12-13 2005-11-20 Ibm Porous low k dielectric interconnect structures
US20080268177A1 (en) 2002-05-17 2008-10-30 Air Products And Chemicals, Inc. Porogens, Porogenated Precursors and Methods for Using the Same to Provide Porous Organosilica Glass Films with Low Dielectric Constants
TWI240959B (en) 2003-03-04 2005-10-01 Air Prod & Chem Mechanical enhancement of dense and porous organosilicate materials by UV exposure
US20050035455A1 (en) 2003-08-14 2005-02-17 Chenming Hu Device with low-k dielectric in close proximity thereto and its method of fabrication
TW200512926A (en) * 2003-09-18 2005-04-01 Semiconductor Leading Edge Tec Method of manufacturing semiconductor device
US9659769B1 (en) * 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7892985B1 (en) 2005-11-15 2011-02-22 Novellus Systems, Inc. Method for porogen removal and mechanical strength enhancement of low-k carbon doped silicon oxide using low thermal budget microwave curing
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
US7429542B2 (en) * 2006-04-14 2008-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. UV treatment for low-k dielectric layer in damascene structure
US7816256B2 (en) * 2006-07-17 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving the reliability of interconnect structures and resulting structure
US7670924B2 (en) 2007-01-29 2010-03-02 Applied Materials, Inc. Air gap integration scheme
US7989033B2 (en) 2007-07-12 2011-08-02 Applied Materials, Inc. Silicon precursors to make ultra low-K films with high mechanical properties by plasma enhanced chemical vapor deposition
US8736014B2 (en) * 2008-11-14 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High mechanical strength additives for porous ultra low-k material
JP2010287831A (ja) * 2009-06-15 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法
US7964966B2 (en) * 2009-06-30 2011-06-21 International Business Machines Corporation Via gouged interconnect structure and method of fabricating same
US8491962B2 (en) * 2010-04-02 2013-07-23 National Taiwan University Method for manufacturing a low-k layer
US20120121823A1 (en) * 2010-11-12 2012-05-17 Applied Materials, Inc. Process for lowering adhesion layer thickness and improving damage resistance for thin ultra low-k dielectric film

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170001542A (ko) * 2015-06-26 2017-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 제조에서 포로겐 결합된 갭 충전 재료
US9941157B2 (en) 2015-06-26 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Porogen bonded gap filling material in semiconductor manufacturing
US10867922B2 (en) 2015-06-26 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Porogen bonded gap filling material in semiconductor manufacturing
US11658120B2 (en) 2015-06-26 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Porogen bonded gap filling material in semiconductor manufacturing
US11984316B2 (en) 2015-06-26 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Porogen bonded gap filling material in semiconductor manufacturing

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