TW201306142A - 具有保護層的半導體封裝及其製作方法 - Google Patents

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Abstract

一種半導體封裝，包括一載體、一晶片、多條銲線、一封裝膠體以及一保護層。載體具有多個第一引腳及至少一第二引腳。每一第一引腳具有一第一內引腳部及一第一外引腳部。第二引腳具有一第二內引腳部、一第二外引腳部及一延伸部。晶片配置於載體上。銲線配置於晶片、第一內引腳部及延伸部之間。封裝膠體包覆晶片、銲線、第一內引腳部、第二內引腳部與延伸部，並暴露出延伸部的一下表面。第一外引腳部與第二外引腳部突出封裝膠體的一下表面。保護層覆蓋封裝膠體的下表面及延伸部的下表面。

Description

具有保護層的半導體封裝及其製作方法
本發明是有關於一種半導體封裝及其製作方法，且特別是有關於一種四方扁平無引腳(Quad Flat No Lead,QFN)封裝及其製作方法。
半導體封裝技術包含有許多封裝形態，其中屬於四方扁平封裝系列的四方扁平無引腳封裝具有較短的訊號傳遞路徑及相對較快的訊號傳遞速度，因此四方扁平無引腳封裝適用於高頻傳輸(例如射頻頻帶)之晶片封裝，且為低腳位(low pin count)封裝型態的主流之一。
在四方扁平無引腳封裝的製作方法中，先將多個晶片配置於引腳框架(leadframe)上。接著，藉由多條銲線使這些晶片電性連接至引腳框架。之後，藉由封裝膠體來包覆部份引腳框架、這些銲線以及這些晶片。然後，藉由切割(punching)或鋸切(sawing)單體化上述結構而得到多個四方扁平無引腳封裝。最後，提供一已塗佈有錫膏的印刷電路板，藉由表面黏著技術(surface mounting technology，SMT)將所得到的四方扁平無引腳封裝焊接至印刷電路板。
然而，由於封裝膠體並非完全包覆引腳框架，因此暴露於封裝膠體外的引腳框架易產生氧化現象。再者，在形成封裝膠體的過程中，封裝膠體與引腳框架接觸的接合處容易產生不密合及空隙，以致於濕氣很快地由此處滲入封裝結構中，進而降低整體四方扁平無引腳封裝的可靠度以及使用壽命。因此，如何有效提升四方扁平無引腳封裝整體的可靠度便成為是前業界亟欲解決的重要課題之一。
本發明提供一種半導體封裝及其製作方法，具有較佳的結構可靠度。
本發明提出一種半導體封裝，包括一載體、一晶片、多條銲線、一封裝膠體以及一保護層。載體具有多個第一引腳及至少一第二引腳。每一第一引腳具有一第一內引腳部及一第一外引腳部。第二引腳具有一第二內引腳部、一第二外引腳及一延伸部。晶片配置於載體上。這些銲線配置於晶片、這些第一內引腳部與延伸部之間。封裝膠體包覆晶片、這些銲線、這些第一內引腳部、第二內引腳部與延伸部，並暴露出延伸部的一下表面。這些第一外引腳部及第二外引腳部突出封裝膠體的一下表面。保護層覆蓋封裝膠體的下表面及延伸部的下表面。
本發明還提出一種半導體封裝的製作方法，其包括下述步驟。提供一封裝單元。封裝單元包括一載體、一晶片、多條銲線及一封裝膠體。載體具有多個第一引腳及至少一第二引腳。每一第一引腳具有一第一內引腳部及一第一外引腳部。第二引腳具有一第二內引腳部、一第二外引腳部及一延伸部。晶片配置於載體上。這些銲線配置於晶片、這些第一內引腳部與延伸部之間。封裝膠體包覆晶片、這些銲線、這些第一內引腳部、第二內引腳部與延伸部，並暴露出延伸部的一下表面。形成一保護層於封裝膠體的一下表面上。保護層覆蓋封裝膠體的下表面與延伸部的下表面。
本發明還提出一種半導體封裝，其包括一晶片座、至少一引腳、一晶片、一銲線、一封裝膠體以及一保護層。引腳鄰近晶片座，其中引腳具有一內引腳部、一外引腳部及一延伸部。晶片配置於晶片座上。銲線配置於晶片及延伸部之間。封裝膠體包覆晶片、晶片座、銲線、內引腳部與延伸部，並暴露出延伸部的一下表面，其中外引腳部突出封裝膠體的一下表面。保護層覆蓋延伸部的下表面。
基於上述，由於本發明之半導體封裝具有保護層，其中保護層覆蓋封裝膠體之下表面及這些銲球的至少部分，因此可藉由此保護層來提高封裝膠體與載體之間的結合力。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖1為本發明之一實施例之一種半導體封裝的剖面示意圖。半導體封裝100包括一封裝單元110、多個銲球120以及一保護層130。詳細來說，封裝單元110包括一載體112、一晶片114、多條銲線116以及一封裝膠體118。
載體112具有多個引腳113’、113”、113’’’及晶片座115，其中每一引腳113’(或引腳113”、113’’’)具有一內引腳部113a、一連接於內引腳部113a的外引腳部113b、一位於內引腳部113a上的內接合面113c、一位於外引腳部113b上的外接合面113d以及一連接外接合面113d的外傾斜面113e。內引腳部113a及外引腳部113b的側面具有一凹陷面(concave profiles)，其交會處形成一尖端，封裝膠體118包覆尖端以上的部份載體112，亦即是內引腳部113a。內引腳部113a之厚度係大於外引腳部113b之厚度，較佳為內引腳部113a之厚度約為外引腳部113b之厚度的1到4倍，亦即是內引腳部113a之厚度約為整體引腳厚度的50%到80%。
本實施例中引腳113’為一般式(normal type)、引腳113”為扇入式(fan-in type)以及引腳113’’’為扇出式(fan-out type)。其中扇入式引腳113”更包含一延伸部(extending portion)113f往外延伸，亦即往封裝周圍延伸。扇出式引腳113’’’更包含一延伸部113g往內延伸，亦即往晶片114延伸。
晶片114配置於載體112上，藉由一膠體(例如是銀膠或其他適當之膠材)117與晶片座115及引腳113"連接。於其他未繪示的實施中，載體112可不具有晶片座，晶片直接位於引腳113"上，在此並不加以限制晶片114的位置。
這些銲線116配置於晶片114與引腳113’、113”、113’’’之間，其中晶片114透過這些銲線116與這些引腳113’、113”、113’’’電性連接。於一般式引腳113’方面，銲線116與引腳113’的接點位於內引腳部113a上，而在這些扇入式引腳113”以及這些扇出式引腳113’’’方面，銲線116與引腳113”、113’’’的接點位於延伸部113f及113g上。
封裝膠體118包覆晶片114、這些銲線116與這些內引腳部113a，並暴露出這些外引腳部113b的外接合面113d及外傾斜面113e。此外，本實施例之封裝單元110可更包括一第一金屬鍍層119a以及一第二金屬鍍層119b，其中第一金屬鍍層119a配置於這些內接合面113c及晶片座115之上表面上，而第二金屬鍍層119b配置於這些外接合面113d及晶片座115之下表面上。第一金屬鍍層119a的材質係可選自於金(Au)、鈀(Pd)、錫(Sn)、銀(Ag)及其組合所構成之群組。第二金屬鍍層119b的材質可選擇相似或不同於第一金屬鍍層119a的材質。
這些銲球120分別配置於外引腳部113b的這些外接合面113d上，包覆第二金屬鍍層119b及外傾斜面113e。一個或多個銲球120亦可配置於晶片座115之下表面，完全包覆或部份包覆該下表面。
保護層130覆蓋封裝膠體118的一下表面118a、引腳延伸部113f及113g的下表面113h及113i及至少部分銲球120的表面。特別是，保護層130之下表面130s在銲球120之間呈現曲面或凹陷形狀，保護層130之厚度在靠近銲球120處比遠離銲球120處厚。保護層130的側面與封裝膠體118的側面共平面。此外，保護層130的材料例如是一松香樹脂(rosin resin)、助銲劑或一B階段(B-stage)特性的熱固性樹脂材料。
由於本實施例之半導體封裝100具有保護層130，其中保護層130覆蓋封裝膠體118之下表面118a及這些銲球120的至少部分，因此可藉由此保護層130來提高封裝膠體118與載體112之間的結合力。再者，由於保護層130亦會覆蓋這些暴露於這些銲球120與封裝膠體118之外的下表面113h及113i以避免氧化，因此可有效提高半導體封裝100的可靠度。
以下將配合圖1及圖2A至圖2C來詳細說明半導體封裝100的製作方法。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2A至圖2C為圖1之半導體封裝100之一實施例之一種形成銲球與保護層的剖面示意圖。為了方便說明起見，圖2A至圖2C所繪示的封裝單元110相對於圖1之封裝單元110而言是呈顛倒設置。
參考圖2A，首先，提供一包含多個封裝單元110(圖2A中僅示意地繪示一個)的封裝矩陣(a packaged matrix of the packaged units)110’。封裝單元包括一載體112、一晶片114、多條銲線116、一封裝膠體118、一第一金屬鍍層119a以及一第二金屬鍍層119b。載體112具有多個引腳113’、113”、113’’’。每一引腳113’(或引腳113”、113’’’)具有一內引腳部113a、一連接於內引腳部113a的外引腳部113b、一位於內引腳部113a上的內接合面113c、一位於外引腳部113b上的外接合面113d以及一連接外接合面113d的外傾斜面113e。晶片114配置於載體112上。這些銲線116配置於晶片114與這些引腳113’、113”、113’’’之間，其中晶片114透過這些銲線116與這些引腳113’、113”、113’’’電性連接。封裝膠體118包覆晶片114、這些銲線116與這些內引腳部113a，並暴露出這些外引腳部113b的外接合面113d及外傾斜面113e。第一金屬鍍層119a配置於這些內接合面113c及晶片座115之上表面上，而第二金屬鍍層119b配置於這些外接合面113d及晶片座115之下表面上。
參考圖2B，形成多個銲球120於這些外接合面113d上的第二金屬層119b上，其中這些銲球120包覆這些外接合面113d以及這些一般式引腳113’的這些外傾斜面113e，並暴露出這些扇入式引腳113”以及這些扇出式引腳113’’’的這些延伸部113f及113g的下表面113h及113i。多個銲球120的形成方法例如浸錫製程(dip soldering process)、錫膏印刷製程(solder printing process)或無電極電鍍製程。
請參考圖2C，在形成這些銲球120以後，將一保護材料130a分配(dispense)在封裝膠體118的一下表面118a、引腳延伸部113f及113g的下表面113h及113i上，而形成一保護層130圍繞這些銲球120並暴露出每一銲球120的部分。保護材料130a可採用例如是旋塗(spinning)、噴塗(spraying)或滾輪塗布(roller coating)方式塗布在封裝單元110的整體表面及銲球120的表面，由於保護材料130a之黏滯度控制在一定程度以下，故保護材料130a會受重力影響沉澱到封裝單元110表面的低處而暴露出每一銲球120的上部份(upper portion)。此時，保護層130覆蓋封裝膠體118的下表面118a、引腳延伸部113f及113g的下表面113h及113i及每一銲球120的至少部分。特別是，保護層130之下表面130s在銲球120之間呈現曲面或凹陷形狀，保護層130之厚度在靠近銲球120處比遠離銲球120處厚。於此，保護材料130a例如是一松香樹脂(rosin resin)、助銲劑。
最後，可採用例如是雷射或刀具，切割封裝矩陣110’及保護層130，以形成至少一半導體封裝100。
以下將利用多個實施例來說明形成這些銲球120與保護層130、130’製作步驟。
圖3A至圖3B為圖1之半導體封裝100之另一實施例之一種形成銲球與保護層之局部步驟的剖面示意圖。為了方便說明起見，圖3A至圖3B所繪示的封裝單元110相對於圖1之封裝單元110而言是呈顛倒設置。
請參考圖3A，本實施例形成這些銲球120與保護層130的製作步驟相似於上述實施例，其不同之處在於：於圖2B之形成這些銲球120於這些外接合面113d上的第二金屬層119b上之後，採用前述的方法塗佈一保護材料130a以覆蓋封裝矩陣110’的整體表面及這些銲球120的表面。
請參考圖3B，加熱保護材料130a使其黏滯度下降，之後保護材料130a會受重力影響沉澱到這些封裝單元110表面的低處以暴露出每一銲球120的部分，而形成保護層130覆蓋封裝膠體118的下表面118a、引腳延伸部113f及113g的下表面113h及113i及每一銲球120的至少部分。
最後，切割封裝矩陣110’及保護層130，以形成至少一半導體封裝100。
圖4A至圖4B為圖1之半導體封裝100之又一實施例之一種形成銲球與保護層之局部步驟的剖面示意圖。為了方便說明起見，圖4A至圖4B所繪示的封裝單元110相對於圖1之封裝單元110而言是呈顛倒設置。
請參考圖4A，本實施例形成這些銲球120與保護層130的製作步驟相似於上述實施例，其不同之處在於：於圖2A之提供包含多個封裝單元110的封裝矩陣110’之後，塗佈一保護材料130a以覆蓋第二金屬鍍層119b、這些外引腳部113b及其外傾斜面113e、引腳延伸部113f及113g下表面113h及113i以及封裝膠體118的下表面118a，其中保護材料130a為松香樹脂或助銲劑。
請參考圖4B，使用植球方式(ball attachment)將這些銲球120對應這些外引腳部113b設置在保護材料130a上，之後加熱保護材料130a使其黏滯度下降，這些銲球120受重力影響沉入保護材料130a中並與外引腳部113b接觸，持續加熱以使這些銲球120回流(reflow)並包覆第二金屬鍍層119b及外引腳部113b的外傾斜面113e，而形成保護層130圍繞這些銲球120並暴露出每一銲球120的部分。
最後，切割封裝矩陣110’及保護層130，以形成至少一半導體封裝100。
請參考圖5為本發明之再一實施例之半導體封裝之一種形成銲球與保護層之局部步驟的剖面示意圖。本實施例與上述實施例不同之處在於：於圖2A之提供包含多個封裝單元110的封裝矩陣110’之後，塗佈一保護材料130a以覆蓋第二金屬鍍層119b、這些外引腳部113b及其外傾斜面113e、引腳延伸部113f及113g的下表面113h及113i以及封裝膠體118的下表面118a，其中保護材料130a為松香樹脂或助銲劑。藉由控制保護材料130a之黏滯度在一定程度以下，或是加熱保護材料130a使其黏滯度下降，故保護材料130a會受重力影響沉澱到封裝單元110表面的低處而暴露出每一外引腳部113b的上部份(upper portion)。此時，保護層130覆蓋封裝膠體118的下表面118a、引腳延伸部113f及113g的下表面113h及113i及外接合面113d的部分外傾斜面113e。
最後，切割封裝矩陣110’及保護層130，以形成至少一半導體封裝200。
請參考圖6為本發明之再一實施例之半導體封裝之一種形成銲球與保護層之局部步驟的剖面示意圖。本實施例與上述實施例不同之處在於：於圖2B之形成這些銲球120於這些外接合面113d上的第二金屬層119b上之後，採用例如是旋塗、噴塗或滾輪塗布方式塗佈一A階段熱固性樹脂保護材料230a以覆蓋封裝單元110的整體表面及這些銲球120。之後再添加熟化製程使保護材料230a轉換成B階段熱固性樹脂材料形成保護層230覆蓋封裝膠體118的下表面118a、引腳延伸部113f及113g的下表面113h及113i及每一銲球120。其它的實施方式也可以採用例如是層壓(lamination)方式將已經是B階段保護材料230a覆蓋封裝單元110的整體表面及這些銲球120形成保護層230。
最後，切割封裝矩陣110’及保護層230，以形成至少一半導體封裝300。
請參考圖7A及圖7B為半導體封裝300接合至一電路板的剖面示意圖。將半導體封裝300定位至具有多個接合墊12的一電路板10上，其中這些接合墊12上可選擇地(optionally)配置有多個銲料14。接著，施加熱量及壓力於半導體封裝300的背面上，由於保護層230呈B階段特性可被加熱軟化，在受熱後暫時轉變至A階段，亦即呈現熱固性樹脂反應的早期階段，該材料仍可以熔融和溶解於溶劑或流體中，其外觀呈現液態。轉變至A階段的保護層230具有佳的可塑性，在壓力的作用下，其可流動地重新分佈而使銲球120可輕易地擠開呈A階段的保護層230然後接觸於這些銲料14，持續加熱以使這些銲球120與銲料14回流並包覆接合墊12，且保護層230會完全熟化至C階段，亦即是熱固性樹脂反應的最終階段，該材料不能熔融和溶解，其外觀呈現固態。至此完成半導體封裝300與電路板10的接合。
請參考圖8為本發明之再一實施例之半導體封裝之一種形成銲球與保護層之局部步驟的局部剖面示意圖。本實施例與上述實施例不同之處在於：於圖2A之提供包含多個封裝單元110的封裝矩陣110’之後，塗佈B階段熱固性樹脂保護材料230a覆蓋封裝矩陣110’的整體表面，以形成保護層230覆蓋第二金屬鍍層119b、這些外引腳部113b及其外傾斜面113e、引腳延伸部113f及113g的下表面113h及113i以及封裝膠體118的下表面118a。
最後，切割封裝矩陣110’及保護層230，以形成至少一半導體封裝400。
請參考圖9為圖8之半導體封裝400接合至一電路板的剖面示意圖。將半導體封裝400定位至具有多個接合墊12的一電路板10上，其中這些接合墊12上配置有多個銲料24。接著，施加熱量及壓力於半導體封裝400的背面上，由於保護層230在受熱後暫時轉變至A階段，保護層230具有佳的可塑性，在壓力的作用下，其可流動地重新分佈而使外引腳部113b可輕易地擠開呈A階段的保護層230然後接觸於這些銲料24，持續加熱以使這些銲料24回流並包覆第二金屬鍍層119b、外引腳部113b的外傾斜面113e及接合墊12，且保護層230會完全熟化至C階段。至此完成半導體封裝400與電路板10的接合。
請參考圖10為本發明之另一實施例之一種半導體封裝的剖面示意圖。半導體封裝500與前述半導體封裝100不同在於其晶片座115更包含一凹穴(cavity)115’，凹穴115’底部具有一平坦的中心部115”及環繞中心部115”的凹陷部(recess)115’’’。晶片114藉由一膠體117配置於凹穴115’的中心部115”。如此之結構配置可以減少半導體封裝500的整體厚度。保護層130覆蓋封裝膠體118的一下表面118a、扇出式引腳113'''延伸部113’的下表面113h及至少部分銲球120的表面，如此可提高封裝膠體118與載體112之間的結合力並且避免下表面113h的氧化，可有效提高半導體封裝500的可靠度。
請參考圖11為本發明之另一實施例之一種半導體封裝的剖面示意圖。半導體封裝600與前述半導體封裝300不同在於其晶片座115更包含一凹穴(cavity)115’，凹穴115’底部具有一平坦的中心部115”及環繞中心部115”的凹陷部(recess)115”。晶片114藉由一膠體117配置於凹穴115’的中心部115”。如此之結構配置可以減少半導體封裝600的整體厚度。保護層230覆蓋第二金屬鍍層119b、這些外引腳部113b及其外傾斜面113e、扇出式引腳113'''延伸部113f的下表面113h以及封裝膠體118的下表面118a，如此可提高封裝膠體118與載體112之間的結合力並且避免下表面113h的氧化，可有效提高半導體封裝600的可靠度。
請參考圖12為本發明之另一實施例之一種半導體封裝的剖面示意圖。半導體封裝700與前述半導體封裝200不同在於其晶片座115更包含一凹穴(cavity)115’，凹穴115’底部具有一平坦的中心部115”及環繞中心部115”的凹陷部(recess)115’’’。晶片114藉由一膠體117配置於凹穴115’的中心部115”。如此之結構配置可以減少半導體封裝700的整體厚度。保護層130覆蓋封裝膠體118的一下表面118a、扇出式引腳113'''延伸部113f的下表面113h及外接合面113d的部分外傾斜面113e，如此可提高封裝膠體118與載體112之間的結合力並且避免下表面113h的氧化，可有效提高半導體封裝700的可靠度。
綜上所述，由於本實施例之半導體封裝具有保護層，其中保護層覆蓋封裝膠體之下表面及這些銲球的至少部分，因此可藉由此保護層來提高封裝膠體與載體之間的結合力。再者，由於保護層亦會覆蓋這些暴露於這些銲球以及封裝膠體之外的外引腳部表面以避免氧化，因此可有效提高半導體封裝的結構可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．電路板
12．．．接合墊
14、24．．．銲料
100、200、300、400、500、600、700．．．半導體封裝
110．．．封裝單元
110’．．．封裝矩陣
112．．．載體
113’、113”、113’’’．．．引腳
113a．．．內引腳部
113b．．．外引腳部
113c．．．內接合面
113d．．．外接合面
113e．．．外傾斜面
113f、113g．．．延伸部
113h、113i．．．下表面
114．．．晶片
115．．．晶片座
115’．．．凹穴
115”．．．中心部
115’’’．．．凹陷部
116．．．銲線
117．．．膠體
118．．．封裝膠體
118a．．．下表面
119a．．．第一金屬鍍層
119b．．．第二金屬鍍層
120．．．銲球
130、130’、230．．．保護層
130a、130b．．．保護材料
130s．．．下表面
230a．．．A階段熱固性樹脂保護材料
圖1為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖2A至圖2C為圖1之半導體封裝之一實施例之一種形成銲球與保護層的剖面示意圖。
圖3A至圖3B為圖1之半導體封裝之另一實施例之一種形成銲球與保護層之局部步驟的剖面示意圖。
圖4A至圖4B為圖1之半導體封裝之又一實施例之一種形成銲球與保護層之局部步驟的剖面示意圖。
圖5為圖1之半導體封裝之再一實施例之一種形成銲球與保護層之局部步驟的剖面示意圖。
圖6為圖1之半導體封裝之再一實施例之一種形成銲球與保護層之局部步驟的剖面示意圖。
圖7A及圖7B為半導體封裝300接合至一電路板的剖面示意圖。
圖8為本發明之再一實施例之半導體封裝之一種形成銲球與保護層之局部步驟的局部剖面示意圖。
圖9為圖8之半導體封裝接合至一電路板的剖面示意圖。
圖10為本發明之另一實施例之一種半導體封裝的剖面示意圖。
圖11為本發明之另一實施例之一種半導體封裝的剖面示意圖。
圖12為本發明之另一實施例之一種半導體封裝的剖面示意圖。
100．．．半導體封裝
110．．．封裝單元
112．．．載體
113’、113”、113’’’．．．引腳
113a．．．內引腳部
113b．．．外引腳部
113c．．．內接合面
113d．．．外接合面
113e．．．外傾斜面
113f、113g．．．延伸部
113h、113i．．．下表面
114．．．晶片
115．．．晶片座
116．．．銲線
117．．．膠體
118．．．封裝膠體
118a．．．下表面
119a．．．第一金屬鍍層
119b．．．第二金屬鍍層
120．．．銲球
130．．．保護層
130s．．．下表面

Claims (20)

  1. 一種半導體封裝，包括：一載體，具有多個第一引腳及至少一第二引腳，其中各該第一引腳具有一第一內引腳部及一第一外引腳部，該第二引腳具有一第二內引腳部、一第二外引腳部及一延伸部；一晶片，配置於該載體上；多條銲線，配置於該晶片、該些第一內引腳部及該延伸部之間；一封裝膠體，包覆該晶片、該些銲線、該些第一內引腳部、該第二內引腳部與該延伸部，並暴露出該延伸部的一下表面，其中該些第一外引腳部及第二外引腳部突出該封裝膠體的一下表面；以及一保護層，覆蓋該封裝膠體的該下表面及該延伸部的該下表面。
  2. 如申請專利範圍第1項所述之半導體封裝，更包括多個銲球，分別配置於該些第一外引腳部與第二外引腳部上，其中該保護層覆蓋部分該些銲球。
  3. 如申請專利範圍第1項所述之半導體封裝，其中該保護層的一下表面在該些第一外引腳部之間呈現曲面或凹陷形狀。
  4. 如申請專利範圍第1項所述之半導體封裝，其中該保護層的材料包括一松香樹脂或一助銲劑。
  5. 如申請專利範圍第1項所述之半導體封裝，其中該保護層覆蓋第一外引腳部與第二外引腳部。
  6. 如申請專利範圍第5項所述之半導體封裝，其中該保護層的材料包括B階段熱固性樹脂。
  7. 如申請專利範圍第1項所述之半導體封裝，其中該封裝單元更包括：一第一金屬鍍層，配置於該些第一及第二內引腳部上；以及一第二金屬鍍層，配置於該些第一及第二外引腳部上，其中該保護層完全暴露出該第二金屬鍍層。
  8. 如申請專利範圍第1項所述之半導體封裝，其中該晶片位於第二內引腳部上。
  9. 如申請專利範圍第1項所述之半導體封裝，其中該載體更包括一晶片座，其中該晶片透過一膠體與該晶片座連接。
  10. 如申請專利範圍第9項所述之半導體封裝，其中該晶片座更包括一凹穴，其中該晶片設置在該凹穴中央。
  11. 如申請專利範圍第10項所述之半導體封裝，其中該凹穴更包括一凹陷部，其中凹陷部環繞該晶片。
  12. 如申請專利範圍第1項所述之半導體封裝，其中該第一內引腳部的厚度大於該第一外引腳部的厚度。
  13. 一種半導體封裝的製作方法，包括：提供一封裝單元，該封裝單元包括一載體、一晶片、多條銲線及一封裝膠體，其中該載體具有具有多個第一引腳及至少一第二引腳，其中各該第一引腳具有一第一內引腳部及一第一外引腳部，該第二引腳具有一第二內引腳部、一第二外引腳部及一延伸部，該晶片配置於該載體上，該些銲線配置於該晶片、該些第一內引腳部及該延伸部之間，該封裝膠體包覆該晶片、該些銲線、該些第一內引腳部、該第二內引腳部與該延伸部，並暴露出該延伸部的一下表面；以及形成一保護層於該封裝膠體的一下表面上，其中該保護層覆蓋該封裝膠體的該下表面及該延伸部的該下表面。
  14. 如申請專利範圍第13項所述之半導體封裝的製作方法，更包括：在形成該保護層以前，形成多個銲球於該些第一外引腳部上。
  15. 如申請專利範圍第14項所述之半導體封裝的製作方法，其中形成該保護層的步驟，包括：在形成該些銲球以後，塗佈一保護材料以覆蓋該些銲球以及該封裝膠體的該下表面；以及加熱該保護材料，以暴露出各該銲球的部分，而形成該保護層。
  16. 如申請專利範圍第13項所述之半導體封裝的製作方法，更包括：塗佈一保護材料以覆蓋該些第一外引腳部、該封裝膠體的該下表面及該延伸部的該下表面；設置多個銲球於該保護材料上，其中該些銲球對應該些第一外引腳部；以及加熱該保護材料及該些銲球，以使該些銲球直接接觸該些第一外引腳部，而形成該保護層圍繞該些銲球並暴露出各該銲球的部分。
  17. 一種半導體封裝，包括：一晶片座至少一引腳，鄰近該晶片座，其中該引腳具有一內引腳部、一外引腳部及一延伸部；一晶片，配置於該晶片座上；一銲線，配置於該晶片及該延伸部之間；一封裝膠體，包覆該晶片、該晶片座、該銲線、該內引腳部與該延伸部，並暴露出該延伸部的一下表面，其中該外引腳部突出該封裝膠體的一下表面；以及一保護層，覆蓋該延伸部的該下表面。
  18. 如申請專利範圍第17項所述之半導體封裝，其中該內引腳部配置在該晶片下方。
  19. 如申請專利範圍第18項所述之半導體封裝，更包括：至少一第二引腳，鄰近該晶片座，其中該第二引腳具有一第二內引腳部、一第二外引腳部及一第二延伸部，其中該第二內引腳部配置在該晶片側方，該第二延伸部朝晶片延伸；以及至少一第二銲線，配置於該晶片及該第二延伸部之間；其中，該封裝膠體包覆該第二內引腳部並暴露出該第二延伸部的一下表面，該第二外引腳部突出該封裝膠體的該下表面，且該保護層覆蓋該第二延伸部的該下表面。
  20. 如申請專利範圍第17項所述之半導體封裝，更包括：一銲球，配置於晶片座之下表面，部份包覆該下表面。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI562255B (en) * 2015-05-04 2016-12-11 Chipmos Technologies Inc Chip package structure and manufacturing method thereof
CN106601692A (zh) * 2015-10-16 2017-04-26 三星电子株式会社 半导体封装件、制造该半导体封装件的方法及半导体模块
TWI689070B (zh) * 2015-03-03 2020-03-21 美商艾馬克科技公司 電子封裝結構

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608536B2 (ja) * 2001-08-08 2005-01-12 松下電器産業株式会社 電子部品実装方法
JP2003188333A (ja) * 2001-12-18 2003-07-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TWI370528B (en) * 2007-11-16 2012-08-11 Advanced Semiconductor Eng Chip package structure and method of fabricating the same
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
CN101944520B (zh) * 2010-09-26 2012-06-27 日月光半导体制造股份有限公司 半导体封装结构与半导体封装工艺

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689070B (zh) * 2015-03-03 2020-03-21 美商艾馬克科技公司 電子封裝結構
US11011455B2 (en) 2015-03-03 2021-05-18 Amkor Technology Singapore Holding Pte. Ltd. Electronic package structure with improved board level reliability
TWI761773B (zh) * 2015-03-03 2022-04-21 美商艾馬克科技公司 電子封裝結構
TWI562255B (en) * 2015-05-04 2016-12-11 Chipmos Technologies Inc Chip package structure and manufacturing method thereof
CN106601692A (zh) * 2015-10-16 2017-04-26 三星电子株式会社 半导体封装件、制造该半导体封装件的方法及半导体模块
CN106601692B (zh) * 2015-10-16 2021-11-23 三星电子株式会社 半导体封装件、制造该半导体封装件的方法及半导体模块

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