TW201301288A - 記憶體陣列的抹除方法 - Google Patents

Abstract

一種記憶體陣列的抹除方法，此記憶體陣列包括多個記憶胞串，每個記憶胞串包括連接至多數字元線的多個記憶胞。此記憶體陣列的抹除方法包括下列步驟。提供第一電壓至記憶體陣列的基底。提供第二電壓至選定記憶胞之一字元線，並提供多個導通電壓至其餘的字元線。以及，分別提供第三電壓與第四電壓至選定記憶胞的第一源極/汲極區與第二源極/汲極區，以利用帶對帶熱電洞注入法來抹除選定記憶胞，其中第三電壓不等於第四電壓。

Description

記憶體陣列的抹除方法

本發明是有關於一種記憶體陣列的操作方法，且特別是有關於一種在記憶體陣列中針對選定記憶胞的抹除方法。

半導體記憶體可分為揮發性記憶體與非揮發性記憶體，而非揮發性記憶體即使在電源關閉時也能夠儲存資料，例如快閃記憶體( Flash Memory)。快閃記憶體現已經發展為高密度儲存的應用，像是數位相機的記憶卡、MP播放器的記憶體、以及通用序列匯流排(USB)的記憶裝置。另外，快閃記憶體的應用也延伸到個人電腦的儲存裝置上，像是固態硬碟(SSD)。因此，對於快閃記憶體而言，未來還有許多可預期的市場領域。

圖1是NAND型快閃記憶體陣列100的示意圖。請參照圖1，NAND型快閃記憶體陣列100包括多個記憶胞串，例如：記憶胞串150_1~150_2。每個記憶胞串包括有相互串聯的選擇電晶體、多個記憶胞及接地電晶體。每個記憶胞分別連結至對應的字元線。選擇電晶體與接地電晶體的閘極端分別耦接至串選擇線SSL與接地選擇線GSL，以分別透過串選擇線SSL及接地選擇線GSL來施加電壓至選擇電晶體與接地電晶體的閘極端。例如，記憶胞串150_1包括選擇電晶體SW11、記憶胞101~132及接地電晶體SW12，且記憶胞101~132分別耦接至字元線WL1~WL32。選擇電晶體SW11與SW21的一端分別耦接至位元線BL1與BL2，並提供接地電壓GND至接地電晶體SW12與SW22的另一端。

在傳統NAND型快閃記憶體陣列100的抹除方法中，通常會以一個記憶區塊為單位，例如將記憶胞串150_1~150_2視為同一記憶區塊，施加20V電壓於記憶區塊中所有的記憶胞(例如虛框160內的記憶胞)的基底(substrate) (亦即，基底電壓Vs等於20V)，並將位元線BL1~BLN浮接(floating)。接著，透過串選擇線SSL及接地選擇線GSL將電源電壓Vcc施加於選擇電晶體SW11及接地電晶體SW12的閘極端或使其浮接，致使記憶胞串150_1~150_2的兩端皆為浮接。之後，再將接地電壓GND提供至字元線WL1~WL32，使每個記憶胞的閘極與基底之間形成一個高電壓降。如此一來，記憶胞之浮動閘內的電子將能穿透記憶胞的氧化層而注入至基底，進而抹除記憶胞。此種抹除方法可稱作福勒-諾德哈姆穿隧(Fowler-Nordheim tunneling)方法，或稱為FN抹除方法。

一般來說，現有快閃記憶體陣列通常使用上述的FN穿隧方法進行抹除操作，然而FN穿隧方法必須施加較大的壓降才能實現，例如：施加大於20V以上的壓降才能建立足夠的垂直電場。此外，快閃記憶體在程式化-抹除循環(programming-erasing cycle；P/E cycle)操作上具有次數限制，例如：商業上的快閃記憶體通常保證可具有十萬次的程式化-抹除能力。然而，傳統的FN穿隧方法僅能以整個記憶區塊為單位進行抹除。藉此，另一個缺點在於，FN抹除操作無法指定單一記憶胞進行抹除操作。換句話說，快閃記憶體陣列可以提供選定記憶胞的隨機讀取與寫入操作，卻無法任意的進行隨機抹除。

因此，如何針對選定記憶胞進行抹除，並同時降低其操作電壓，便是快閃記憶體在抹除操作上所面臨的一大挑戰。

本發明提供一種記憶體陣列的抹除方法，其利用記憶胞的自我升壓或以直接施加電壓的方式，利用帶對帶熱電洞注入法來抹除選定記憶胞，藉以降低抹除方法中所施加的操作電壓。

本發明提出一種記憶體陣列的抹除方法，此記憶體陣列包括多個記憶胞串，每個記憶胞串則包括連接至多條字元線的多個記憶胞。記憶體陣列的抹除方法包括下列步驟。提供第一電壓至記憶體陣列的基底。提供第二電壓至選定記憶胞之一字元線，並提供多個導通電壓至其餘的字元線。以及，分別提供第三電壓與第四電壓至選定記憶胞的第一源極/汲極區與第二源極/汲極區，以利用帶對帶熱電洞注入法來抹除選定記憶胞，其中第三電壓不等於第四電壓。

在本發明之一實施例中，每個記憶胞串更包括有第一電晶體(例如，選擇電晶體)與第二電晶體(例如，接地電晶體)。並且，記憶體陣列的抹除方法更包括下列步驟。導通連接至選定記憶胞的第一電晶體與第二電晶體其中之ㄧ，或是同時導通連接至選定記憶胞的第一電晶體與第二電晶體。

在本發明之一實施例中，記憶體陣列的抹除方法更包括下列步驟。導通連接至選定記憶胞的第一電晶體，以提供第三電壓至選定記憶胞之第一源極/汲極區。以及，關閉連接至選定記憶胞的第二電晶體，以使連接至選定記憶胞之第二源極/汲極區的記憶胞的通道自我升壓至第四電壓。

在本發明之一實施例中，記憶體陣列的抹除方法更包括下列步驟。分別提供第五電壓與第六電壓至連接上述字元線之非選定記憶胞的第一源極/汲極區與第二源極/汲極區，以禁止此非選定記憶胞被抹除。

在本發明之一實施例中，記憶體陣列的抹除方法更包括下列步驟。同時關閉連接至非選定記憶胞所屬之記憶胞串的第一電晶體與第二電晶體，以使連接至非選定記憶胞之第一源極/汲極區的記憶胞的通道可自我升壓至第五電壓，並使連接至非選定記憶胞之第二源極/汲極區的記憶胞的通道可自我升壓至第六電壓。

在本發明之一實施例中，記憶體陣列的抹除方法更包括下列步驟。同時導通連接至非選定記憶胞所屬之記憶胞串的第一電晶體與第二電晶體，以分別提供第五電壓及第六電壓至非選定記憶胞之第一源極/汲極區及第二源極/汲極區。

在本發明之一實施例中，記憶體陣列的抹除方法更包括下列步驟。關閉連接至非選定記憶胞所屬之記憶胞串的第一電晶體，以使連接至非選定記憶胞之第一源極/汲極區的記憶胞的通道自我升壓至第五電壓。以及，導通連接至非選定記憶胞所屬之記憶胞串的第二電晶體，以提供第六電壓至非選定記憶胞之第二源極/汲極區。此外，在本發明之一實施例中，上述的第二電壓小於0。

基於上述，本發明利用記憶胞的自我升壓或以直接施加電壓的方式，使其在選定記憶胞能夠形成能帶對能帶(band to band；BTB)熱電洞抹除操作，如此便可針對特定記憶胞串內的選定記憶胞進行抹除，並使其他記憶胞不會受到抹除操作的影響。此外，由於BTB熱電洞抹除操作所需之電壓差將會低於FN抹除操作所需的垂直電場，因此可大幅度降低抹除方法中所施加的操作電壓。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2是依照本發明第一實施例說明記憶體陣列200的示意圖。參照圖2，記憶體陣列200包括有M個記憶胞串250_1~250_M，每個記憶胞串包括有分別連結至N條字元線WL1~WLN的N個記憶胞，M及N皆為正整數。

每個記憶胞串的兩端更包括與N個記憶胞相互串聯的第一電晶體(例如，選擇電晶體)及第二電晶體(例如，接地電晶體)。選擇電晶體的汲極端分別耦接至對應的位元線，而接地電晶體的源極端皆耦接至共源極CS。選擇電晶體(例如，電晶體SW11、SW21)與接地電晶體(例如，電晶體SW12、SW22)的閘極端分別耦接至串選擇線SSL與接地選擇線GSL，以透過串選擇線SSL及接地選擇線GSL來調整記憶胞串兩端的導通狀態。於本實施例中，為了便於說明，在此設定N等於32，並以兩個記憶胞串250_1~250_2作為舉例，但並非用以限制本發明。

舉例而言，記憶胞串250_1包括相互串聯的選擇電晶體SW11、記憶胞101~132及接地電晶體SW12，且記憶胞101~132的閘極端分別耦接至字元線WL1~WL32。在本實施例中，選擇電晶體SW11與SW21的一端分別耦接至位元線BL1與BL2，接地電晶體SW12與SW22的另一端皆耦接至共源極CS。

於其他實施例中，字元線WL1~WLN、串選擇線SSL、接地選擇線GSL及共源極CS可受控於列解碼器(未繪示)，而位元線BL1~BLM則可由分頁緩衝器(未繪示)進行控制，藉以實現本發明實施例所述之記憶體陣列200的抹除方法，本發明亦不限制於此。

為了能夠針對記憶體陣列200之一特定記憶胞串中的單一記憶胞進行抹除，並且禁止其他記憶胞以使其不會受到抹除操作的影響，本發明之實施例提出一種記憶體陣列的抹除方法，利用記憶胞的自我升壓或以直接施加電壓的方式，利用帶對帶熱電洞注入法在特定記憶胞串中抹除單一記憶胞。其中，使用BTB熱電洞穿隧效應來取代習知FN抹除操作的原因是，BTB熱電洞穿隧效應所需施加的電壓降約略為8至10V，而FN抹除操作則需施加約略為20V左右的電壓降，因此利用BTB熱電洞穿隧效應進行記憶體陣列的抹除操作將會大幅降低所需施加的工作電壓。

為了致使本領域具有通常知識者能更為了解本發明，在此利用圖3配合下列四種實施例來詳細說明不同情況下的抹除操作，圖3為依據本發明實施例說明記憶體陣列的抹除方法之流程圖。第一及第二實施例主要利用記憶胞的自我升壓效應來達成選定記憶胞的BTB熱電洞抹除操作。相對地，第三及第四實施例主要則是利用直接施加電壓的方式，致使在特定記憶胞串中的單一記憶胞產生BTB熱電洞穿隧注入。熟悉此領域者可依據上述實施例來合理地調整相應電壓及動作流程，使其可達成本發明實施例所述之功效。

為了便於說明第一至第四實施例，在此假設將對記憶胞串250_1的第i個記憶胞進行抹除，並將i設定為7，其中i為不大於N的正整數。也就是說，在此假設欲被抹除的選定記憶胞便是記憶胞串250_1中第7個記憶胞107，而並未選定的記憶胞(非選定記憶胞)則以記憶胞串250_2中第7個記憶胞207作為舉例。為了方便說明，以下將記憶胞串250_1稱為特定記憶胞串，而其他尚未被選定的記憶胞串(例如記憶胞串250_2)將會稱為遮蔽記憶胞串。

第一實施例

圖4A為圖2之特定記憶胞串250_1的示意截面圖。圖4B為圖2之遮蔽記憶胞串250_2的示意截面圖。以下以圖2之記憶體陣列200來進行圖3的抹除方法，並配合圖4A、圖4B來說明第一實施例。

首先，在步驟S310中，提供第一電壓(例如，接地電壓GND)至記憶體陣列200的基底。於本實施例中，接地電壓GND的電位為0V，因此步驟S310亦是提供0V的基底電壓Vs至記憶體陣列200。在步驟S320中，提供第二電壓至選定記憶胞107的第7條字元線WL7，並分別提供多個導通電壓Vpass至其餘的字元線。上述的第二電壓是負抹除電壓Vers，而負抹除電壓Vers約為-10V。例如，將導通電壓Vpass提供至字元線WL1~WL6及WL8~WL32。藉此，記憶胞串250_1中的記憶胞101~106與108~132將依據導通電壓Vpass而導通，且記憶胞串250_2中的記憶胞201~206與208~232也將依據導通電壓Vpass而導通。

於本實施例中，亦可從記憶胞串250_1~250_M中一次設定多個特定記憶胞串，藉以同時抹除位於不同特定記憶胞串且連接到同一個字元線上的記憶胞，以便提高抹除效率。

接著，如步驟S330所示，分別提供第三電壓與第四電壓至選定記憶胞(記憶胞107)的第一源極/汲極區與第二源極/汲極區，以利用帶對帶熱電洞注入法來抹除此選定記憶胞(記憶胞107)。其中，第三電壓不等於第四電壓。並且，在步驟S340中，分別提供第五電壓與第六電壓至連接此字元線(例如，選定記憶胞107所對應的字元線WL7)之非選定記憶胞(例如，記憶胞207)的第一源極/汲極區與第二源極/汲極區，以禁止非選定記憶胞207被抹除。換句話說，步驟S340使非選定記憶胞207不會受到抹除操作的影響。

在此詳細說明第一實施例中的步驟S330及步驟S340，於細部流程中，會先施加特定記憶胞串250_1及遮蔽記憶胞串(例如，記憶胞串250_2)中各個電壓，並控制記憶胞串中每個選擇電晶體及接地電晶體的導通狀態，以實現步驟S330及步驟S340。

施加特定記憶胞串250_1及遮蔽記憶胞串250_2中各個電壓的步驟如圖5所示，圖5為施加特定記憶胞串250_1及遮蔽記憶胞串250_2中各個電壓的流程圖。步驟S510透過特定記憶胞串250_1對應的位元線BL1，將選擇電壓(於第一實施例中，選擇電壓便是第三電壓，也就是接地電壓GND)提供至特定記憶胞串250_1中選擇電晶體SW11的源極端。

於步驟S520中，透過遮蔽記憶胞串250_2對應的位元線BL2，將遮蔽電壓(於第一實施例中，遮蔽電壓便是電源電壓Vcc)提供至遮蔽記憶胞串250_2中選擇電晶體SW21的源極端。電源電壓Vcc的電位大小隨著記憶體陣列200的製程而定，本實施例之電源電壓Vcc可以是3.3V / 1.8V。在步驟S530中，則透過共源極CS提供接地電壓GND至特定記憶胞串250_1與遮蔽記憶胞串250_2中接地電晶體SW12、SW22的源極端。

如此一來，便可控制記憶胞串中每個選擇電晶體及接地電晶體的導通狀態，以提供合適的電壓至選定記憶胞107及非選定記憶胞207的第一及第二源極/汲極區。圖6為控制每個記憶胞串中第一電晶體(選擇電晶體)及第二電晶體(接地電晶體)的流程圖。

請參照圖6，於步驟S610中，導通連接至選定記憶胞107的選擇電晶體SW11，且於步驟S620中關閉連接至選定記憶胞107的接地電晶體SW12。在步驟S630中，關閉連接至非選定記憶胞207的選擇電晶體SW21，且於步驟S640中關閉連接至非選定記憶胞207的接地電晶體SW22。換句話說，步驟S630及步驟S640可以同時關閉位在遮蔽記憶胞串250_2中的選擇電晶體SW21及接地電晶體SW22。

以下透過串選擇線SSL以及接地選擇線GSL來實現第一實施例中圖6的步驟流程。透過串選擇線SSL，將電源電壓Vcc提供至特定記憶胞串250_1中選擇電晶體SW11的閘極端及遮蔽記憶胞串250_2中選擇電晶體SW21的閘極端。藉此，選擇電晶體SW11將導通，選擇電晶體SW21會因其閘極端與汲極端皆被施加電源電壓Vcc而關閉。此外，透過接地選擇線GSL將接地電壓GND提供至特定記憶胞串250_1中接地電晶體SW12的閘極端及遮蔽記憶胞串250_2中接地電晶體SW22的閘極端。藉此，接地電晶體SW12、SW22皆為截止而關閉。

綜合上述，在此說明第一實施例的特定記憶胞串250_1。如圖4A所示，記憶胞107的閘極端接收負抹除電壓Vers，因此呈現截止狀態。此外，由於選擇電晶體SW11與記憶胞101~106皆導通，因此選擇電晶體SW11與記憶胞101~106的通道將相互連結，進而形成通道410。此外，由於選擇電晶體SW11會透過位元線BL1接收到接地電壓GND，因此會直接施加接地電壓GND於通道410，以提供第三電壓(接地電壓GND)至選定記憶胞107之第一源極/汲極區。從另一觀點來看，如圖2所示，虛線410用以表示圖4A中具有接地電壓GND的通道410。

另一方面，由於記憶胞108~132皆導通，故記憶胞108~132的通道將相互連結，進而形成通道420。值得一提的是，由於記憶胞108~132的兩端皆為浮接，且記憶胞108~132的閘極端接收到導通電壓Vpass，因此記憶胞108~132會以自我升壓的方式，提高在通道420的電壓。換句話說，連接至選定記憶胞107之第二源極/汲極區的記憶胞108~132的通道420將自我升壓至第四電壓(例如，汲極升壓電壓Vbd)。

由於記憶胞107的汲極端(汲極升壓電壓Vbd)與閘極端(負抹除電壓Vers)之間的電壓降，將會促使能帶對能帶穿隧效應而產生熱電洞。這些熱電洞可從記憶胞107的汲極端注入其電荷儲存層中，以與所截留的電子結合，進而達成記憶胞107的抹除。此抹除方法稱作能帶對能帶穿隧引發的熱電洞抹除方法。

在此概略說明自我升壓的原理，並以記憶胞108~132及通道420作為舉例。當記憶胞108~132的兩端(例如源極端與汲極端)皆為浮接，並且記憶胞108~132的閘極端與基底之間具有電壓降的時候，每一記憶胞108~132的閘極端至基底將形成於電性上串接的兩寄生電容。藉此，每一記憶胞108~132之閘極端所接收到的導通電壓Vpass，將可透過串接的兩寄生電容而在通道420形成分壓，從而提升通道420的電位。

回到圖4B，在此說明第一實施例的遮蔽記憶胞串250_2。由於選擇電晶體SW2以及記憶胞207的關閉，因此記憶胞201~206的兩端皆為浮接。此外，記憶胞201~206透過字元線WL1~WL6接收導通電壓Vpass，因而可透過自我升壓的方式而形成具有第五電壓(例如，源極升壓電壓Vbs)的通道430。換句話說，連接至非選定記憶胞207之第一源極/汲極區的記憶胞201~206的通道430會自我升壓至第五電壓(源極升壓電壓Vbs)。

相似地，由於接地電晶體SW22的關閉及記憶胞207的截止，記憶胞208~232亦因為其兩端浮接而透過導通電壓Vpass來進行自我升壓，進而形成具有第六電壓(例如，汲極升壓電壓Vbd)的通道440。換言之，連接至非選定記憶胞207之第二源極/汲極區的記憶胞208~232的通道440會自我升壓至第六電壓(汲極升壓電壓Vbd)。由於汲極升壓電壓Vbd與源極升壓電壓Vbs皆屬於高準位電壓，因此會抑制記憶胞207之熱電洞的產生，使得記憶胞207無法進行抹除。

值得一提的是，本實施例提供至字元線WL1~WL32的多個通道電壓Vpass可以是相同的電位或是不相同的電位。例如，在另一實施例中，可以透過字元線WL1~WL6，提供源極導通電壓Vpass_S，或稱為第一導通電壓，至記憶胞101~106。此外，可以透過字元線WL8~WL32，提供汲極導通電壓Vpass_D，或稱為第二導通電壓，至記憶胞108~132。其中，源極導通電壓Vpass_S是用以導通記憶胞101~106，而汲極導通電壓Vpass_D除了要導通記憶胞108~132以外，還必須促使記憶胞108~132的通道具有一定位準的電位。因此，在導通電壓的設定上，源極導通電壓Vpass_S可以小於汲極導通電壓Vpass_D，以藉此降低記憶體陣列200的功率消耗。此外，源極導通電壓Vpass_S與汲極導通電壓Vpass_D可具有相同的電位。

在實現上述抹除方法時，請參照圖4A，就記憶胞107來說，因應BTB熱電洞穿隧效應而產生的電子，可能在2次碰撞時導致更多的電子-電洞對產生。此外，藉由2次碰撞所產生的電子可能會受到記憶胞108之導通電壓Vpass的吸引，而注入至記憶胞108的浮置閘，進而影響記憶胞108的臨界電壓(threshold voltage)，且此種情況稱為抹除擾動(erase disturb)。為了避免上述抹除擾動的產生，在另一實施例中，可針對相鄰於記憶胞107之汲極端方向的記憶胞108提供一低壓導通電壓Vpass_L至字元線WL8，藉以抑制記憶胞108之臨界電壓的變動。其中，低壓導通電壓Vpass_L可由實驗數據來決定，概略而言，低壓導通電壓Vpass_L應小於汲極導通電壓Vpass_D，而大於汲極升壓電壓Vbd。

第二實施例

圖7是依照本發明第二實施例說明記憶體陣列700的示意圖。圖8A為圖7之特定記憶胞串750_1的示意截面圖。圖8B為圖7之遮蔽記憶胞串750_2的示意截面圖。以下以圖7之記憶體陣列700來進行圖3、圖5及圖6所述的抹除方法，並配合圖8A、圖8B來說明第二實施例。

第二實施例與第一實施例相類似，其相似部分不再贅述。明顯的不同處在於，於圖5的步驟S510中，第二實施例的選擇電壓為電源電壓Vcc，步驟S520中的遮蔽電壓則為接地電壓GND，明顯與第一實施例的選擇電壓與遮蔽電壓不同。

與其他實施例的不同處在於，本實施例以記憶胞串750_1作為特定記憶胞串，並以記憶胞串750_2作為遮蔽記憶胞串的舉例。此外，於圖3的步驟S320中，第二實施例提供汲極導通電壓Vpass_D至字元線WL1~WL6，並提供源極導通電壓Vpass_S至字元線WL8~WL32，藉以降低工作電壓。

此外，第二實施例在圖6的步驟S610中，會關閉連接至選定記憶胞107的選擇電晶體SW11，且於步驟S620中導通連接至選定記憶胞107的接地電晶體SW12。換句話說，在步驟S610及S620中，便是導通連接至選定記憶胞107的選擇電晶體SW11與接地電晶體SW12其中之一。此外，在步驟S630及S640中，同時導通位在遮蔽記憶胞串750_2中的選擇電晶體SW21及接地電晶體SW22。

以下透過串選擇線SSL以及接地選擇線GSL來實現第二實施例中圖6的步驟流程。透過串選擇線SSL將電源電壓Vcc提供至特定記憶胞串750_1的選擇電晶體SW11，並透過接地選擇線GSL將電源電壓Vcc提供至特定記憶胞串750_1的選擇電晶體SW12，以取代第一實施例的接地電壓GND。

綜合上述，在此說明第二實施例的特定記憶胞串750_1。如圖8A所示，在經由本實施例所述之抹除方法後，由於接地電晶體SW11及記憶胞107的截止，記憶胞101~106的兩端皆為浮接狀態。此外，記憶胞101~106透過字元線WL1~WL6接收汲極導通電壓Vpass_D，因此可透過自我升壓的方式而形成具有第三電壓(例如，汲極升壓電壓Vbd)的通道810，藉以提供第三電壓(汲極升壓電壓Vbd)至選定記憶胞107的第一源極/汲極區。此外，由於接地電晶體SW12的導通，接地電晶體SW12至記憶胞108~132透過共源極CS而直接形成具有第四電壓(例如，接地電壓GND)的通道820，以提供第四電壓(接地電壓GND)至選定記憶胞107的第二源極/汲極區。藉此，特定記憶胞串750_1中選定記憶胞107產生能帶對能帶穿隧效應，以達成記憶胞107的抹除。

另一方面，在此說明第二實施例的遮蔽記憶胞串750_2。如圖8B所示，在經由本實施例所述之抹除方法後，由於選擇電晶體SW21的導通以及記憶胞207的截止，選擇電晶體SW21與記憶胞201~206將透過直接施加電壓的方式形成具有接地電壓GND的通道830，以提供第五電壓(接地電壓GND)至非選定記憶胞207之第一源極/汲極區。此外，由於接地電晶體SW22的導通，接地電晶體SW22至記憶胞208~232則透過共源極CS而直接形成具有接地電壓GND的通道840，以提供第六電壓(接地電壓GND)至非選定記憶胞207之第二源極/汲極區。藉此，便可禁止非選定記憶胞207被抹除。

此外，在實現上述抹除方法時，第二實施例的記憶胞106亦會產生第一實施例所述之抹除擾動的情況，因此可提供低壓導通電壓Vpass_L至字元線WL6，藉以抑制記憶胞106之臨界電壓的變動。

第三實施例

圖9是依照本發明第二實施例說明記憶體陣列900的示意圖。圖10A為圖9之特定記憶胞串950_1的示意截面圖。圖10B為圖9之遮蔽記憶胞串950_2的示意截面圖。以下以圖9之記憶體陣列900來進行圖3、圖5及圖6所述的抹除方法，並配合圖10A、圖10B來說明第三實施例。

第三實施例與第一及第二實施例相類似，其相似部分不再贅述。明顯的不同處在於，於圖5的步驟S510中，第三實施例的選擇電壓為大於電源電壓Vcc的共同電壓Vd，藉以利用直接施加電壓的方式來讓記憶胞107產生BTB熱電洞穿隧抹除操作。例如，本實施例的共同電壓Vd可以是4.5V / 4V。

此外，與其他實施例的不同處在於，本實施例以記憶胞串950_1作為特定記憶胞串，並以記憶胞串950_2作為遮蔽記憶胞串的舉例。圖5的步驟S530中，第三實施例的遮蔽電壓則為接地電壓GND。在圖6的步驟S610中，會導通連接至選定記憶胞107的選擇電晶體SW11，且於步驟S620中關閉連接至選定記憶胞107的接地電晶體SW12。此外，在步驟S630及步驟S640中，同時導通連接至非選定記憶胞207所屬之遮蔽記憶胞串950_2中的選擇電晶體SW21及接地電晶體SW22。

以下透過串選擇線SSL以及接地選擇線GSL來實現第三實施例中圖6的步驟流程。第三實施例可選擇將導通電壓，例如導通電壓Vpass，透過串選擇線SSL提供至特定記憶胞串950_1的選擇電晶體SW11。藉此，選擇電晶體SW11將依據導通電壓而導通。而第三實施例亦類似於第二實施例，透過接地選擇線GSL將電源電壓Vcc提供至特定記憶胞串950_1的選擇電晶體SW12。

在此說明第三實施例的特定記憶胞串950_1。如圖10A所示，在經由本實施例所述之抹除方法後，由於記憶胞107的截止、選擇電晶體SW11及接地電晶體SW12的導通，選擇電晶體SW11及記憶胞101~106透過位元線BL1所接收的共同電壓Vd，而直接形成具有共同電壓Vd的通道1010，以提供第三電壓(共同電壓Vd)至選定記憶胞107的第一源極/汲極區。而記憶胞108~132及接地電晶體SW12則透過共源極CS直接形成具有接地電壓GND的通道1020，以提供第四電壓(接地電壓GND)至選定記憶胞107的第二源極/汲極區。藉此，由於共同電壓Vd亦屬於高準位電壓，因此可促使BTB穿隧效應產生在記憶胞107處，進而達成記憶胞107的抹除。

另一方面，在此說明第三實施例的遮蔽記憶胞串950_2。如圖10B所示，在經由本實施例所述之抹除方法後，由於記憶胞207的截止、選擇電晶體SW21及接地電晶體SW22的導通，選擇電晶體SW21及記憶胞201~206將透過位元線BL2所接收的接地電壓GND，而直接形成具有接地電壓GND的通道1030，以提供第五電壓(接地電壓GND)至非選定記憶胞207之第一源極/汲極區。並且，記憶胞208~232及接地電晶體SW22則透過共源極CS直接形成具有接地電壓GND的通道1040，藉以提供第六電壓(接地電壓GND)至非選定記憶胞207之第二源極/汲極區。藉此，記憶胞207將無法進行抹除。

第四實施例

圖11是依照本發明第四實施例說明記憶體陣列1100的示意圖。圖12A為圖11之特定記憶胞串1150_1的示意截面圖。圖12B為圖11之遮蔽記憶胞串1150_2的示意截面圖。與其他實施例的不同處在於，本實施例以記憶胞串1150_1作為特定記憶胞串，並以記憶胞串1150_2作為遮蔽記憶胞串的舉例。以下以圖11之記憶體陣列1100來進行圖3、圖5及圖6所述的抹除方法，並配合圖12A、圖12B來說明第四實施例。

第四實施例與上述實施例皆類似，其相似部分不再贅述。明顯的不同處在於，於圖5的步驟S510中，第四實施例的選擇電壓為電源電壓GND，而在步驟S510的遮蔽電壓可以為電源電壓Vcc。此外，於步驟S530中，第四實施例則是透過共源極CS提供上述共同電壓Vd至特定記憶胞串1150_1及遮蔽記憶胞串1150_2的接地電晶體SW12、SW22。

藉此，第四實施例於圖6的步驟S610中，會導通連接至選定記憶胞107的選擇電晶體SW11，且於步驟S620中導通連接至選定記憶胞107的接地電晶體SW12。此外，在步驟S630中，關閉連接至非選定記憶胞207所屬之遮蔽記憶胞串1150_2中的選擇電晶體SW11。以及，於步驟S640中，導通連接至非選定記憶胞207的接地電晶體SW22。基於上述，第四實施例便可利用自我升壓及直接施加電壓的方式來免去BTB熱電洞穿隧的抹除操作對於記憶胞207的影響。

以下透過串選擇線SSL以及接地選擇線GSL來實現第四實施例中圖6的步驟流程。第四實施例透過串選擇線SSL將電源電壓Vcc提供至特定記憶胞串1150_1的選擇電晶體SW11，並透過接地選擇線GSL來提供導通電壓，例如將導通電壓Vpass提供至特定記憶胞串1150_1的選擇電晶體SW12。

在此說明第四實施例的特定記憶胞串1150_1。如圖12A所示，經由本實施例的抹除方法後，由於記憶胞107的截止、選擇電晶體SW11及接地電晶體SW12的導通，選擇電晶體SW11及記憶胞101~106透過位元線BL1所接收的接地電壓GND，而形成具有接地電壓GND的通道1010，藉以提供第三電壓(接地電壓GND)至選定記憶胞107的第一源極/汲極區。記憶胞108~132及接地電晶體SW12則透過共源極CS而形成具有共同電壓Vd的通道1220，以提供第四電壓(共同電壓Vd)至選定記憶胞107的第二源極/汲極區。藉此，由於共同電壓Vd亦屬於高準位電壓，因此可促使BTB穿隧效應產生於記憶胞107，進而達成記憶胞107的抹除。

另一方面，在此說明第四實施例的遮蔽記憶胞串1150_2。如圖12B所示，在經由本實施例所述之抹除方法後，由於記憶胞207及選擇電晶體SW21的截止、以及接地電晶體SW22的導通，記憶胞201~206將會自我升壓而形成具有源極升壓電壓Vbs的通道1230，以提供第五電壓(源極升壓電壓Vbs)至非選定記憶胞207之第一源極/汲極區。此外，記憶胞208~232及接地電晶體SW22則透過共源極CS形成具有共同電壓Vd的通道1240，以提供第六電壓(共同電壓Vd)至非選定記憶胞207之第二源極/汲極區。藉此，由於共同電壓Vd及源極升壓電壓Vbs皆屬於高準位電壓，因此記憶胞207將無法進行抹除。

為了更為詳盡說明本發明實施例，在此提出三種記憶體陣列的抹除方法之驅動波形，熟悉此技術領域者可依據這三種驅動波形合理地進行延伸，使其可適用於上述第一至第四實施例，以及其他符合本發明精神的記憶體陣列中。其中，在此利用第一實施例的記憶體陣列200(如圖2所示)來說明第一及第二驅動波形，並利用第三實施例來說明第三驅動波形。

圖13是依照本發明第一實施例所述之記憶體陣列200的抹除方法之第一驅動波形圖，其中，波形圖左方用以標示各種信號線，波形圖右方則用以標示各種電壓。請同時參照圖2及圖13，與第一實施例相同的是，在此假設將對記憶胞串250_1的第7個記憶胞進行抹除，亦即i等級7。

藉此，於期間T1時，所有的字元線WL1~WL32、串選擇線SSL、接地選擇線GSL及位元線BL1~BL2都會施加接地電壓GND。接著，進入預充電期間T2，負抹除電壓Vers會於此時先行提供至被選擇的字元線WL7，藉以使每個記憶胞串的第7個記憶胞(例如記憶胞107及207)先行截止。如此一來，在第7個記憶胞上方的記憶胞(例如記憶胞101~106、201~206)與下方的記憶胞(例如記憶胞108~132、208~232)將相互隔絕。

因此，在預充電期間T2中，串選擇線SSL、接地選擇線GSL及位元線BL1、BL2的電壓將會與字元線WL7同時提供，或略為晚於字元線WL7，例如提供電源電壓Vcc至串選擇線SSL及位元線BL2。然後，於抹除脈衝期間T3中，便將導通電壓Vpass_D及導通電壓Vpass_S分別提供至其餘的字元線WL1~WL6及字元線WL8~WL32中，藉以達成第一實施例所述之抹除方法。於本實施例中，亦可以將源極導通電壓Vpass_S與汲極導通電壓Vpass_D以共同電壓Vd取代。

上述第一驅動波形是先將負抹除電壓Vers提供至被選擇的字元線(例如字元線WL7)中，讓每個記憶胞串的第7個記憶胞先行截止，避免重複拖延(redelay)、通道形成等問題。此外，亦可先將負抹除電壓Vers提供至未被選擇的字元線中，讓此字元線對應的記憶胞先行截止，同樣亦可解決上述問題。例如，於第二驅動波形中，會預先將相鄰於被選擇之第7個記憶胞的第6個記憶胞進行截止，其他的實施方式則如下所述。

圖14是依照本發明第一實施例所述之記憶體陣列200的抹除方法之第二驅動波形圖。請同時參照圖2及圖14，首先於期間T1時，預先提供負電壓Vg至未被選擇的字元線WL6，其他的信號線提供接地電壓GND，此時每個記憶胞串的第6個記憶胞皆因此而維持在截止狀態。因此，基於上述，在預充電期間T2時，除了被選擇的字元線WL7與字元線WL6以外，皆可提供對應的電壓至其他的信號線。

然後，於抹除脈衝期間T3中，可先行將負抹除電壓Vers提供至被選擇的字元線WL7，使每個記憶胞串的第7個記憶胞(例如記憶胞107及207)截止。並且，字元線WL6的電壓(亦即，汲極導通電壓Vpass_D)可與字元線WL7同時提供，或約略晚於字元線WL7，亦可達成第一實施例所述之抹除方法。

除了上述兩種驅動波形外，第三驅動波形則適用於第三實施例。第三實施例是利用直接施加電壓方式形成BTB熱電洞穿隧效應，為了避免被選擇的字元線WL7及位元線BL1、BL2在提供電壓時有時間上的誤差，導致選擇電晶體SW11、記憶胞101~106的通道1010形成過於迅速，造成電荷穿越尚未完全截止的記憶胞207。

圖15是依照本發明第三實施例所述之記憶體陣列900的抹除方法之第三驅動波形圖。請同時參照圖9及圖15，於期間T1時，將所有的信號線提供接地電壓GND。接著，進入預充電期間T2，先行提供負抹除電壓Vers至被選擇的字元線WL7。然後，字元線WL1~WL32、串選擇線SSL及接地選擇線GSL所對應的電壓將會與字元線WL7同時提供，或略為晚於字元線WL7。然後，於抹除脈衝期間T3中，便提供位元線BL1、BL2的電壓，例如提供共同電壓Vd至位元線BL1，藉以避免被選擇的字元線WL7及位元線BL1、BL2在提供電壓時有時間上的誤差。

基於上述，本發明利用自我升壓或直接施加電壓的方式，致使選定記憶胞能夠形成能帶對能帶(band to band；BTB)熱電洞抹除操作。如此，便可針對特定記憶胞串內的選定記憶胞進行抹除，並使其他記憶胞不會受到抹除操作的影響。此外，由於BTB熱電洞抹除操作所需之電壓差將會低於FN抹除操作所需的垂直電場，因此可大幅度降低抹除方法所需的操作電壓。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、700、900．．．記憶體陣列

101~132、201~232．．．記憶胞

150_1、250_1、750_1、950_1、1150_1．．．特定記憶胞串

150_2、250_2、750_2、950_2、1150_2．．．遮蔽記憶胞串

410~440、810~840、1010~1040、1210~1240．．．通道

SW11、SW12、SW21、SW22．．．電晶體

CS．．．共源極

Vs．．．基底電壓

Vbd．．．汲極升壓電壓

Vbs．．．源極升壓電壓

Vd．．．共同電壓

GND．．．接地電壓

Vpass、Vpass_D、Vpass_S．．．導通電壓

Vg．．．負電壓

Vers．．．負抹除電壓

SSL．．．串選擇線

GSL．．．接地選擇線

WL1~WL32．．．字元線

BL1~BLM．．．位元線

S310~S620．．．步驟

T1~T3．．．期間

圖1是NAND型快閃記憶體陣列的示意圖。

圖2是依照本發明第一實施例說明記憶體陣列的示意圖。

圖3為依據本發明實施例說明記憶體陣列的抹除方法之流程圖。

圖4A為圖2之特定記憶胞串的示意截面圖。

圖4B為圖2之遮蔽記憶胞串的示意截面圖。

圖5為施加特定記憶胞串及遮蔽記憶胞串中各個電壓的流程圖。

圖6為控制每個記憶胞串中第一電晶體及第二電晶體的流程圖。

圖7是依照本發明第二實施例說明記憶體陣列的示意圖。

圖8A為圖7之特定記憶胞串的示意截面圖。

圖8B為圖7之遮蔽記憶胞串的示意截面圖。

圖9是依照本發明第二實施例說明記憶體陣列的示意圖。

圖10A為圖9之特定記憶胞串的示意截面圖。

圖10B為圖9之遮蔽記憶胞串的示意截面圖。

圖11是依照本發明第二實施例說明記憶體陣列的示意圖。

圖12A為圖11之特定記憶胞串的示意截面圖。

圖12B為圖11之遮蔽記憶胞串的示意截面圖。

圖13是依照本發明第一實施例所述之記憶體陣列的抹除方法之第一驅動波形圖。

圖14是依照本發明第一實施例所述之記憶體陣列的抹除方法之第二驅動波形圖。

圖15是依照本發明第三實施例所述之記憶體陣列的抹除方法之第三驅動波形圖。

410、420．．．通道

CS．．．共源極

Vs．．．基底電壓

Vbd．．．汲極升壓電壓

GND．．．接地電壓

Vpass．．．導通電壓

Vers．．．負抹除電壓

SSL．．．串選擇線

GSL．．．接地選擇線

WL1~WL32．．．字元線

BL1~BL2．．．位元線

Claims (10)

1. 一種記憶體陣列的抹除方法，其中該記憶體陣列包括多個記憶胞串，每一該些記憶胞串包括連接至多數字元線的多個記憶胞，該記憶體陣列的抹除方法包括：提供一第一電壓至該記憶體陣列的一基底；提供一第二電壓至一選定記憶胞之一字元線，並提供多個導通電壓至其餘的字元線；以及分別提供一第三電壓與一第四電壓至該選定記憶胞的第一源極/汲極區與第二源極/汲極區，以利用帶對帶熱電洞注入法來抹除該選定記憶胞，其中該第三電壓不等於該第四電壓。
2. 如申請專利範圍第1項所述之記憶體陣列的抹除方法，其中每一該些記憶胞串更包括一第一電晶體與一第二電晶體，且該記憶體陣列的抹除方法更包括：導通連接至該選定記憶胞的該第一電晶體與該第二電晶體之其中之ㄧ，或是同時導通連接至該選定記憶胞的該第一電晶體與該第二電晶體。
3. 如申請專利範圍第1項所述之記憶體陣列的抹除方法，其中每一該些記憶胞串更包括一第一電晶體與一第二電晶體，且該記憶體陣列的抹除方法更包括：導通連接至該選定記憶胞的該第一電晶體，以提供該第三電壓至該選定記憶胞之第一源極/汲極區；以及 　　關閉連接至該選定記憶胞的該第二電晶體，以使連接至該選定記憶胞之第二源極/汲極區的該些記憶胞的通道自我升壓至該第四電壓。
4. 如申請專利範圍第1項所述之記憶體陣列的抹除方法，其中每一該些記憶胞串更包括一第一電晶體與一第二電晶體，且該記憶體陣列的抹除方法更包括：導通連接至該選定記憶胞的該第一電晶體，以提供該第三電壓至該選定記憶胞之第一源極/汲極區；以及導通連接至該選定記憶胞的該第二電晶體，以提供該第四電壓至該選定記憶胞之第二源極/汲極區。
5. 如申請專利範圍第4項所述之記憶體陣列的抹除方法，其中該第三電壓為一接地電壓。
6. 如申請專利範圍第1項所述之記憶體陣列的抹除方法，更包括： 分別提供一第五電壓與一第六電壓至連接該字元線之一非選定記憶胞的第一源極/汲極區與第二源極/汲極區，以禁止該非選定記憶胞被抹除。
7. 如申請專利範圍第6項所述之記憶體陣列的抹除方法，其中每一該些記憶胞串更包括一第一電晶體與一第二電晶體，且該記憶體陣列的抹除方法更包括：同時關閉連接至該非選定記憶胞所屬之該記憶胞串的該第一電晶體與該第二電晶體，以使連接至該非選定記憶胞之第一源極/汲極區的該些記憶胞的通道自我升壓至該第五電壓，並使連接至該非選定記憶胞之第二源極/汲極區的該些記憶胞的通道自我升壓至該第六電壓。
8. 如申請專利範圍第6項所述之記憶體陣列的抹除方法，其中每一該些記憶胞串更包括一第一電晶體與一第二電晶體，且該記憶體陣列的抹除方法更包括：同時導通連接至該非選定記憶胞所屬之該記憶胞串的該第一電晶體與該第二電晶體，以分別提供該第五電壓及該第六電壓至該非選定記憶胞之第一源極/汲極區及第二源極/汲極區。
9. 如申請專利範圍第8項所述之記憶體陣列的抹除方法，其中每一該些記憶胞串更包括一第一電晶體與一第二電晶體，且該記憶體陣列的抹除方法更包括：關閉連接至該非選定記憶胞所屬之該記憶胞串的該第一電晶體，以使連接至該非選定記憶胞之第一源極/汲極區的該些記憶胞的通道自我升壓至該第五電壓；以及導通連接至該非選定記憶胞所屬之該記憶胞串的該第二電晶體，以提供該第六電壓至該非選定記憶胞之第二源極/汲極區。
10. 如申請專利範圍第1項所述之記憶體陣列的抹除方法，其中該第二電壓小於0。