TW201232758A - Power semiconductor package structure and manufacturing method thereof - Google Patents

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Jian-Hong Zeng
Shou-Yu Hong
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Description

201232758 六、發明說明： 【發明所屬之技術領域】 [⑽1] 本發明係關於一種封裝結構及其製造方法，特別關於一 種功率半導體封裝結構及其製造方法。 【先前技術】 [0002] 高效率與高密度一直是業界對電源轉換器的要求。高效 率意謂著能夠降低功率的耗損，以利於節能，而高密度 則代表著能夠減少產品的體積，以達成輕、薄、短、小 之設計理念。 [0003] 請分別參照圖1A以及圖1B所示，其是電源轉換器經常使 用到的全橋電路1A以及降壓電路1B。其中全橋電路1A包 括四個場效電晶體11，並透過將場效電晶體11分成兩組 ，藉由交替導通以及截止場效電晶體11進行整流。此外 ’降壓電路1B具有二個場效電晶體11 ’並透過場效電晶 體11的切換進行電壓的轉換。因此，功率半導體元件是 決定電源轉換器效率的重要因素之一。 [0004] 習知的全橋電路1A以及降壓電路1B在實現上，是分別採 用四個以及兩個分立式的場效電晶體11 ’並透過電路板 上的佈線或是通過金屬導線進行電性連接。然而，此種 方式不僅產生空間利用率不佳的問題之外，寄生效應的 影響也十分顯著。 [0005] 為了改善上述的缺失，有業者提出一種功率半導體封裝 結構2A，請參閱圖2A所示，功率半導體封裝結構2A具有 一導線架21、多個晶片22、多個導線23以及一封裝體24 。晶片22以並列的方式設置於導線架21的焊墊上，且各 100103070 表單編號A0101 第4頁/共46頁 1002005440-0 201232758 晶片22分別透過導線23與另一晶片22及相對應之導線架 21的引腳電性連接。封裝體24包覆晶片22、導線23及部 分的導線架21。 [0006] Ο ❹ [0007] 然而，使用平面集成與焊線製程的解決方案仍然具有許 多缺點。目前主流的垂直結構場效電晶體之源極的電極 引出製程為蒸鋁，而鋁墊的厚度在數十微米以内，為了 表面可硬焊（brazing soldering)，並進一步金屬化 處理，銘塾的厚度通常在5 μ m左右。由於銘墊的厚度非 常薄，其橫向擴展的電阻也就相對較大，以lcm乘lcm見 方之晶片而言，從一側傳導到另一侧的電阻高達5. 3毫歐 姆。此外，由於焊線製程本身的限制，例如：導線和源 極的接觸面積不可能覆蓋晶片源極之大部分面積（如超 過70%)。加上晶片之橫向擴展電阻較大。因此，晶片内 部之源極和汲極之間的電流分佈並不會如理想狀態下呈 現均勻分佈，而是會有電流局部集中現象。另外，導線 的電阻通常較大，大電流寄生效應明顯，且平面集成製 程的集成度依然有進一步提升的空間。因此，需要更佳 優化的解決方案。 為了減少封裝結構的體積，有業者提出一種堆疊式的封 裝結構，如圖2B所示，功率半導體封裝結構2B具有一導 線架21、多個晶片22、多個導線23以及一封裝體24。其 中，晶片22是以堆疊的方式依序設置於導線架21上，且 各晶片22之間透過一間隔件25而具有一預定高度，以使 導線23電性連接晶片22的連接墊與導線架21的連接墊。 封裝體24包覆晶片22、導線23及部分的導線架21。 100103070 表單編號A0101 第5頁/共46頁 1002005440-0 201232758 [0008] 雖然，在多個晶片22需要進行封裝時，功率半導體封裝 結構2B確實較功率半導體封裝結構2A具有較小的體積， 但此種垂直的堆疊方式並不利於晶片22之間及晶片22與 導線架21上的連接墊進行電性連接，多個晶片22之電極 之間的間隙，出於保證絕緣以及避免由於裹進氣泡而導 致封裝體之可靠性降低的考量，需要被封裝體24完全填 充。而當上方晶片完全覆蓋於間隙之上時，供封裝體24 流動之通道將會比較狭窄，可能會引起流動/填充困難而 形成孔洞或氣泡，從而降低封裝結構的可靠性，因此， 此處的模流設計就非常因難，往往需要特殊的輔助製程 ，如：先點底膠（underfill)，或者使用真空排氣等 方式，這同樣會增加製程的複雜度。 [0009] 此外，無論是功率半導體封裝結構2A或是功率半導體封 裝結構2B，皆是透過導線23連接晶片22與導線架21，但 由於導線23的阻抗較大，且導線23與晶片22及導線架21 的接觸面積小，而將產生明顯的寄生效應及造成電流不 均的現象，從而出現元件承受的電壓漣波（r i pp 1 e )較 大或元件開關速度受影響而導致導通截止損耗加劇等現 象，因此影響功率半導體封裝結構2A、2B的特性及效率 〇 [0010] 因此，如何提供一種功率半導體封裝結構，使其能夠增 加可靠性，並同時降低寄生效應的影響，進而提升效率 ，實為現今的重要課題。 【發明内容】 [0011] 有鑑於上述課題，本發明之目的為提供一種能夠增加可 100103070 表單編號A0101 第6頁/共46頁 1002005440-0 201232758 靠性，並同時降低寄生效應的影響，進而提升效率的功 率半導體封裝結構及其製造方法。 [0012] ❹ 為達上述目的，依據本發明之一種功率半導體封裝結構 ，包括一承載件、一第一功率晶片、一第二功率晶片、 一第一導電片、一第二導電片及一第三導電片。第一功 率晶片具有一第一表面及一相對之第二表面，一第一控 制電極及一第一主功率電極設置於第一表面，一第二主 功率電極設置於第二表面。第二表面設置於承載件上， 且藉由第二主功率電極與承載件電性連接。第二功率晶 片具有一第三表面及一相對之第四表面，一第三主功率 電極設置於第三表面，一第四主功率電極設置於第四表 面。第四表面設置於第一功率晶片上。第一導電片電性 連接第一主功率電極及第四主功率電極。第二導電片電 性連接第三主功率電極。第三導電片電性連接第一控制 電極。第二功率晶片沿垂直承載件之方向之投影暴露出 至少部分第一控制電極。 Q [0013] [0014] 在本發明之一實施例_，第二功率晶片沿垂直承載件之 方向之投影暴露出全部之第一控制電極。 在本發明之一實施例中，第二功率晶片更包括一第二控 制電極及一第四導電片。第二控制電極設置於第三表面 。第四導電片電性連接第二控制電極。其中第一導電片 、第二導電片、第三導電片及第四導電片為一金屬片。 在本發明之一實施例中，第一導電片、第二導電片、第 三導電片及第四導電片至少其中之一具有一凹槽。 100103070 表單編號A0101 第7頁/共46頁 1002005440-0 [0015] 201232758 [0016] 在本發明之一實施例中，第一導電片、第二導電片、第 三導電片及第四導電片至少其中之一具有複數彎折部。 [0017] 在本發明之一實施例中，功率半導體封裝結構更包括一 封裝體。其中封裝體包覆第一功率晶片、第二功率晶片 、部分承載件、部分第一導電片、部分第二導電片、部 分第三導電片及部分第四導電片，且第一導電片、第二 導電片、第三導電片及第四導電片至少其中之一未電性 連接至承載件，並凸出至封裝體外。 [0018] 在本發明之一實施例中，第三導電片呈階梯狀，其連接 第一控制電極之端部厚度小於其他部分之厚度。 [0019] 在本發明之一實施例中，功率半導體封裝結構更包括一 第三功率晶片、一第四功率晶片及一第五導電片。第三 功率晶片具有一第五表面及一相對之第六表面，一第三 控制電極及一第五主功率電極設置於第五表面，一第六 主功率電極設置於第六表面，且第六表面設置於承載件 上，並藉由第六主功率電極與承載件電性連接。第四功 率晶片具有一第七表面及一相對之第八表面，一第四控 制電極及一第七主功率電極設置於第七表面，一第八主 功率電極設置於第八表面，且第八表面設置於第三功率 晶片上。第五導電片電性連接第五主功率電極及第八主 功率電極。第二導電片電性連接第三主功率電極及第七 主功率電極。 [0020] 在本發明之一實施例中，功率半導體封裝結構更包括一 支撐件，設置於承載件及第二功率晶片之間，並支撐第 100103070 表單編號A0101 第8頁/共46頁 1002005440-0 201232758 電容或一二 二功率晶片。其中支撐件為一彈性元件、一 極體。 [0021] 為達上述目的，依據本發明之一種功率半導體封裝結構 ，包括一承載件、一第一功率晶片、一第二功率晶片、 一第一導電片及一第二導電片。第一功率晶片具有一第 一表面及一相對之第二表面，一第一控制電極及一第一 主功率電極設置於第一表面，一第二主功率電極設置於 第二表面，且第二表面設置於承載件上，並藉由第二主 功率電極與承載件電性連接。第二功率晶片具有一第三 表面及一相對之第四表面，一第三主功率電極設置於第 三表面，一第四主功率電極設置於第四表面，且第四表 面設置於第一功率晶片上。第一導電片電性連接第一主 功率電極及第四主功率電極。第二導電片電性連接第三 主功率電極。第二功率晶片之尺寸不小於第一功率晶片 之尺寸，且第二功率晶片沿垂直承載件之方向之投影暴 露出至少部分第一控制電極。 [0022] 在本發明之一實施例中，第二功率晶片沿垂直承載件之 方向之投影暴露出全部之第一控制電極。 [0023] 在本發明之一實施例中，第二功率晶片更包括一第二控 制電極、一第一電性連接件及一第二電性連接件。第二 控制電極設置於第三表面。第一電性連接件電性連接第 一控制電極。第二電性連接件電性連接第二控制電極。 其中第一導電片及第二導電片為一金屬片，第一電性連 接件及第二電性連接件為一焊線。 100103070 表單編號A0101 第9頁/共46頁 1002005440-0 201232758 [0024] 在本發明之一實施例中，第一導電片及第二導電片至少 其中之一具有一凹槽。 [0025] 在本發明之一實施例中，功率半導體封裝結構更包括一 第三功率晶片、一第四功率晶片及一第五導電片。第三 功率晶片具有一第五表面及一相對之第六表面，一第三 控制電極及一第五主功率電極設置於第五表面，一第六 主功率電極設置於第六表面，且第六表面設置於承載件 上，並藉由第六主功率電極與承載件電性連接。第四功 率晶片具有一第七表面及一相對之第八表面，一第四控 制電極及一第七主功率電極設置於第七表面，一第八主 功率電極設置於第八表面，且第八表面設置於第三功率 晶片上。第五導電片電性連接第五主功率電極及第八主 功率電極。第二導電片電性連接第三主功率電極及第七 主功率電極。 [0026] 在本發明之一實施例中，功率半導體封裝結構更包括一 支撐件，設置於承載件及第二功率晶片之間，並支撐第 二功率晶片。其中支撐件為一彈性元件、一電容或一二 極體。 [0027] 為達上述目的，依據本發明之一種功率半導體封裝結構 之製造方法，其步驟包括：設置一第一功率晶片於一承 載件上，且第一功率晶片具有一第一控制電極；設置一 第一導電片於第一功率晶片上；設置一第二功率晶片於 第一導電片上，且第二功率晶片沿垂直承載件之方向之 投影暴露出至少部分第一控制電極；設置一第二導電片 於第二功率晶片上；設置一第三導電片，與第一功率晶 100103070 表單編號A0101 第10頁/共46頁 1002005440-0 201232758 [0028] 片之第一控制電極電性連接；設置一第四導電片，與第 二功率晶片電性連接；以及設置一封裝體，.包覆第一功 率晶片及第二功率晶片。 在本發明之一實施例中’承載件包括矩陣排列之複數承 載單元，複數個第一功率晶片分別設置於該等承載單元 上0 [0029] Ο [0030] [0031] Ο 在本發明之一實施例中，第一導電片與第三導電片以及 第-導電片與第四導電片為—體成型’並組成與該些承 載單兀相對應且呈矩陣排列之複教第一電性連接單元及 複數第二電性連接單元。 在本發明之-實施例巾，封裝體包覆.該純載單元、該 -第電性連接單元及該些第二電性連接單元。 在本發明之—實關巾，該縣載料、軸第-電性 連接早錢該些第二電性連接單元分別包括複數切割通 道。其中該些蝴通道料於矩陣㈣之、些承載單元 时該二第-電,接單元及該些第二電性連接單元之各 =之間，且藉由該些㈣通道將功钟導體封裝結構 [0032] 100103070 其製造方二力率半導體封I結構及 其製&方法是藉由設置於下方的第— 制電極的至少部分未與堆疊於上方之第第—控 直承栽件之方向之投影形成重疊 、片沿垂 第-功直曰口+ 使侍第-控制電極與 行絕緣，再者透過導電片紐連接第—2Γ材料進 刀平日曰片及第二 表單編號A0101 第11頁/共46頁 1002005440-0 201232758 功率晶片之電極’可避免·打線的方式造成的寄生效 應從而實現能夠增加可靠性，並同時降低寄生效應的 影響，進而提升效率。 【實施方式】 [0033] [0034] [0035] 以下將參則目_式，制依據本發明較佳實施例之一 種功率半導體封裂結構及其製造方法，其中相同的元件 將以相同的參照符號加以說明。 凊參照圖3所其為本發明較佳實施狀—種功率半導 體封裝結構3的三維結構示意圖。功率半導體封袭結構3 包括-承載件31、_第一功率晶片32、一第—導電片Μ '-第二功率晶片34、_第二導電片犯以及三 片 36。 — 功半日日片32具有一第一表 控制電極（圖未示出）、一第一主功率電極（圖未示出 )以及-第二主功率電極⑽:未示出）。其中前述之第 -表面與第二表面為相對之二表面，且第二表面為與承 載件31連接之—面。第-控__及第-主功率電極 是設置於第—表面，而第二主功率電極是設置於第二表 面。第—功率晶片32藉由第二主功率電極麻載件 性連接。 100103070 [0036] 第二功率晶片34具有-第三表面、-第四表面、一第二 主功率電極（圖未示出）以及一第四主功率電極（圖： 不出）。其中前述之第三表面與第四表面為相對之二表 面’且第四表面為與第-功率晶片32連接之—面。第三 主功率電極設置於第三表面，第： 表單編號麵 第12頁/共46頁 千电極《又置於第 1002005440-0 201232758 [0037] [0038] ❹ [0039]
四表面。 第一導電片33電性連接第一功率晶片32之第一主功率電 極以及第二功率晶片34之第四主功率電極。第二導電片 35電性連接第二功率晶片34之第三主功率電極。第三導 電片36電性連接第一功率晶片32之第一控制電極。其中 第二功率晶片34沿垂直承載件31之方向之投影暴露出至 少部分第一控制電極。 在本實施例中，由於第一功率晶片32之第一控制電極是 位於第一功率晶片32之邊緣，並與第三導電片36電性連 接。因此，第一功率晶片32之第一控制電極並未與第二 功率晶片34沿垂直承載件31之方向之投影形成重疊。 值得一提的是，就電源轉換器的設計而言，由於當中的 全橋電路及半橋電路具有結構對稱的特點，因此，針對 場效電晶體的選用，一般皆為選取相同規格之晶片。此 外，關於降壓電路，由於所使用的兩個場效電晶體的特 性不盡相同，因而可選用規格不同的晶片。換句話說， 在實際運用上，封裝結構中的晶片將存在如下所述的三 種情況：第一，第一功率晶片32的尺寸等於第二功率晶 片34的尺寸；第二，第一功率晶片32的尺寸大於第二功 率晶片34的尺寸；第三，第一功率晶片32的尺寸小於第 二功率晶片34的尺寸。 本發明中的尺寸包括了面積、邊長等含意，第一功率晶 片32的尺寸等於第二功率晶片34的尺寸意指某一特定放 置方式下第二功率晶片34沿垂直承載件31之方向的投影 100103070 表單編號A0101 第13頁/共46頁 1002005440-0 [0040] 201232758 面與第一功率晶片32沿垂直承載件31之方向的投影面能 夠基本重合，第一功率晶片的尺寸大於第二功率晶片 34的尺寸意指某一特定放置方式下第一功率晶片沿垂 直承載件31之方向的投影面能夠完全覆蓋第二功率晶片 34沿垂直承載件31之方向的投影面第一功率晶片u的 尺寸小於第二功率晶片34的尺寸意指第二功率晶片34之 較長一邊大於第一功率晶片32之較長一邊。 [0041] [0042] [0043] [0044] 另外，圖3所示的封裝形式類似於四方扁平無引腳封裝（
Quad Flat No-lead Package，QFN)，但並不作為必 須的限制條件。本發明也可以用於類似四方扁平有引腳 封裝（Quad Flat Package，QFP)或者雙列直插（
Dual in-Une package，wp)或著其他封裝形式中 。針對不同的封裝形式其對應的製程也需要作適當的調 整’但本文不再贅述，τ文的描述是以四方扁平無引腳 封裝為例。 * . . >. 另外’在本實施例中，第-功率晶片32之第—控制電極 及第二功率晶片34之第三i功率電極分別位於第—功率 曰曰片32及第二功率晶片34之一邊緣的中間位置，但在某 些實施例中，第-功率晶片32之第—控制電極或第二功 率晶片34之第三主功率電極可分別位於第—功率晶⑽ 及第一功率晶片34之一角落位置。 以下請參照圖4A-圖4C，舉例說明對應於三種第_功率晶 片與第一功率晶片之尺寸關係的封裝結構。 請參照圖4A所示，其為本發明較佳實施例之—種功率半 100103070 表單編號A0101 第14頁/共46頁 1002005440-0 201232758 導體封裝結構4Α的截面圖。功率半導體封裝結構4Α包括 一承載件41、一第一功率晶片42A、一第一導電片43、一 第二功率晶片44A、一第二導電片45、一第三導電片46、 一第四導電片47以及一封裝體48。 [0045] Ο 第一功率晶片42A具有一第一控制電極421、一第一主功 率電極422及一第二主功率電極423。其中，第一控制電 極421及第一主功率電極422設置於第一表面F1，第二主 功率電極423設置於第二表面F2。第一功率晶片42A是設 置於承載件41上’並透過第二主功率電極423與承載件41 電性連接。第一導電片43設置於第一.功率晶片4.2A上，並 與第一功率晶片42A之第一主功率電極422電性連接。第 二功率晶片44A具有一第二控制電極441、一第三主功率 電極442及一第四主功率電極443。其中，第二控制電極 441及第三主功率電極442設置於第三表面F3，第四主功 率電極443設置於第四表面F4。第二功率晶片44A設置於 第一導電片43上，並透過苐四主功率電極443與第一導電 片43電性連接。換句話說，第一功率晶片42A之第一主功 率電極422透過第一導電片43與第二功率晶片44A之第四 主功率電極443電性連接。其中，上述電性連接可為通過 一黏合層電性連接，且黏合層是導電膠、導電樹脂、低 溫燒結導電槳或焊錫等導電材料，本發明中其他部分的 電性連接均可透過上述方法實現，以下不再贅述。 第二導電片45設置於第二功率晶片44A上，並與第二功率 晶片44 A的第二主功率電極442電性連接。第三導電片46 之一端與第一功率晶片42A的第一控制電極421電性連接 100103070 表單編號A0101 第15頁/共46頁 1002005440-0 [0046] 201232758 ，而另一端與承载件41電性連接。第四導電片47之一端 與第二功率晶片44A的第二控制電極441電性連接，而另 -端與承載件41電性連接。封裝體48包覆第—功率晶片 42A及第二功率晶片44a。 [0047] [0048] 在實施上，第一導電片43、第二導電月45、第三導電.片 46及第四導電片47為一厚度介於6〇 #111至5〇〇 的金屬 片；或者，第一導電片43、第二導電片45'第三導電片 46或第四導電片47為一金屬片，且材質例如是鐵、銅、 鋁、金或銀’或者是含以上元素之合金或銀。 在本實施例中’第二功率晶片44人的尺寸号於第一功率晶 片42A的尺寸’且第一控制電極421並未與第二功率晶片 44A沿垂直承載件41之方向之投影形成重凌。此外，前述 之第一功率晶片42A與第二功率晶片44A分別為一場效電 晶體（FET) ’特別是金屬氧化物場效電晶體（MOSFET )，但本發明並不限於此，第一功率晶片42A與第二功率 晶片44A也可以是其他功率半導體晶片，如絕緣閘雙極電 晶體（IGBT )或碳化矽（s i C )功率半導體開關元件。在 本實施例中，第一控制電極421與第二控制電極441為場 效電晶體的閘極（gate)，第一主功率電極422與第三主 功率電極442為場效電晶體的源極（source) ’而第二 主功率電極423與第四主功率電極443為場效電晶體的汲 極（drai η ) 0 一般來說，功率半導體晶片均具有主功率電極（如源極 與汲極）以及控制電極（如閘極），但二極體（diode) 不具有控制電極，如第二功率晶片44A為一個二極體時’ 100103070 表單編號A0101 第16頁/共46頁 1002005440-0 [0049] 201232758 [0050] [0051] Ο [0052]
[0053] 則僅具有第三主功率電極442與第四主功率電極443而不 具有第二控制電極441。 由於功率半導體晶片中的功率電極一般輸出電流較大， 控制電極一般輸出電流較小，因此，某些應用場合下， 當電路對控制迴路的寄生參數控制要求不高時，控制電 極可以透過圓形焊線或扁平焊線等製程實現電極引出。 就垂直結構的場效電晶體而言，源極與汲極會被設置在 晶片的正反兩面。由於閘極和源極之間的電壓較低，兩 者之間的絕緣比較容易處理，因此閘極通常會和源極一 起設置在晶片的正面，但是在某些場合也會將汲極和閘 極設置在同一表面。因此，本實施例中第一主功率電極 422與第三主功率電極442也可以是場效電晶體的汲極（ drain)，而第二主功率電極423與第四主功率電極443 也可以是場效電晶體的源極（source >。 本實施例中，僅描述了兩個晶片堆疊的實施方式，但不 限定於此，於某些實施例中，第二功率晶片上可以繼續 堆疊更多的晶片以滿足具體需求，此處不再詳述。 從而，透過上述的組成結構，第一功率晶片42A與第二功 率晶片44A為垂直堆疊的錯位設置，且第一功率晶片42A 的第一控制電極421並未受到第二功率晶片44A的阻隔， 因此，封裝體48將可完整地包覆第一功率晶片42A及第二 功率晶片44A，避免封裝體48内部出現孔洞或氣泡，同時 可以提升封裝體48與第一功率晶片42A及第二功率晶片 44A之間的結合性，從而提升封裝結構的強度與可靠性。 100103070 表單編號A0101 第17頁/共46頁 1002005440-0 201232758 [0054] 其次，第三導電片46將具有較充足的空間連接第一控制 電極421，降低製程的複雜度。另外，透過金屬片材質的 第一導電片43、第二導電片45、第三導電片46及第四導 電片47進行第一、第二功率晶片42A、44A之間、及第一 、第二功率晶片42A、44A與承載件41的電性連接，與習 知採用導線連接之封裝結構相較，將可明顯地減少寄生 效應的影響。 [〇〇55] 同時，第二功率晶片44A在沿垂直承載件41之方向之投影 除了至少部分錯開第一功率晶片42A的第一控制電極421 外，更有部分區域超.出第一功率晶..片_4_2::A:.的..輪廓（out-line)。在封裝失效中，一種常見的失效形式為，由於 封裝體和内部晶片或者金屬電極之間發生分層，而導致 局部應力向晶片傳導，最終導致晶片電氣功能喪失。而 由於這種堆疊交錯結構的存在，封裝體48對第一、第二 功率晶片42A、44A以及金屬電極的包裹更為全面，使得 封裝體48對元件的抓合力更強，同時也使得裂紋的擴展 變得困難。因此，這種堆疊交錯的結構，可以提升器件 的可靠性。 [0056] 接著，請參考圖4B所示，堆疊式晶片的功率半導體封裝 結構4B與功率半導體封裝結構4A的區別在於，設置在上 方的第二功率晶片44B的尺寸是大於設置在下方的第一功 率晶片42B的尺寸，因此於第二功率晶片44B的下方有更 大的懸空部分。在實施上，由於第一、第二功率晶片42B 、44B及承載件41是透過金屬片材質的第一導電片43、第 二導電片45、第三導電片46及第四導電片47進行電性連 100103070 表單編號A0101 第18頁/共46頁 1002005440-0 201232758 [0057] Ο [0058] Ο [0059] 100103070 接。因此’將可避免習知透過打線接合（wire bonding )方式設置導線所產生的壓力與振動，降低功率晶片毀 損的風險。此結構可應用於前述的降壓電路，設置在上 方的第二功率晶片44B可以對應於承受較大電壓的開關元 件。 請參考圖4C所示，功率半導體封裝結構4C與功率半導體 封裝結構4A的區別在於，設置在上方的第二功率晶片44C 的尺寸是小於設置在下方的第一功率晶片42C的尺寸。此 結構可應用於前述的降壓電路，設置在下方的第一功率 晶片42C可以對應於承受較大電流的開關元件，此時，設 置在下方的第一功率晶片42C以及設k：在上方的第二功率 晶片44C的汲極和閘極設置在同一表病:β _ 接著，請參考圖5Α所示，圖5Α是本發明較佳實施例的另 一種功率半導體封裝結構5Α的側視圖。功率半導體封裝 結構5Α與前述功率半導體封裝結構4Α的區別在於，功率 半導體封裝結構5Α的第一導電片53、第二導電片55、第 三導電片56及第Ε9導電片57中至少一個具有至少一凹槽S 。同樣的，對於前述的功率半導體封裝結構4Β或4C也可 採用同樣的方式實現。 在本實施例中，笫一導電片53、第二導電片55、第一功 率晶片42Α及第二功率晶片44Α之間皆是以黏合層進行黏 合。其中，黏合層一般為液態或半固態，例如是導電膠 或焊錫。由於在封裝的過程中將使得元件產生擠壓，為 避免導電膠或焊錫因受到擠壓而擴張至第一功率晶片42Α 或第二功率晶片44Α的外緣，造成第一功率晶片42Α與第 表單編我Α0101 第19頁/共46頁 1002005440-0 201232758 —功率晶片44A上的電極短路，凹槽s將可容置擴張的導 電膠或焊锡’避免其擴張至第一功率晶片42A或第二功率 晶片44A的外側’從而減少導電膠過度溢流，提高封裝的 良率。 [0060] [0061] [0062] 請參考圖5B所示，本發明較佳實施例的另一種功率半導 體封裝結構5B的側視圖。與功率半導體封裝結構4A相較 ’功率半導體封裝結構5B的第三導電片66及第四導電片 67分別具有多個彎折部c。透過彎折部c的設置，功率半 導體封裝結構5B同樣也可以達成避免導電膠過度溢流的 狀況。需特別注意的是，本發明並不限走第三導電片66 及第四導電片67之彎折部c的數量，也不限定彎折部C的 彎折角度及彎折形式。 ' 某些場合下，例如引腳密度比較高，承載件41的尺寸不 足以設置更多的引腳’單純通過承載件41實現和外界連 接比較困難；或者，另外一些對漸裝尺寸暑求相對較低 場合下’有引線的引腳，引線身分由於較高的吸收應力 的能力’所以’其可靠性相對較高如圖6所示，在實際 運用上，將可依據產品的設計或需求，使第四導電片47 的一端直接外露在封裝體48，成為一引腳，而不與承載 件41連接。但實際上，第二導電片45、第一導電片43以 及第三導電片46均可以外露在封裝體48成為引腳。 接著，請參考圖7所示，其為本發明較佳實施例的另一種 功率半導體封裝結構7的侧視圖。為了避免因為第一功率 晶片42B與第二功率晶片44B的尺寸差異過大或因為第一 功率晶片42B與第二功率晶片44B在垂直承載件的方向的 100103070 表單編號A0IO1 第20頁/共46頁 1002005440-0 201232758 技影重送部分太少’而導致細裝的過程中，造成第二 功率晶片她的不穩固，功率半導體封裝結構？還包括_ 支樓件71。在本實施射’切件了丨是設置在承載件η 與第m>i44B之間。其中’支撑件71可以是—彈性 兀件’以提供支撐與緩衝的作用q外，支撐件71也可 以依據產品的實際需求或電路的設計，使用二極體、電 容或其他被動元件。 [0063] Ο ο [0064] 印參考圖8A及圖8B，功率半導體封裝結構8A的特點在於 ，對於封裝結構内部空間要求較高的情況下，可使第二 功率晶片4 4 A沿垂直承載件的方向的投影與部分的第—控 制電極421產生重疊，減小封裝結構的整體體積。另外， 為了避免第二功率晶片44A影響封裝'想:冷8的注入 ，功率半 V體封裝結構8B的第三導電片呈階梯狀，使得第三導 電片86於第一控制電極421附近的厚度小於其他部分的厚 度，從而使第二功率晶片44A的背面與第一功率晶片42A 之第一控制電極421周圍形成較寬裕的空間，而使得封裝 體4 8容易注入，並避免第二功率晶片4“的第四主功率電 極443與第一功率晶片42A的第一控制電極421發生短路 的情況。 接著’請參考圖9所示，在本實施例中，功率半導體封裝 結構9還包括一第三功率晶片42D、一第四功率晶片44D以 及第五導電片49。第三功率晶片42D具有一第五表面F5、 一第六表面F6、一第三控制電極424、一第五主功率電極 425以及一第六主功率電極426。其中前述的第五表面F5 與第六表面F6為相對的二表面。第三控制電極424及第五 100103070 表單編號A0101 第21頁/共46頁 1002005440-0 201232758 主功率電極425是設置於第五表面F5，而第六主功率電極 426是設置於第六表面F6。第三功率晶片42D透過第六主 功率電極426與承載件41電性連接。第四功率晶片44D具 有苐七表面F7、一第八表面F8、一第四控制電極444、 一第七主功率電極445以及一第八主功率電極446。其中 前述的第七表面F7與第八表面F8為相對的二表面。第四 控制電極444及第七主功率電極445設置於第七表面F7， 而第八主功率電極446設置於第八表面F8。第五導電片49 電性連接第五主功率電極425及第八主功率電極446，而 第二導電片45電性連接第三主功率電極442及第七主功率 電極445。具體來說’第三功率晶片42D與第四功率晶片 44D的設置關係與第一功率晶片42A與第二功率晶片44A 的設置關係相同，且第一功率晶片42 A '第二功率晶片 44A、第三功率晶片42D與第四功率晶片44D構成一全橋 電路。 [0065] 需要特別注意的是，在本實施例中是以_第三功率晶片42D 的尺寸等於第四功率晶片4的尺寸為例，然而並非以此 為限。在實際運用上，也可以選用第三功率晶片42D的尺 寸大於或小於第四功率晶片44D的尺寸。 [0066] 接者’請參考圖1 0所示’本發明較佳實施例的另—種功 率半導體封裝結構1 0的侧視圖。與功率半導體封褒結構 4 A相較’功率半導體封裝結構1 〇的第一電性連接件1 〇 6及 第二電性連接件107分別為一焊線。在某些應用場合下， 電路對控制回路的寄生參數控制要求不高。此時，第― 控制電極4 21及第二控制電極4 41可搭配第一電性連接件 100103070 表單編號A0101 第22頁/共46頁 1002005440-0 201232758 106及苐一電性連接件1 〇7而透過打線接合（wire bonding)的方式將電極引出。 [0067]接著’以下請參考圖11的流程圖並配合圖4A所示，說明 本發明較佳實施例的功率半導體封裝結構的製造方法， 其是與例如上述的堆疊式晶片的功率半導體封裝結構4A 配合使用。功率半導體封裝結構的製造方法是包括步驟 S01〜S07。 [0068]步驟S01是設置一第一功率晶片42A在一承載件41上，且 0 第一功率晶片42么具有一第一控制電極421。在本實施例 中，第一功率晶片42A具有一第一控制電極421、一第一 主功率電極422及一第二主功率電極423。其中，第一功 率晶片42A之第二主功率電極423是透遜一黏合層與承載 件41電性連接。 [0069]
[0070] 步驟S02是設置一第一導電片43在第一功率晶片42A上。 在本實施例中’第一導電片43與第一功率晶片42A的第一 主功率電極422電性連接。 .· - Μ ' a S 1 " ? Γ." f 'i: 步驟S03是設置一第二功率晶片44A在第一導電片43上， 且第二功率晶片44A沿垂直承載件41之方向之投影暴露出 至少部分第一控制電極421。在本實施例中，第二功率晶 片44A具有一第二控制電極441、一第三主功率電極442 及一第四主功率電極443。其中，第一導電片43設置在第 四主功率電極443上。由於第二功率晶片44A沿蚕直承載 件41之方向之投影並未與第一功率晶片42A的第一控制電 極421形成重疊。因此可以避免第一控制電極421與第四 100103070 表單編號A0101 第23頁/共46頁 1002005440-0 201232758 [0071] [0072] [0073] [0074] [0075] [0076] 100103070 主功率電極443形成導通，而不需要添加額外的保護材料 來對第一控制電極421與第四主功率電極443進行絕緣。 步驟S04是設置-第二導電片45在第二功率晶片44A上。 在本實施例中’第二導電片45與第二功率晶片44A的第三 主功率電極442電性連接。 步驟S05是設置-第三導電片46，與第—功率晶片m的 第一控制電極4 21電性連接》在本實施例中，第三導電片 46的一端與第一功率晶片42A的第一控制電極421電性連 接’而另一端與承載件41電性連接。 步驟S06是設置一第四導電片47，與第二功率晶片44A的 一電極電性連接。在本實施例中，第四導電片的一端 與第二功率晶片44A的第二控制電極441電性連接，而另 一端與承載件41電性連接。 步驟S07是設置一封裝體48，包覆第一功率晶片42A及第 二功率晶片44A。在實施上，承載件41可以是電路板，其 上具有電路佈線。 當然，上述製程後續之表面處理、分板、測試等步驟不 是本發明之要點，故此略過。此外’製程令根據需要加 入的一些輔助製程在描述中也被略過，如玫置黏合層以 及超音波清洗、等離子體清洗、基板烘烤等等。 另外，功率半導體封裝結構的製造方法，也可以與上述 的功率半導體封裝結構4B、4C配合使用。由於功率半導 體封裝結構4B、4C的製造方法與上述實施例的功率半導 體封裝結構4A的製造方法相同，故在此不再贅述。換句 表單編號A0101 笫24頁/共46頁 1002005440-0 201232758 [0077] Ο [0078]
話說，本發明的功率半導體封裝結構的製造方法，可適 用於第一功率晶片的尺寸等於第二功率晶片的尺寸；第 一功率晶片的尺寸大於第二功率晶片的尺寸；以及第一 功率晶片的尺寸小於第二功率晶片的尺寸。 另外，為了簡化封裝製程，可同時將多個功率半導體封 裝結構排列成矩陣，並同時對多個排列成矩陣的功率半 導體封裝結構進行上述步驟S01〜S07，在此製程中用以 連接第二功率晶片44A的第二控制電極441與第三主功率 電極442的第二導電片45和第四導電片47以同一金屬片製 成，如圖12A所示。另外，第一導電片43和第三導電片46 也可以依據相同的作法而以同一金屬片製成。接著，在 步驟S07即封裝體48包覆第一功率晶片42A與第二功率晶 片44A後，增加一切割步驟S08,其是沿A-A線及B-B線進 行切割，即可完成多個如圖12B所示的功率半導體封裝結 構 12B。 另外，上述步驟僅為本發明製程中的必要步驟，並不限 定各步驟的順序，其順序與各實際應用情況不同。例如 ，針對控制電極採用金屬片引出的方式，上述S05步驟與 S02步驟同時完成，S06步驟與S04步驟同時完成。針對 採用焊線製程完成控制電極之引出方式，則依S01〜S07 步驟順序完成。又例如，採用首先並行分別將第一功率 晶片42A、承載件41、第一導電片43和第三導電片46以 及第二功率晶片44A、第二導電片45和第四導電片47組裝 好，隨後再實現兩者的組裝，亦即先分別完成步驟S02與 步驟S05以及步驟S04與步驟S06後再完成步驟S03，隨後 100103070 表單編號A0101 第25頁/共46頁 1002005440-0 201232758 完成步驟S07。採用此做法的一個優勢是有機會在分部組 裝的過程中分別對封裝半成品進行電性能測試，以篩選 掉不良品，以提升產品的良率，降低損耗。當然，組裝 製程也可以有很多其他的變化形式，在此不予繁複列舉 〇 [0079] 綜上所述，因依據本發明之一種功率半導體封裝結構及 其製造方法是藉由設置於下方的第一功率晶片之第一電 極的至少部分未與堆疊於上方之第二功率晶片沿垂直承 載件之方向之投影形成重疊，使得第一控制電極與第二 功率晶片底部之間將不需要添加額外的保護材料進行絕 緣，再者透過導電片電性連接第一功率晶片及第二功率 晶片之電極，可避免利用打線的方式造成的寄生效應。 從而實現能夠增加可靠性，並同時降低寄生效應的影響 ，進而提升效率。 [0080] 以上所述僅為舉例性，而非為限制〖生者。任何未脫離本 發明之精神與範_，而對其進行之等效修改或變更，均 應包括於後附之申請專利範圍中。 【圖式簡單說明】 [0081] 圖1A為一種習知之全橋電路之示意圖； 圖1B為一種習知之降壓電路之示意圖； 圖2A為一種習知之功率半導體封裝結構之示意圖； 圖2B為一種習知之功率半導體封裝結構之侧視圖； 圖3為依據本發明較佳實施例之一種功率半導體封裝結構 的示意圖； 圖4A為依據本發明較佳實施例之一種功率半導體封裝結 100103070 表單編號A0101 第26頁/共46頁 1002005440-0 201232758 構的截面圖； 圖4B為依據本發明較佳實施例之另一種功率半導體封裝 結構的截面圖； 圖4C為依據本發明較佳實施例之一種功率半導體封裝結 構的截面圖； 圖5A至圖1 0為依據本發明較佳實施例之一種功率半導體 封裝結構之變化態樣的示意圖； 圖11為依據本發明較佳實施例之功率半導體封裝結構之 製造方法流程圖；以及 Ο [0082] 100103070 圖12A至圖12B為依據本發明較佳實施例之一種功率半導 體封裝結構的示意圖。 【主要元件符號說明】 1A :全橋電路 1B :降壓電路 106 :第一電性連接件 107 :第二電性連接件 11.場效電晶體 2A、2B、3、4A、4B、4C、5A、5B、7、8A、8B、9、10 、12B :功率半導體封裝結構 21 :導線架 2 2 .晶片 23 :導線 24、48 :封裝體 2 5 :間隔件 31、 41 :承載件 32、 42A、42B、42C :第一功率晶片 表單編號A0101 第27頁/共46頁 1002005440-0 201232758 33、 43、53 :第一導電片 34、 44A、44B、44C :第二功率晶片 35、 45、55 :第二導電片 36、 46、56、66、86 :第三導電片 421 :第一控制電極 422 :第一主功率電極 423 :第二主功率電極 424 :第三控制電極 425 :第五主功率電極 426 :第六主功率電極 42D ··第三功率晶片 44D :第四功率晶片 441 :第二控制電極 442 :第三主功率電極 443 :第四主功率電極 444 :第四控制電極 445 :第七主功率電極 446 :第八主功率電極 47、57、67 :第四導電片 49 :第五導電片 71 :支撐件 C :彎折部 F1 :第一表面 F2 :第二表面 F3 :第三表面 F4 :第四表面 100103070 表單編號A0101 第28頁/共46頁 1002005440-0 201232758 F5 :第五表面 F6 :第六表面 F7 :第七表面 F 8 :第八表面 S :凹槽 S01〜S07 :製造方法的步驟 ❹ 100103070 表單編號A0101 第29頁/共46頁 1002005440-0

Claims (1)

  1. 201232758 七、申請專利範圍： 1 . 一種功率半導體封裝結構，包括： 一承載件； 一第一功率晶片，具有一第一表面及一相對之第二表面， 一第一控制電極及一第一主功率電極設置於該第一表面， 一第二主功率電極設置於該第二表面，該第二表面設置於 該承載件上，且藉由該第二主功率電極與該承載件電性連 接， 一第二功率晶片，具有一第三表面及一相對之第四表面， 一第三主功率電極設置於該第三表面，一第四主功率電極 設置於該第四表面，該第四表面設置於該第一功率晶片上 一第一導電片，電性連接該第一主功率電極及該第四主功 率電極； 一第二導電片，電性連接該第三主功率電極；以及 一第三導電片，電性連接該第一控制電極； 其中該第二功率晶片沿垂直該承載件之方向之投影暴露出 至少部分該第一控制電極。 2 . —種功率半導體封裝結構，包括： 一承載件； 一第一功率晶片，具有一第一表面及一相對之第二表面， 一第一控制電極及一第一主功率電極設置於該第一表面， 一第二主功率電極設置於該第二表面，該第二表面設置於 該承載件上，且藉由該第二主功率電極與該承載件電性連 接， 100103070 表單編號A0101 第30頁/共46頁 1002005440-0 201232758 功率晶片’具有一第三表 一笛_ 弟四表面， ;主功钱極設置於該第三表面，-第四主功率電極 设置於該第四表面，該第四表面設置於該第-功率晶片上 > 一第一導電片 率電極；以及 電性連接該第一主功率電極及該第 四主功 一第二導電片，電性連接該第三主功率電極； 其中該第二功率晶片之尺寸不小於該第-功率晶片之尺寸 Ο 〇第_功率晶片沿垂直顿載件之方向之投影暴露出 至少部分該第一控制電極。 如申請專利_第！項或第2項所.述之功率半導體封裝結構 ’其中該第二功率晶片沿垂直該承載件之方向之投影暴露 出全部之該第一控制電極。…… 如申請專利範圍第1項所述之功率半導體封裝結構其中 該第二功率晶片更包括： 一第二控制電極，設置於該第三表面；以及
    一第四導電片，電性連接該第二控制電極。 如申凊專利範圍第4項所述之功率半導趙封裝結構，其中 該第-導電片、該第二導電片、該第三導電片及該第四導 電片為一金屬片。 如申請專利範圍第4項所述之功率半導體封裝結構，其中 該第-導電片、該第二導電片、該第三導電片及該第四導 電片至少其中之一具有一凹槽。 如申清專利||圍第4項所述之功率半導體封裝結構，其令 100103070 該第-導電片、該第二導電片、該第三導電片及該第四導 電片至少其中之一具有複數彎折部。 1002005440-0 表單編號A0101 第31頁/共46頁 201232758 100103070 8 10 11 . 12 . 13 . 如申請專利範圍第 括： 4項所述之功率半導體封裝結構，更包 該第—功率晶片、該第二功率晶片、邹分 該第:導:二:第一導電片、部分該第二導電片、部分 =-導電片、該第三導電片及該第四導電片至少其片 電性連接至該承載件，並凸出至該封裝體外。 =請專圍第4述之功率半導體封裝結構， ”玄第二導電片呈階梯狀， 、中 度小於其他料之厚度/連接控制雜之端部厚 ▲如申請專利範圍第2項所述之功率半導截封襄 該第二功率晶片更包括： —第二控制電極’設置於該第三表面； 結構，其中 1 一電性連接件，電性連接該第一控制電極；以及 —第二電性連接件’電性連接該第二控制電極。 如申請專利範圍第i 〇項所述之功率半導體封裝結構，复中 该第一導電片及該第二導電片為—金·，該第_電性 接件及該第二電性連接件為一焊線。 如申請專利_第1()項所述之功率何體縣結構，其中 該第-導電片及該第二導電片至少其中之_具有一凹槽。 如申請專利範圍第4項或第1〇項所述之功率半導體封震結 構，更包括： ^ ° 第三功率晶片，具有一第五表面及一相對之第六表面， 第三控制電極及一第五主功率電極設置於該第五表面， 第六主功率電極設置於該第六表面，該第六表面設置於 該承載件上，且藉由該第六主功率電極與該承載件 表單編號A0101 第32頁/共46頁 電性連 1002005440-0 201232758 接； 一第四功率晶片，具有一第七表面及一相對之第八表面， 一第四控制電極及一第七主功率電極設置於該第七表面， 一第八主功率電極設置於該第八表面，該第八表面設置於 該第三功率晶片上；以及 一第五導電片，電性連接該第五主功率電極及該第八主功 率電極， 其中該第二導電片電性連接該第三主功率電極及該第七主 功率電極。 〇 14 .如申請專利範圍第4項或第10項所述之功率半導體封裝結 構，更包括： 一支撐件，設置於該承載件及該第二功率晶片之間，並支 撐該第二功率晶片。 15 .如申請專利範圍第14項所述之功率半導體封裝結構，其中 該支撐件為一彈性元件、一電容或一二極體。 16 . —種功率半導體封裝結構之製造方法，其步驟包括： 設置一第一功率晶片於一承載件上，且該第一功率晶片具 〇 有一第一控制電極； 設置一第一導電片於該第一功率晶片上； 設置一第二功率晶片於該第一導電片上，且該第二功率晶 片沿垂直該承載件之方向之投影暴露出至少部分該第一控 制電極； 設置一第二導電片於該第二功率晶片上； 設置一第三導電片，與該第一功率晶片之該第一控制電極 電性連接； 設置一第四導電片，與該第二功率晶片電性連接；以及 100103070 表單編號A0101 第33頁/共46頁 1002005440-0 201232758 設置一封裝體，包覆該第一功率晶片及該第二功率晶片。 17 .如申請專利範圍第16項所述之製造方法，其中該承載件包 括矩陣排列之複數承載單元，複數個該第一功率晶片分別 設置於該些承載單元上。 18 .如申請專利範圍第17項所述之製造方法，其中該第一導電 片與該第三導電片以及該第二導電片與該第四導電片為一 體成型，並組成與該些承載單元相對應且呈矩陣排列之複 數第一電性連接單元及複數第二電性連接單元。 19 .如申請專利範圍第18項所述之製造方法，其中該封裝體包 覆該些承載單元、該些第一電性連接單元及該些第二電性 連接單元。 20 .如申請專利範圍第19項所述之製造方法，其中該些承載單 元、該些第一電性連接單元及該些第二電性連接單元分別 包括複數切割通道，其中該些切割通道對應於矩陣排列之 該些承載單元、該些第一電性連接單元及該些第二電性連 接單元之各單元之間，且藉由該些切割通道將該功率半導 體封裝結構分離。 100103070 表單編號A0101 第34頁/共46頁 1002005440-0
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI582919B (zh) * 2015-12-31 2017-05-11 力成科技股份有限公司 無基板扇出型多晶片封裝構造及其製造方法
CN113113379A (zh) * 2021-04-13 2021-07-13 马鞍山市槟城电子有限公司 芯片封装结构

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2959350B1 (fr) * 2010-04-26 2012-08-31 Commissariat Energie Atomique Procede de fabrication d?un dispositif microelectronique et dispositif microelectronique ainsi fabrique
KR101278393B1 (ko) * 2010-11-01 2013-06-24 삼성전기주식회사 파워 패키지 모듈 및 그의 제조방법
US20140001480A1 (en) * 2012-07-02 2014-01-02 Infineon Technologies Ag Lead Frame Packages and Methods of Formation Thereof
US20140063744A1 (en) * 2012-09-05 2014-03-06 Texas Instruments Incorporated Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
US9478484B2 (en) 2012-10-19 2016-10-25 Infineon Technologies Austria Ag Semiconductor packages and methods of formation thereof
JP5966921B2 (ja) * 2012-12-28 2016-08-10 トヨタ自動車株式会社 半導体モジュールの製造方法
US9681558B2 (en) 2014-08-12 2017-06-13 Infineon Technologies Ag Module with integrated power electronic circuitry and logic circuitry
US10211158B2 (en) 2014-10-31 2019-02-19 Infineon Technologies Ag Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module
CN106298724B (zh) * 2015-06-25 2019-05-10 台达电子工业股份有限公司 塑封型功率模块
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US20170133316A1 (en) * 2015-09-25 2017-05-11 Tesla Motors, Inc. Semiconductor device with stacked terminals
US10121742B2 (en) * 2017-03-15 2018-11-06 Amkor Technology, Inc. Method of forming a packaged semiconductor device using ganged conductive connective assembly and structure
US10002821B1 (en) * 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
CN107958905B (zh) * 2017-12-11 2024-06-21 柳州臻驱电控科技有限公司 功率半导体模块衬底
KR20190071111A (ko) * 2017-12-14 2019-06-24 삼성전자주식회사 엑스선 검사 장비 및 이를 이용하는 반도체 장치 제조 방법
US11227818B2 (en) * 2019-07-30 2022-01-18 UTAC Headquarters Pte. Ltd. Stacked dies electrically connected to a package substrate by lead terminals
CN110459667B (zh) * 2019-08-15 2024-04-23 安徽芯瑞达科技股份有限公司 一种led倒装基板

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1557685A (en) * 1976-02-02 1979-12-12 Fairchild Camera Instr Co Optically coupled isolator device
JPH0671062B2 (ja) * 1989-08-30 1994-09-07 株式会社東芝 樹脂封止型半導体装置
CA2218307C (en) * 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
JP2000068444A (ja) * 1998-08-26 2000-03-03 Mitsubishi Electric Corp 半導体装置
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
TW450432U (en) * 2000-06-15 2001-08-11 Siliconix Taiwan Ltd Connecting structure of power transistor
JP2002329836A (ja) * 2001-05-02 2002-11-15 Mitsubishi Electric Corp 半導体装置および配線フィルム
JP2003298002A (ja) * 2002-04-02 2003-10-17 Mitsubishi Electric Corp 半導体モジュール
US6683385B2 (en) * 2002-04-23 2004-01-27 Ultratera Corporation Low profile stack semiconductor package
DE10352946B4 (de) * 2003-11-11 2007-04-05 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP4752369B2 (ja) * 2004-08-24 2011-08-17 ソニー株式会社 半導体装置および基板
CN101326636A (zh) * 2005-12-09 2008-12-17 飞兆半导体公司 用于组装顶部与底部暴露的封装半导体的装置和方法
TW200739758A (en) * 2005-12-09 2007-10-16 Fairchild Semiconductor Corporaton Device and method for assembling a top and bottom exposed packaged semiconductor
US20070138628A1 (en) * 2005-12-15 2007-06-21 Lam Ken M Apparatus and method for increasing the quantity of discrete electronic components in an integrated circuit package
TW200814513A (en) * 2006-09-06 2008-03-16 Delta Electronics Inc Power semiconductor device and circuit module using the same
CN101140917A (zh) * 2006-09-08 2008-03-12 台达电子工业股份有限公司 功率半导体装置及使用该装置的电路模块
TWI358815B (en) * 2006-09-12 2012-02-21 Chipmos Technologies Inc Stacked chip package structure with lead-frame hav
US7880309B2 (en) * 2007-07-30 2011-02-01 Qimonda Ag Arrangement of stacked integrated circuit dice having a direct electrical connection
US7696612B2 (en) * 2008-01-28 2010-04-13 Fairchild Semiconductor Corporation Multiphase synchronous buck converter
US8124449B2 (en) * 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
KR20100109243A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 반도체 패키지
JP5271861B2 (ja) * 2009-10-07 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI582919B (zh) * 2015-12-31 2017-05-11 力成科技股份有限公司 無基板扇出型多晶片封裝構造及其製造方法
CN113113379A (zh) * 2021-04-13 2021-07-13 马鞍山市槟城电子有限公司 芯片封装结构

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