TW201140810A - Semiconductor device - Google Patents

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TW201140810A
TW201140810A TW100110712A TW100110712A TW201140810A TW 201140810 A TW201140810 A TW 201140810A TW 100110712 A TW100110712 A TW 100110712A TW 100110712 A TW100110712 A TW 100110712A TW 201140810 A TW201140810 A TW 201140810A
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Fujio Masuoka
Hiroki Nakamura
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Unisantis Electronics Jp Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description

201140810 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置。 【先前技術】 半導體裝置、尤其是使用M0S(Metal 〇xide Semiconductor ;金屬氧化物半導體）電晶體之積體電路係 邁向高積體化。隨著該高積體化，其中所用之M0S電晶體 係微細化至奈米領域。數位電路之基本電路雖為反相器 • (inverter)電路，但構成該反相器電路之M0S電晶體的微 細化進展時，會有下述問題：漏電流之抑制變得困難，因 熱載子效應（Hot-Carrier)造成可靠性之降低，且難以由所 品之電置確保之要求減小電路之佔有面積。為了解決上 述問題，提案有一種在垂直方向將源極、閘極、汲極配置 在基板，且閘極包圍矽柱之構造的環繞閘極電晶體 (Surrounding Gate Transistor ; SGT)，且提案一種使用 鲁 pMOS 及 nMOS SGT 之 CMOS(Complementary Metal-Oxide
Semiconductor;互補式金屬氧化物半導體）反相器電路（例 如非專利文獻1)。 以2個反相器及2個選擇電晶體來構成SRAM(Static Random Access Memory ;靜態隨機存取記憶體）。當利用使 用習知之SGT的CMOS反相器電路來構成時，係以2個pm〇s SGT及4個nMOS SGT來構成。亦即，利用使用習知之 的CMOS反相器電路之SRAM係由合計6個柱所構成。 (先前技術文獻） 4 322797 201140810 (非專利文獻） (非專利文獻1) S.Watanabe、K.Tsuchida、D. Takashima、Y. Oowaki、 A.Nitayama、K.Hieda、H.Takato、K. Sunouchi、 F. Horiguchi、K. Ohuchi、F. Masuoka、H. Hara、“A Nobel Circuit Technology with Surrounding Gate Transistors (SGT，s) for Ultra High Density DRAM’ s”、IEEE JSSC、 Vol. 30、No. 9、1995. ®【發明内容】 (發明所欲解決之課題）
因此，藉由利用1個柱來構成反相器，而以2個柱構 成2個反相器，並藉由利用2個柱來構成2個選擇電晶體， 而以合計4個柱構成SRAM，藉此提供一種高積體之CMOS SRAM。 (解決課題之手段） 本發明之一態樣係一種具備以行列狀配列在基板上 之2個反相器及2個選擇電晶體的半導體裝置，該半導體 裝置之特徵為具備： 第一列（row)第二行（column)之第1反相器、第二列 第一行之第2反相器、第一列第一行之選擇電晶體、以及 第二列第二行之選擇電晶體； 該第一列第二行之第1反相器，具有： 第1之第1導電獾半導體、極性與該第1之第1導電 型半導體不同之第1之第2導電型半導體、及配置在前述 5 322797 201140810 電型半導體與前述第1之第2導電型半導體 緣物成為—體而相對於基板垂直地延伸之1 配置在前述第1之 與前述第1之第！ ^ 電1 +導體之上，且其極性 高濃度半導體導電财導财同m2導電型 配置在前述第1之第1導電 與前述第1之第！導 _ ，且其極性 高濃度半導體；電Μ導體不同之第2之第2導電型 斑前:C1之第2導電型半導體之上，且其極性 高濃=導電型半導體不同之第1之第1導電型 配置在前述第丨之第2導電型半導體之下， 與^第^之“導電型半導體不同之^之^導電型 巧》辰度半導體；
第1之第1導 之間的第1絕 個第1柱； 匕圍則述第1柱之第1閘極絕緣物；及 包圍前述第1閘極絕緣物之第1閘極導電體； 該第二列第一行之第2反相器，具有： …第2之第1導電型半導體、極性與該第2之第1導電 型半導體不同之第2之第2導電型半導體、及配置在前述 第2之第1導電型半導體與前述第2之第2導電型半導體 之間的第2絕緣物成為一體而相對於基板垂直地延伸之j 個第2柱； 配置在則述第2之第1導電型半導體之上，且其極性 6 322797 201140810 與則述第2之第1導電型半導體不同之第3之第2導 高濃度半導體； 配置在前述第2之第1導電型半導體之下，且其極性 與則述第2之第1導電型半導體不同之第4之第 高濃度半導體；
配置在前述第2之第2導電型半導體之上，且其極性 與前述第2之第2導電型半導體不同之第3之第 高濃度半導體； 义配置在前述第2之第2導電型半導體之下，且其極性 與前述第2之第2導電型半導體不同之第4之第1導電型 高濃度半導體； 包圍2述第2柱之第2閘極絕緣物；及 匕圍如述第2閉極絕緣物之第2閘極導電體； 該第-列第一行之選擇電晶體，具有：
由第3之第丨導電型半導體所構成的第3柱； 也前第3之第1導電型半導體之上’且其極性 高濃丄;導電型半導體不同之第5之第2導電型 與前述第3之第、1 …導電型半導體之下’且其極性 高濃度半導體 導體不同之第6之第2導電型 包圍4述苐3柱之第3閘極絕緣物；及 -逃第3閘極絕緣物之第3閘極體； 該第-列第二行之選擇電晶體，具有： 322797 7 201140810 由第4之第1導電型半導體所構成的第4柱； 配置在前述第4之第1導電型半導體之上，且其極性 與前述第4之第1導電型半導體不同之第7之第2二 高濃度半導體； 配置在前述第4之第1導電型半導體之下，且1極性 ”前述第4之第1導電型半導體不同之第8之 鬲濃度半導體； 电1 包圍前述第4柱之第4閘極絕緣物；及 包圍前述第4閘極絕緣物之第4閘極導電體。 再者’本發明之較佳態樣係如前述記载之半導體裝 ，用《% 其中，第2之第1導電型高濃度半 :r濃―8之第2導電心= 連接第㈣剛細㈣極導電體相 第4之第1導電型高濃度半導體、 高濃度半導體與第6之第2導電型高濃度 第6之第2導電型高濃度半導 連接， 連接。 、弟1閘極導電體相 =者，本發明之難態樣係如前述記載 置，其中，半導體係為矽。 導體裝 2:’本發明之較嶋係如前述記載 置’其中’第！導電型為p型’第2導電型為η型體震 322797 8 201140810 (發明之效果） 本發明之一態樣係一種具備以行列狀配列在基板上 之2個反相器及2個選擇電晶體的半導體裝置， 裝置之特徵為具備： 第一列（row)第二行（c〇iumn)之第j反相器、第二列 第一行之第2反相器、第一列第一行之選擇電晶體、以及 第二列第二行之選擇電晶體；該第一列第二行之第丨反相 器，具有：
第1之第1導電型半導體、極性與該第丨之第丄導電 型半導體不同之第1之第2導電型半導體、及配置在前述 第1之第1導電型半導體與前述第i之第2導電型半導體 之間的第1絕緣物成為—體而相對於基板垂直地 ^ 個第1柱； 且其極性 2導電型 且其極性 2導電型 且其極性 1導電型 且其極性 1導電型 配置在則述第1之第1導電型半導體之上， ^述第1之第丨導電型半導體不同之第i之第 • 高濃度半導體； 义配置在則述第丨之第丨導電型半導體之下， 述第1之第1導電型半導體不同之第2之第 高濃度半導體； 配置在前述第1之第2導電型半導體之上， ::述第1之第2導電型半導體不同之第！之第 向濃度半導體； I」己5則述第1之第2導電型半導體之下， 第1之第2導電型半導體不同之第2之第 322797 9 201140810 高濃度半導體，· 包圍别述第1柱之第1閘極絕緣物；及 包圍别述第1閘極絕緣物之第1閘極導電體； 該第二列第一行之第2反相器，具有： 第2之第1導電型半導體、極性與該第2之第1導電 型半導體不同之第2之第2導電型半導體、及配置在前述 第2之第1 ^電型半導體與前述第2之第2導電型半導體 之間的第2 _物成為-體而相對於基板垂直地延伸之1 個第2柱； 」己置在前述第2之第！導電型半導體之上，且其極性 與前述第2之第1導電型半導體不同之第3之第2導電型 向濃度半導體； 配置在前述第2之第！導電型半導體之下，且其極性 與前述第2之第1導電型丰莫_ 高遭度半導體丨不同之第4之第2導電型 配置在前述第2之第2導電型半導體之 與前述第2之第2導電型半詩。生 高濃度半導體；㈣導體不同之弟3之第1導電型 配置在前述第2之第2導電型丰宴與 與前述第2之第2導電型半==下’且其極性 高湲度半導體； ㈣不同之心之第1導電型 包圍前述第2柱之第2間極絕緣物；及 包圍前述第2閘極絕緣物之第2間極. 該第一列第-行之選擇電晶體，具有：， 322797 10 201140810 23之第1導電型半導體所構成的第3柱； -己置在前述第3之第丨導電型 與前述第3之第丨導雷刑主道 上，且其極性 昂丄導電型半導體不同之第5之筮9曾 高濃度半導體； 个丨^弟3之第2導電型 與前3之第1導電型半導體之下，且其極性 」 f 1導電型半導體不同之第6之第2導電型 W農度半導
包圍前述第3柱之第3閘極絕緣物；及 包圍前述第3閘極絕緣物之第3閘極導電體； 該第二列第二行之選擇電晶體，具有： 由第4之第1導電型半導體所構成的第4柱·， 二配置在前述第4之第1導電型半導體之上，且其極性 與則述第4之第1導電型半導體不同之第7之第2導電型 高濃度半導體； 配置在前述第4之第1導電型半導體之下，且其極性 春與前述第4之第1導電型半導體不同之第8之第2導電型 高濃度半導體； 包圍前述第4柱之第4閘極絕緣物；及 包圍前述第4閘極絕緣物之第4閘極導電體； 本發明係藉由半導體裝置，利用1個柱來構成反相 器，以2個柱來構成2個反相器，以2個柱來構成2個選 擇電晶體，以合計4個柱來構成SRAM，藉此可提供一種高 積體之CMOS SRAM。 再者，本發明係藉由前述記載之半導體裝置，可構成 11 322797 201140810 SRAM ’且可提供高積體之CMOS SRAM。該半導體裝置中， 第2之第1導電型高濃度半導體、第2之第2導電型高濃 度半導體與第8之第2導電型高濃度半導體相連接； 第8之第2導電型高濃度半導體與第2閘極導電體相 連接； 第4之第1導電型高濃度半導體、第4之第2導電型 高濃度半導體與第6之第2導電型高濃度半導體相連接； 第6之第2導電型高濃度半導體與第i閘極導電體相 連接。 再者，本發明係藉由前述記載之半導體裝置，可提供 利用矽之高積體的CMOS SRAM。其中，半導體係為矽。 再者，本發明係藉由前述記載之半導體裝置，可將選擇 電晶體作成為η型電晶體。其中，第i導電型為？型，第 2導電型為η型 【實施方式】 將本發明之半導體裝置的平面圖及剖面構造分別顯 示在第1圖（a)、（b)、（c)。第i圖⑷為平面圖，第‘i圖 (b)為X —X’剖面圖，第i圖（〇)為γ —γ，剖面圖。 此外，第72圖係本發明之半導體裝置的圖式、及與 圖式相對之等效電路的圖，第73圖係本發明之半導體裝置 之圖式’及以1比1顯示等效電路的圖式。 (實施例1) 在本實施例中，半導體裝置的特徵係具備：第一列第 H 1反相H 501 ’其具有：第i之ρ型石夕137、極性 322797 12 201140810 與f第1之p型石夕137不同之第型矽1〇4、及配置 在刖述第1之p型矽137與前述第〗之n型矽1〇4之間的 第1之絕緣物112成為一體而相對於基板垂直地延伸之j 個第1柱， 卜配置在前述第1之P型矽137之上，且其極性與前述 第1之p型石夕137不同的第1之η型高濃度矽182， 配置在前述第1之Ρ型矽137之下，且其極性與前述 第1之Ρ型石夕137不同的第^型高濃度矽⑷， 酉己置在前述第1之η型石夕104之上，且其極性與前述 第1之η型石夕104不同的第型高濃度石夕186， 配置在剛述第1之n型矽104之下，且其極性與前述 第1之η型石夕1〇4不同的第2之p型高濃度石夕143， 包圍前述第1柱之第1閘極絕緣物176 ,及 包圍刖述第1閘極絕緣物176之第1閘極導電體167; 第二列第一行之第2反相器5〇2,其具有：第2ip 修型石夕丄極性與該第2之口型石夕不同之第2之^型石夕、及配 置在前述第2之P型矽與前述第2之η型矽之間的第2之 絕緣物U3成為—體而相對於基板垂直地延伸之1個第2 柱， 配置在前述第2之P型石夕之上，且其極性與前述第2 之P財不’第3之„型高濃度石夕， 配置在前述第2之P型石夕之下，且其極性與前述第2 之P型矽不同的第4之n型高濃度矽， 配置在前述第2之η型石夕之上’且其極性與前述第2 322797 13 201140810 之η财不同的第3之？型高濃度石夕， 之n 述第2之"型石夕之下’且其極性與前述第2 之11型矽：同的第4之p型高濃度石夕， 匕圍^述第2柱之第2閘極絕緣物177，及 刖述第2閘極絕緣物Π7之第2閘極導電體168; 丨第行之選擇電晶體503，其具有：由第 P型石夕136所構成的第3柱， 有由第3之
第二前述第3之P型錢之上，且其極性與前述 P3L: 136不同的第5之n型高濃度矽18卜 =置在别述第3《ρ财136之下，且其極性與前述 P f矽136不同之第6之η型高濃度矽140， 包圍則述第3柱之第3閘極絕緣物175，及 、包圍刖述第3間極絕緣物175之第3閘極導電體166; 以及 第一列第二行之選擇電晶體504,其具有：由第4之 • Ρ型矽所構成的第4柱， 配置在前述第4之Ρ型石夕之上，且其極性與前述第4 之Ρ型石夕不同的第了之㈣高漠度石夕， 配置在刚述第4之Ρ型石夕之下，且其極性與前述第4 之Ρ型石夕不同之第8之〇型高濃度石夕， &圍前述第4柱之第4閘極絕緣物，及 包圍前述第4閘極絕緣物175之第4閘極導電體169。 此外’關於第二列第二行之選擇電晶體，雖未利用剖 面圖加以說明，但由第1圖⑹及第1圖⑹可容易理解， 14 322797 201140810 顯示第二列第二行之選擇電晶體與第1及第2反相器之連 接關係的剖面。亦即，顯示第二列第二行之選擇電晶體與 第2反相器之連接關係的剖面係與互換左右之位置而配置 第1圖（b)之第1反相器與第一列第一行之選擇電晶體並彼 此連接者相等。此外，顯示第二列第二行之選擇電晶體與 第1反相器之連接關係的剖面，係與互換上下之位置而配 置第1圖（c)之第2反相器與第一列第一行之選擇電晶體並 彼此連接者相等。 ® 第1反相器501之第2之η型高濃度矽141與第2之 Ρ型高濃度矽143係以金屬之化合物193與矽連接， 矽與金屬之化合物193係與第8之η型高濃度矽連接， 第8之η型高濃度矽係與矽及金屬之化合物196連接。 第2之反相器502的第4之η型高濃度矽及第4之ρ 型高濃度矽係以金屬之化合物192與矽連接， 矽與金屬之化合物192係與第6之η型高濃度矽140 φ 連接， 第6之η型高濃度矽140係與矽及金屬之化合物189 連接。 第1反相器501之閘極導電體167係透過接觸部 (contact)202而連接石夕及金屬之化合物189。 第2反相器502之閘極導電體168係透過接觸部203 而連接石夕及金屬之化合物19 6。 再者，第2之ρ型高濃度矽143、第2之η型高濃度 矽141與第8之η型高濃度矽相連接， 15 322797 201140810 第8之n型高濃度矽與第2閘極導電體168相連接， 第4之ρ型高濃度矽、第4之η型高濃度矽與第6之 η型高濃度石夕140相連接， 第6之η型高濃度矽140與第1閘極導電體167相連 接。
以下’參照第2圖至第65圖說明用以形成本發明之 半導體裝置之構造的製造步驟之一例。此外，在該等圖式 中，對於同一之構成要素係標記相同之符號。第2圖至第 65圖係顯示本發明之半導體裝置的製造例。（a)為平面 圖’（b)為X—X’剖面圖，為γ —γ，剖面圖。 參照第2圖，在形成於氧化膜1〇1上之p型矽1〇2形 成用以形成n型矽之阻劑（resist)1〇3。 參照第3圖，導入雜質並形成n型矽1〇4、1〇5。 參照第4圖’剝離阻劑1 〇3。 參照第5圖， 參照第6圖， 參照第7圖， 參照第8圖， 參照第9圖， 參照第10圖 膜側壁110、111 參照第11圖 钮刻。 參照第12圖 堆積氧化膜106、氮化膜1〇7。 形成钮刻氮化膜用之阻劑1 〇8。 蝕刻氮化膜107，並蝕刻氧化膜1〇6。 剝離阻劑108。 堆積氮化膜109。 ’對氮化膜109進行回蝕，以形成氮a ’對P型矽102、n型石夕1〇4、1〇5進七 堆積絕緣膜，施行平坦化，而作成第 322797 16 201140810 絕緣膜112、113。 參照第13圖，堆積氮化膜114。 參照第14圖，形成柱形成用之阻劑115、116 ' u7、 118。 參照第15圖，蝕刻氮化膜114、1〇7，以形成氮化膜 硬遮罩（hardmask)119、120、121、122。 參照第16圖，蝕刻氧化膜106，以形成氧化膜123、 124。 參照第17圖，剝離阻劑115、116、117、118。 參照第18圖’蝕刻p型矽1 〇2、η型矽1 〇4、1 〇5，以 形成柱。 參照第19圖’堆積氧化膜丨25。 參照第20圖，蝕刻氧化膜125，使該氧化膜殘存為側 壁狀，以形成氧化膜側壁126、127、128、129。 參照第21圖，形成元件分離用之阻劑ι3〇、ι31。 參照第22圖’對ρ型石夕1〇2、η型石夕1〇4、1〇5進行 蝕刻’以進行元件分離。且形成有ρ型矽132、133。 參照第23圖，剝離阻劑“ο、131。 參照第24圖，形成雜質導入用之阻劑134、135。 參照第25圖，導入雜質以形成η型高濃度矽ι4〇、 141。且形成有ρ型矽ι36、137、138、丨39。 參照第26圖，將阻劑ι34、135予以剝離。 參照第27圖，形成雜質導入用之阻劑142。 參照第28圖，導入雜質以形成ρ型高濃度矽143、144。 17 322797 201140810 參照第29圖，剝離阻劑142。 參照第30圖，蝕刻氧化膜側壁126、127、128、129。 參照第31圖，堆積氧化膜145。 參照第32圖，對氧化膜145進行回蝕。此時，亦在 氮化膜硬遮罩119、120、121、122上殘存有氧化膜146、 147 、 148 、 149 。 參照第33圖，堆積屬於閘極絕緣膜之高電介質膜150、 閘極導電體的金屬151，並施行平坦化。在施行平坦化之 籲 際，氧化膜146、147、148、149被蝕刻。 參照第34圖，對金屬151進行回蝕。 參照第35圖，堆積氧化膜152，並施行平坦化。 參照第36圖，對氧化膜152進行回蝕。 參照第37圖，堆積氮化膜153。 參照第38圖’蝕刻氮化膜153，使該氮化膜153殘存 成侧壁狀’以形成氮化膜側壁154、155、156、157。 φ 參照第39圖’形成閘極導電體形成用之阻劑158、 159 、 160 、 161 。 參照第40圖，蝕刻氧化膜152，以形成氧化膜162、 163 、 164 、 165 。 參照第41圖’蝕刻金屬151，以形成閘極導電體丨66、 167 、 168 、 169 。 參照第42圖，剝離阻劑丨58、丨59、160、16卜 參照第43圖’堆積氧化膜170。 參照第44圖’蝕刻氧化膜170，使氧化膜170殘存為 18 322797 201140810 側壁狀，以形成氧化膜側壁171、172、173、174。 參照第45圖，蝕刻高電介質膜150，以形成閘極絕緣 膜 175 、 176 、 177 、 178 。 參照第46圖，蝕刻氮化膜侧壁154、155、156、157、 氮化膜硬遮罩119、120、121、122。 參照第47圖，蝕刻屬於高電介質膜之閘極絕緣膜 175 、 176 、 177 、 178 。 參照第48圖，蝕刻氧化膜145，以露出η型高濃度矽 _ 140、141、ρ型高濃度石夕144、143。 參照第49圖，形成雜質導入用之阻劑179、180。 參照第50圖，導入雜質，以形成η型高濃度矽181、 182 、 183 、 184 。 參照第51圖，剝離阻劑179、180。 參照第52圖，形成雜質形成用之阻劑185。 參照第53圖，導入雜質，以形成Ρ型高濃度矽186、 • 187。 參照第54圖，將阻劑185予以剝離。 參照第55圖，形成矽與金屬之化合物188、189、190、 19卜 192 、 193 、 194 、 195 、 196 、 197 。 參照第56圖，堆積氮化膜198，並堆積氧化膜199 ’ 施行平坦化。 參照第57圖，形成接觸孔（contact hole)200、201。 參照第58圖，形成接觸部202、203。 參照第59圖，堆積氧化膜204，並施行平坦化。 19 322797 201140810 參照第60圖，形成接觸孔205、206。 參照第61圖，形成接觸孔207、208、209、210。 參照第62圖，形成接觸孔211、212。 參照第63圖’蝕刻氮化膜198，並蝕刻氧化膜2〇4。 參照第64圖，形成接觸部213、214、215、216、217、 218 、 219 、 220 。 參照第65圖’形成第1金屬221、222、223、224、 225 、 226 、 227 、 228 〇
藉由以上方式，形成SRAM記憶體單元。 以下，參照第66圖至第71圖說明將本發明之半導體 裝置配置成2列2行者之一例。此外，在該等圖式中，對 同一之構成要素標記同—之符號。第66圖係顯示將本發明 之半導體裝置配置成2列2行者。第67圖係顯示電晶體 層。第68圖係顯示接觸部層、第！金屬層。第 :通孔⑷金屬—第2金屬間接觸部)、'層， 第Γ:屬，第2通孔(第2金屬-第3金屬間接觸部)、 0第71圖係顯示第3通孔（第3金屬—第4 + 屬間接觸部）、第4金屬層。 第4金 在第1列第1行配置有選擇電晶體301。 在第1列第2行配置有反相器302。 在第2列第1行配置有反相器3〇5。 在第f列第2行配置有選擇電晶體3〇6。 相益_與選擇電晶體301係以輸出端子331相連 322797 20 201140810 反相器302與選擇電晶體306係以輸出端子333相連 接。 反相器305之輸入端子321係透過接觸部341與輸出 端子3 3 3相連接。 反相器302之輸入端子318係透過接觸部339與輸出 端子331相連接。 在第1列第4行配置有選擇電晶體304。 在第1列第3行配置有反相器303。 ® 在第2列第4行配置有反相器308。 在第2列第3行配置有選擇電晶體307。 反相器303與選擇電晶體307係以輸出端子334相連 接。 反相器308與選擇電晶體304係以輸出端子332相連 接。 反相器303之輸入端子319係透過接觸部340與輸出 ^ 端子3 3 2相連接。 反相器308之輸入端子323係透過接觸部342與輸出 端子334相連接。 選擇電晶體301係具有閘極導電體317。 選擇電晶體306及選擇電晶體307係具有閘極導電體 選擇電晶體304係具有閘極導電體320。 在第3列第2行配置有選擇電晶體310。 在第3列第1行配置有反相器309。 21 322797 322。 201140810 在第4列第2行配置有反相器314。 在第4列第1行配置有選擇電晶體313。 反相器309與選擇電晶體313係以輸出端子337相連 接。 反相器314與選擇電晶體310係以輸出端子335相連 接。 反相器309之輸入端子324係透過接觸部343與輸出 端子335相連接。 ® 反相器314之輸入端子328係透過接觸部345與輸出 端子337相連接。 在第3列第3行配置有選擇電晶體311。 在第3列第4行配置有反相器312。 在第4列第3行配置有反相器315。 在第4列第4行配置有選擇電晶體316。 反相器315與選擇電晶體311係以輸出端子336相連 • 接。 反相器312與選擇電晶體316係以輸出端子338相連 接。 反相器315之輸入端子329係透過接觸部346與輸出 端子338相連接。 反相器312之輸入端子326係透過接觸部344與輸出 端子336相連接。 選擇電晶體313係具有閘極導電體327。 選擇電晶體310與選擇電晶體311係具有閘極導電體 22 322797 201140810 325。 選擇電晶體316係具有閘極導電體330。 在反相器302之nMOS電晶體上配置有接觸部349， 在反相器302之pMOS電晶體上配置有接觸部350， 在選擇電晶體306上配置有接觸部357， 在反相器305之nMOS電晶體上配置有接觸部356， 在反相器305之pMOS電晶體上配置有接觸部355， 在選擇電晶體301上配置有接觸部348， 在反相器303之nMOS電晶體上配置有接觸部352， 在反相器303之pMOS電晶體上配置有接觸部351， 在選擇電晶體307上配置有接觸部359， 在反相器308之nMOS電晶體上配置有接觸部360， 在反相器308之pMOS電晶體上配置有接觸部361， 在選擇電晶體304上配置有接觸部353， 在閘極導電體317上配置有接觸部347， 在閘極導電體322上配置有接觸部358， 在閘極導電體320上配置有接觸部354， 在反相器309之nMOS電晶體上配置有接觸部363， 在反相器309之pMOS電晶體上配置有接觸部362， 在選擇電晶體313上配置有觸接觸部370， 在反相器314之nMOS電晶體上配置有接觸部371， 在反相器314之pMOS電晶體上配置有接觸部372， 在選擇電晶體310上配置有接觸部364， 在反相器315之nMOS電晶體上配置有接觸部374， 23 322797 201140810 在反相器315之pMOS電晶體上配置有接觸部373， 在選擇電晶體311上配置有接觸部366， 在反相器312之nMOS電晶體上配置有接觸部367， 在反相器312之pMOS電晶體上配置有接觸部368， 在選擇電晶體316上配置有接觸部375， 在閘極導電體327上配置有接觸部369， 在閘極導電體325上配置有接觸部365， 在閘極導電體330上配置有接觸部376，
在接觸部347連接有第1金屬377， 在接觸部348連接有第1金屬378， 在接觸部349連接有第1金屬379， 在接觸部350及接觸部351連接有第1金屬380， 在接觸部352連接有第1金屬381， 在接觸部353連接有第1金屬382， 在接觸部354連接有第1金屬383， 在接觸部355與接觸部362連接有第1金屬384， 在接觸部356與接觸部363連接有第1金屬385， 在接觸部357與接觸部364連接有第1金屬386， 在接觸部358連接有第1金屬387， 在接觸部365連接有第1金屬388， 在接觸部359與接觸部366連接有第1金屬389， 在接觸部360與接觸部367連接有第1金屬390， 在接觸部361與接觸部368連接有第1金屬391， 在接觸部369連接有第1金屬392， 24 322797 201140810 在接觸部370連接有第1金屬393， 在接觸部371連接有第1金屬394， 在接觸部372與接觸部373連接有第1金屬395， 在接觸部374連接有1金屬396， 在接觸部375連接有第1金屬397， 在接觸部376連接有第1金屬398。 在第1金屬378上配置有第1通孔399， 在第1金屬379上配置有第1通孔400，
在第1金屬380上配置有第1通孔401， 在第1金屬381上配置有第1通孔402， 在第1金屬382上配置有第1通孔403， 在第1金屬377上配置有第1通孔404， 在第1金屬383上配置有第1通孔405， 在第1金屬387上配置有第1通孔406， 在第1金屬384上配置有第1通孔407， 在第1金屬385上配置有第1通孔408， 在第1金屬386上配置有第1通孔409， 在第1金屬389上配置有第1通孔410， 在第1金屬390上配置有第1通孔411， 在第1金屬391上配置有第1通孔412， 在第1金屬388上配置有第1通孔413， 在第1金屬392上配置有第1通孔414， 在第1金屬398上配置有第1通孔415， 在第1金屬393上配置有第1通孔416， 25 322797 201140810 在第1金屬394上配置有第1通孔417， 在第1金屬395上配置有第1通孔418， 在第1金屬396上配置有第1通孔419， 在第1金屬397上配置有第1通孔420， 在第1通孔399連接有第2金屬421， 在第1通孔400連接有第2金屬422， 在第1通孔401連接有第2金屬423， 在第1通孔402連接有第2金屬424， 在第1通孔403連接有第2金屬425， 在第1通孔404、405、406連接有第2金屬426， 在第1通孔407連接有第2金屬427， 在第1通孔408連接有第2金屬428， 在第1通孔409連接有第2金屬429， 在第1通孔410連接有第2金屬430， 在第1通孔411連接有第2金屬431， 在第1通孔412連接有第2金屬432， 在第1通孔413、414、415連接有第2金屬433， 在第1通孔416連接有第2金屬434， 在第1通孔417連接有第2金屬435， 在第1通孔418連接有第2金屬436， 在第1通孔419連接有第2金屬437， 在第1通孔420連接有第2金屬438。 在第2金屬421上配置有第2通孔439， 在第2金屬422上配置有第2通孔440， 26 322797 201140810 在第2金屬423上配置有第2通孔441， 在第2金屬424上配置有第2通孔442， 在第2金屬425上配置有第2通孔443， 在第2金屬427上配置有第2通孔444， 在第2金屬428上配置有第2通孔445， 在第2金屬429上配置有第2通孔446， 在第2金屬430上配置有第2通孔447， 在第2金屬431上配置有第2通孔448， 在第2金屬432上配置有第2通孔449， 在第2金屬434上配置有第2通孔450， 在第2金屬435上配置有第2通孔451， 在第2金屬436上配置有第2通孔452， 在第2金屬437上配置有第2通孔453， 在第2金屬438上配置有第2通孔454， 在第2通孔439連接有第3金屬455， 在第2通孔440、442、445、448連接有第3金屬458， 在第2通孔441連接有第3金屬456， 在第2通孔443連接有第3金屬457， 在第2通孔444、449、452連接有第3金屬461， 在第2通孔446連接有第3金屬459， 在第2通孔447連接有第3金屬460， 在第2通孔450連接有第3金屬462， 在第2通孔451連接有第3金屬463， 在第2通孔453連接有第3金屬464， 27 322797 201140810 在第2通孔454連接有第3金屬465。 在第3金屬455上配置有第3通孔466， 在第3金屬459上配置有第3通孔468， 在第3金屬460上配置有第3通孔469， 在第3金屬457上配置有第3通孔467， 在第3金屬462上配置有第3通孔47〇， 在第3金屬465上配置有第3通孔471， 在第3通孔466、470連接有第4金屬472， 在第3通孔468連接有第4金屬473， 在第3通孔469連接有第4金屬474， 在第3通孔467、471連接有第4金屬475。 (產業上之可利用性） 依據本發明之半導體裝置，藉由利用1個柱構成反相 器，並利用2個柱構成2個反相器，利用2個柱構成2個 選擇電晶體，利用合計4個枉構成SRAM，而可提供一種高 鲁積體之CMOS SRAM。由於利用4個柱構成SRAM，因此可提 供一種積體度變高之高積體的CMOS SRAM，其產業上之可 利用性極大》 【圖式簡單說明】 第1圖（a)係本發明之半導體裝置的平面圖、（b)係本 月之半導體裝置之X — X’剖面圖，（c)係本發明之半導 體農置之γ一 γ，剖面圖。 第2圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 28 322797 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ—γ，剖面 圖。 第3圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第4圖（a)係本發明之半導體裝置之製造方法的平面 I 圖’（b)係本發明之半導體裝置之製造方法的χ — χ’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第5圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ’刮面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第6圖（a)係本發明之半導體裝置之製造方法的平面 • 圖’（b)係本發明之半導體裝置之製造方法的X—X，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜γ’剖面 圖。 第7圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ〜γ’剖面 圖。 第8圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 29 322797 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ—γ ’剖面 圖。 第9圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X —X，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ_γ，剖面 圖。 第10圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ—χ，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第11圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ〜γ，剖面 圖。 第12圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ—χ,剖面 圖，（c)係本發明之半導體裝置之製造方法的γ〜γ， 圖。 〇囟 第13圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ〜X，剖面 圖，（c)係本發明之半導體裝置之製造方法的 圖。 r Y剖面 第14圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的 、 人剖面 322797 30 201140810 圖’ Cc)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第15圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜γ’剖面 圖。 第16圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜γ’剖面 圖。 第Π圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜γ’剖面 圖。 第18圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 圖’（C)係本發明之半導體裝置之製造方法的γ〜γ， 圖。 。 第19圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ〜γ， 圖。 第20圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的X〜X，剖面 322797 31 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ〜γ，剖面 圖。 第21圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖。 第22圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第23圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ—χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 。 第24圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第25圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ—χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第26圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 32 322797 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖。 第27圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第28圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X一X’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第29圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的Y — Y，剖面 圖。 第30圖（a)係本發明之半導體裝置之製造方法的平面 • 圖’（b)係本發明之半導體裝置之製造方法的X — X，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ_γ，剖面 圖。 第31圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X—X，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第32圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 33 322797 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖。 第33圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ-γ，剖面 圖。 第34圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X一X，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖。 第35圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的Υ — Υ，剖面 圖。 第36圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ_γ，剖面 圖0 第37圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ_γ，剖面 圖。 第38圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 34 322797 201140810 圖，（C)係本發明之半導體裝置之製造方法的γ — Y，剖面 圖。 第39圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X — X’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖。 第40圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X一X’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ__γ，剖面 圖。 第41圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ__χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ_γ’剖面 圖。 第42圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ—χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ一γ’剖面 圖。 第43圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（C)係本發明之半導體裝置之製造方法的γ_γ，剖面 圖。 第44圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 35 322797 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖0 第45圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖0 第46圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第47圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ〜χ’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ’剖面 圖。 第48圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 圖，（c)係本發明之半導體裝置之製造方法的，剖面 圖。 第49圖（a)係本發明之半導體裝置之製造方法的平面 圖，（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ〜γ， 圖。 甶 第50圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的，剖面 322797 36 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ—γ’剖面 圖。 第51圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ’剖面 圖，（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第52圖（a)係本發明之半導體裝置之製造方法的平面 ^ 圖’（b)係本發明之半導體裝置之製造方法的X—X，剖面 圖，（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖0 第53圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ_γ，剖面 圖。 第54圖（a)係本發明之半導體裝置之製造方法的平面 Φ 圖’（b)係本發明之半導體裝置之製造方法的X — X，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第55圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ — χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第56圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 322797 37 201140810 圖’（C)係本發明之半導體裝置之製造方法的γ〜γ，剖面 圖。 第57圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜γ，剖面 圖。 第58圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜γ，剖面 圖。 第59圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 圖’（C)係本發明之半導體裝置之製造方法的 圖。 〇囬 第60圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的剖面 圖’（c)係本發明之半導體裝置之製造方法的 圖。 σ囟 第61圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ〜χ，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ〜 圖。 1纠面 第62圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的剖面 322797 38 201140810 圖，（c)係本發明之半導體裝置之製造方法的γ — γ，剖面 圖。 第63圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的χ_χ，剖面 圖’（C)係本發明之半導體裝置之製造方法的γ—γ，剖面 圖。 第64圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X一X，剖面 圖’（c)係本發明之半導體裝置之製造方法的γ一γ’剖面 圖。 第65圖（a)係本發明之半導體裝置之製造方法的平面 圖’（b)係本發明之半導體裝置之製造方法的X — X’剖面 圖’（c)係本發明之半導體裝置之製造方法的γ — Y’剖面 圖。 第66圖係將本發明之半導體裝置配置成2列2行之 圖。 第67圖係將本發明之半導體裝置配置成2列2行之 裝置的電晶體層之圖。 第68圖係將本發明之半導體裝置配置成2列2行之 裝置之接觸部層、第1金屬層的圖。 第69圖係將本發明之半導體裝置配置成2列2行之 裝置的第1通孔（第1金屬一第2金屬間接觸邡）、第2金 屬層之圖。 第70圖係將本發明之半導體裝置配置成2列2行之 39 322797 201140810 裝置的第2通孔（第2金屬一第3金屬間接觸部）、第3金 屬層之圖。 第71圖係將本發明之半導體裝置配置成2列2行之 裝置的第3通孔（第3金屬一第4金屬間接觸部）、第4金 屬層之圖。 第72圖（a)至（c)係本發明之半導體裝置的圖式、及 與圖式相對之等效電路的圖。 第73圖係本發明之半導體裝置的圖式、及以1對1 顯示等效電路之圖式。 【主要元件符號說明】 101、 106、123 至 125、145 至 149、152、162 至 165、170、 199、204 氧化膜 102、 132、133、136 至 139 p 型碎 103 、 108 、 115 至 118 、 130 、 131 、 134 、 135 、 142 、 158 至 16卜 179、180、185 阻劑 鲁 104、105 η型石夕 107、109、114、153、198 氮化膜 110、111、154至157 氮化膜侧壁 112、113 絕緣物 119至122 氮化膜硬遮罩 126至129、171至174 氧化膜侧壁 140、141、181至184 η型高濃度矽 143、144、186、187 ρ 型高濃度矽 150 高電介質膜 40 322797 201140810 151 金屬 166 至 169、317、320、322、325、327、330 閘極導電體 175至178 閘極絕緣物 188至197 矽與金屬的化合物 200、201、205 至 212 接觸孔 202、203、213 至 220、339 至 376 接觸部 221至228、377至398 第1金屬 3(Π 、 304 、 306 、 307 、 310 、 31卜 313 、 316 、 503 、 504 ®選擇晶體管 302 、 303 、 305 、 308 、 309 、 312 、 314 、 315 、 5(Η 、 502 反向器 318 、 319 、 輸入端子 321 、 323 、 324 、 326 、 328 、 329 、 331 至 338 399 至 420 第1通孔 421 至 438 第2金屬 439 至 454 第2通孔 455 至 465 第3金屬 466 至 471 第3通孔 472 至 475 第4金屬 41 322797

Claims (1)

  1. 201140810 七、申請專利範圍： 1.種半導體I置’係具備以行列狀配列在基板上之2 個反相器及2個選擇電晶體者，該半導體裝置之特徵為 具備： 订之選擇電晶體、以及第二列第一 行之選擇電晶體； 一 5亥第一列第二行之第1反相ϋ其具有： 第1之第1導電型半導體、極性與該第1之第1 在前體不同之第1之第2導電型半導體、及配置 型^體2第1導電型半導體與前述第1之第2導電 直= :::緣物成為，相對於基板垂 性與==第第；=導電型半導體之上，且其極 導電型高濃度=導電型半導體不同之第1之第2 性與之第1導電型半導體之下，且其極 導電導電型半導體― 配置在前述第1之Μ 性與前述第1之第二導導，導體之上’且其極 導電型高濃度半導趙導體不同之第1之第1 配置在前述第丨之第 性與前述第1之第2 1財導體之下，且其極 第2導電型半導體不同之第2之第i 322797 1 201140810 導電型高濃度半導體； 包圍刖述第1柱之第1閘極絕緣物；及 包圍别述第1閘極絕緣物之第1閘極導電體； 該第二列第一行之第2反相器，具有·· 第2之第1導電型半導體、極性與該第2之第1 導電型半導體不同之第2之第2導電型半導體、及配置 在別述第2之第1導電型半導體與前述第2之第2導電 型半導體之間的第2絕緣物成為一體而相對於基板垂 直地延伸之1個第2柱； 配置在前述第2之第1導電型半導體之上，且其極 性與前述第2之第1導電型半導體不同之第3之第2 導電型高濃度半導體； 配置在剛述第2之第1導電型半導體之下，且其極 性與刖述第2之第1導電型半導體不同之第4之第2 導電型高濃度半導體； 配置在前述第2之第2導電型半導體之上，且其極 性與前述第2之第2導電型半導體不同之第3之第i 導電型高濃度半導體； 配置在前述第2之第2導電型半導體之下，且其極 性與前述第2之第2導電型半導體不同之第4之第1 導電型高濃度半導體； 包圍前述第2柱之第2閘極絕緣物；及 包圍前述第2閘極絕緣物之第2閘極導電體； 該第一列第一行之選擇電晶體，具有： 2 322797 201140810 酉由己第1導電型半導體所構成的第3柱； 前述第ST1導電型半導體之上，且其極 型高Cl二導電型半導體不同之第5之第2 性述第3之第1導電型半導體之下，且其極 導電第1導電型半導體不同之第6之第2 導電型而k度半導體；
    包圍前述第3柱之第3閘極絕緣物；及 包圍前述第3閘極絕緣物之第3閘極導電體； 該第二列第二行之選擇電晶體，具有： 由第4之第1導電型半導體所構成的第4柱； 配置在前述第4之第1導電型半導體之上，且 性與前述第4之第1導電型半導體不同之第7之 導電型高濃度半導體；
    性與 導電 配置在前述第4之第1導電型半導體之下， 與别述第4之第1導電型半導體不同之第8之第2 導電型高濃度半導體； 包圍前述第4柱之第4閘極絕緣物；及 包圍前述第4閘極絕緣物之第4閘極導電體。 .如申請專利範圍第1項所述之半導體裝置，其中，第2 之第1導電型高濃度半導體、第2之第2導電型高濃戶 半導體與第8之第2導電型高濃度半導體相連接； 第8之第2導電型高濃度半導體與第2閘極導番遍 不目連接； 322797 3 201140810 第4之第1導電型高濃度半導體、第4之第2導電 型而濃度半導體與第6之第2導電型高濃度半導體相連 接； 第6之第2導電型高濃度半導體與第1閘極導電體 相連接。 3 > ^申明專利_第丨項或第2項所述之半導體裝置，其 中’半導體係為石夕。 鲁 I 第1項或第2柄述之半導體裝置，其 第1導電型為Ρ型，第2導電型為η型。
    4 322797
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