TW201436232A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種互補式金氧半(CMOS)裝置及其形成方法。互補式金氧半裝置可包括形成自III-V族材料的N型通道區，以及形成自鍺材料的P型通道區。於每一個通道上可形成對應的閘極與源極/汲極區。源極/汲極區可形成自鍺材料及一或多層金屬層。可實施退火步驟以形成用於源極/汲極區的歐姆接點(ohmic contact)。可於覆蓋上述裝置的介電層內形成開口，且可形成導電插塞以提供源極/汲極區的電性接觸。

Description

半導體裝置及其製造方法
本發明係有關一種半導體技術，且特別有關一種半導體裝置及其製造方法。
III族與V族元素的化合物半導體材料(在此稱作III-V族化合物半導體)由於其高電子遷移率而為形成電晶體的良好候選材料。然而，由於要取得塊狀(bulk)III-V族化合物半導體結晶較為困難，III-V族化合物半導體薄膜一般係成長在其他種類的基板上。將III-V族化合物半導體薄膜成長在不相似的基板上會面臨許多困難，原因在於此類基板具有與III-V族化合物半導體不相同的晶格常數與熱膨脹係數。
本發明之實施例係揭示一種半導體裝置，包括：一III-V族通道區，形成於一矽基板上；一鍺通道區，形成於矽基板上，III-V族通道區與鍺通道區被一絕緣區所分隔開；一第一閘極結構，形成於III-V族通道區上；一第一對接點，位於III-V族通道區上，第一對接點包括鍺材料；一第二閘極結構，形成於鍺通道區上；一第二對接點，形成於鍺通道區上，第二對接點包括鍺材料；以及一介電層，位於第一及第二閘極結構上，其中第一對接點與第二對接點延伸穿過介電層內對應的複 數個開口至介電層的上表面。
本發明之另一實施例係揭示一種半導體裝置，包括：一第一半導體結構，包括：一第一閘極電極，形成於一III-V族通道區上；以及複數個第一源極/汲極區，相鄰於第一閘極電極，其中此些第一源極/汲極區包括一第一對歐姆接點及形成於第一對歐姆接點上的一第一對導電插塞；一第二半導體結構，包括：一第二閘極電極，形成於一鍺通道區上，其中鍺通道區包括一鍺磊晶層；以及複數個第二源極/汲極區，相鄰於第二閘極電極，其中此些第二源極/汲極區包括一第二對歐姆接點及形成於第二對歐姆接點上的一第二對導電插塞；以及一介電層，形成於第一及第二半導體結構上，其中第一對導電插塞與第二對導電插塞係暴露於介電層外。
本發明之又一實施例係揭示一種半導體裝置的製造方法，包括：於一III-V族通道上形成一第一閘極結構；於III-V族通道上形成一第一對接點，其中每一個第一對接點包括鍺材料；於一鍺通道上形成一第二閘極結構；以及於鍺通道上形成一第二對接點，其中每一個第二對接點包括鍺材料。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧裝置
110‧‧‧基板
112‧‧‧絕緣區
114‧‧‧N型通道區
116‧‧‧P型通道區
120‧‧‧第一閘極結構
122‧‧‧第一閘極電極
124‧‧‧第一側壁間隙壁
126‧‧‧第一硬罩幕層
130‧‧‧第二閘極結構
132‧‧‧第二閘極電極
134‧‧‧第二側壁間隙壁
136‧‧‧第二硬罩幕層
142‧‧‧第一上升型源極與汲極區
144‧‧‧第二上升型源極與汲極區
150‧‧‧介電層
162‧‧‧第一金屬化層
164‧‧‧第二金屬化層
182‧‧‧第一對歐姆接點
184‧‧‧第二對歐姆接點
185‧‧‧退火步驟
192‧‧‧第一對導電插塞
194‧‧‧第二對導電插塞
200、300‧‧‧方法
202A、202B、204、206、208、210、212、214、216、302、304、306、308、310‧‧‧方塊(步驟)
第1A-1G圖為根據本發明一實施例之一集成III-V族/鍺互補式金氧半(CMOS)裝置在中間製造階段的剖面示意圖。
第2圖為根據本發明一實施例之第1A-1G圖所示製程的方法流程圖。
第3圖為根據本發明一實施例之形成一半導體裝置的其他方法流程圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。在不同圖式及示例性實施例中，相似部件標號係用以表示類似的部件。
在此討論的實施例可提供一互補式金氧半裝置，其內部形成有III-V族與鍺之鰭式場效電晶體(FinFET)型或平面型結構。上述結構可形成於矽基板上方，相較於其他形成於包括砷化鎵或鍺材料之基板上的鰭式場效電晶體型或平面型結構，製造成本可更加降低。包括砷化鎵或鍺之基板一般係利用有毒的稀土材料如鉑或昂貴材料如金，以於基板上形成N型或P型之裝置。此類以砷化鎵或鍺為基底的裝置係利用複雜的製造過程，其導致裝置成本進一步增加。在此討論的實施例可提供一互補式金氧半裝置，其內部形成有使用矽基基板的III-V族與鍺之鰭式場效電晶體(FinFET)型或平面型結構。
第1A-1G圖為根據本發明一實施例之一集成III-V族/鍺互補式金氧半裝置100在中間製造階段的剖面示意圖。第2圖為根據本發明一實施例之第1A-1G圖所示製程的方法200流 程圖。
如第1A圖所示，裝置100可包括基板110及複數個絕緣區112。可於基板110上形成N型通道區114及P型通道區116(方塊202A、202B)。N型通道區114及P型通道區116可由絕緣區112所分隔開。N型通道區114及P型通道區116的位置僅提供以作為示例，而非用以限制所述實施例的範圍。舉例來說，通道區114可為P型通道，且通道區116可為N型通道。
基板110可包括半導體材料如矽、鑽石或其類似物。或者，基板110可包括矽基化合物材料。N型通道區114可由III-V族磊晶層所形成，且P型通道區116可由鍺磊晶層所形成。在一實施例中，絕緣區112可由氧化物材料所形成，如高密度電漿(high-density plasma,HDP)氧化物或其類似物，且可利用任何適合的方法形成。選擇性地，可沿著絕緣區112的側壁形成氧化物襯墊(未繪示)。
如第1B圖所示，可於N型通道區114上形成第一閘極結構120，且可於P型通道區116上形成第二閘極結構130(方塊204)。第一閘極結構120可包括形成於N型通道區114上的第一閘極電極122，以及相鄰於第一閘極電極122的一或多個第一側壁間隙壁124。在一實施例中，可於第一閘極電極122上形成第一硬罩幕層126。第二閘極結構130可包括形成於P型通道區116上的第二閘極電極132，以及相鄰於第二閘極電極132的一或多個第二側壁間隙壁134。在一實施例中，可於第二閘極電極132上形成第二硬罩幕層136。
如第1C圖所示，可於N型通道區114上形成第一上 升型(raised)源極與汲極區142，且可於P型通道區116上形成第二上升型源極與汲極區144(方塊206)。第一上升型源極與汲極區142可包括鍺材料，例如磊晶鍺層。第二上升型源極與汲極區144可包括鍺材料，例如磊晶鍺層。在一實施例中，第一及第二上升型源極與汲極區可摻雜如硼或砷之雜質。上述摻雜可透過離子佈植、電漿摻雜、單層摻雜、上述組合或其類似製程來實施。
如第1D圖所示，可於第一上升型源極與汲極區142及第二上升型源極與汲極區144上形成介電層150。可圖案化及蝕刻介電層150，以暴露第一及第二上升型源極與汲極區142、144(方塊208)。上述製造及圖案化步驟可透過一或多道縮減型(subtractive)蝕刻製程來實施。在一實施例中，介電層150可包括一或多層介電層或絕緣層，例如一或多種介電材料如氧化物、氮化物、氧化矽、氮化矽、低介電常數(low-k)介電物如摻碳氧化物、特低介電常數(extremely low-k)介電物如多孔性的摻碳二氧化矽、聚合物如聚醯亞胺或上述組合。
如第1E圖所示，可於每一個第一上升型源極與汲極區142上形成第一金屬化層162，且可於每一個第二上升型源極與汲極區144上形成第二金屬化層164(方塊210)。第一及第二金屬化層162、164可由相同或不同的材料所構成。在不同的實施例中，第一及第二金屬化層162、164可由銅、鋁、金、銀、錫、鈦、鎢、鎳、上述組合或其類似物所構成。第一及第二金屬化層162、164可透過如熱化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition, PVD)、電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、電化學電鍍、無電極電鍍、一或多道縮減型蝕刻製程、單一鑲嵌技術及/或雙鑲嵌技術、上述相似製程或其他合適的方法來形成。
如第1F圖所示，可對第一及第二源極與汲極區142、144及其對應的第一及第二金屬化層162、164實施退火步驟185，以形成對應的第一對歐姆接點(ohmic contact)182及對應的第二對歐姆接點184(方塊212)。在不同的實施例中，上述退火步驟185可包括尖峰退火(spike anneal)、毫秒退火(millisecond annealing,MSA)、上述組合或其類似製程。上述退火步驟185可在約250℃至1250℃的溫度區間實施。在實施退火步驟185之後，可透過一或多道選擇性蝕刻製程來去除在介電層150區域上圍繞第一及第二對歐姆接點182、184的多餘的金屬化層(未繪示)。
如第1G圖所示，可於第一對歐姆接點182上形成第一對導電柱(或稱作導電插塞)192，且可於第二對歐姆接點184上形成第二對導電柱(或稱作導電插塞)194。第一及第二對導電插塞192、194可形成自銅、鋁、鎢、金、銀、錫、鈦、鎳、上述組合或其類似物(方塊214)。第一及第二對導電插塞192、194可透過如化學氣相沉積、物理氣相沉積、電漿增強型化學氣相沉積、電化學電鍍、無電極電鍍、一或多道縮減型蝕刻製程、單一鑲嵌技術及/或雙鑲嵌技術、上述相似製程或其他合適的方法來形成。
第一及第二對導電插塞192、194可延伸穿過介電 層150至介電層150的上表面。在一實施例中，可平坦化第一及第二對導電插塞192、194及介電層150(方塊216)，以在裝置100上形成均勻的表面。
第3圖為根據本發明一實施例之形成一半導體裝置的方法300流程圖。方法300可包括於矽基板中的III-V族通道上形成第一閘極結構(方塊302)。方法300可包括於III-V族通道上形成第一對接點(方塊304)。每一個第一對接點可包括鍺材料。方法300可包括於基板中的鍺通道上形成第二閘極結構(方塊306)。方法300可包括於鍺通道上形成第二對接點(方塊308)。每一個第二對接點可包括鍺材料。III-V族通道與鍺通道可被絕緣區隔開。
在一實施例中，方法300可包括於第一與第二閘極結構上形成介電層(方塊310)。第一與第二對接點可延伸穿過介電層至介電層的上表面。在一實施例中，第一對接點可包括位於III-V族通道上的第一對鍺層及位於第一對鍺層上的第一對導電層。方法300可包括對第一對鍺層及第一對導電層實施退火之步驟。方法300可包括在實施退火之後，於第一對鍺層與第一對導電層上形成第一對導電插塞。方法300可包括於第一閘極結構與第二閘極結構上形成介電層，其中第一對導電插塞延伸穿過介電層至介電層的上表面。
在一實施例中，第二對接點可包括位於鍺通道上的第二對鍺層及位於第二對鍺層上的第二對導電層。方法300可包括對第二對鍺層及第二對導電層實施退火之步驟。方法300可包括在實施退火步驟之後，於第二對鍺層與第二對導電 層上形成第二對導電插塞。方法300可包括於第一閘極結構與第二閘極結構上形成介電層，其中第二對導電插塞延伸穿過介電層至介電層的上表面。
在一實施例中，提供一半導體裝置。半導體裝置可包括III-V族通道區，形成於矽基板上；鍺通道區，形成於基板上，III-V族通道區與鍺通道區由絕緣區分隔開；第一閘極結構，形成於III-V族通道區上；第一對接點，位於III-V族通道區上，第一對接點包括鍺材料；第二閘極結構，形成於鍺通道區上；第二對接點，形成於鍺通道區上，第二對接點包括鍺材料；以及介電層，位於第一及第二閘極結構上，其中第一對接點與電二組接點延伸穿過介電層內對應的開口至介電層的上表面。
在一實施例中，第一閘極結構可包括閘極電極，形成於III-V族通道區上；側壁間隙壁，相鄰於閘極電極；罩幕層，位於閘極電極上方。在一實施例中，第二閘極結構可包括閘極電極，形成於鍺通道上；側壁間隙壁，相鄰於閘極電極；以及罩幕層，位於閘極電極上方。
在一實施例中，每一個第一對接點與第二對接點可包括磊晶鍺層；以及導電層，位於鍺層上方。導電層可由銅、鋁、金、銀、錫、鈦、鎢、鎳或上述組合所構成。每一個第一對接點與第二對接點可更包括耦接至導電層的導電插塞。導電插塞可由銅、鋁、共晶焊料、錫、鎢、鎳、金、銀、鈦或上述組合所構成。
在一實施例中，每一個第一對接點與第二對接點 可包括歐姆接點與耦接至歐姆接點的導電插塞。歐姆接點可由鍺材料所構成。
在一實施例中，提供其他半導體裝置。上述裝置可包括第一半導體結構，其可包括形成於III-V族通道區上的第一閘極電極及相鄰於第一閘極電極的第一源極/汲極區，其中第一源極/汲極區包括第一對歐姆接點與形成於第一對歐姆接點上的第一對導電插塞。上述裝置可包括第二半導體結構，其可包括形成於鍺通道區上的第二閘極電極，其中鍺通道區包括鍺磊晶層；以及相鄰於第二閘極電極的第二源極/汲極區，其中第二源極/汲極區包括第二對歐姆接點與形成於第二對歐姆接點上的第二對導電柱。上述裝置可更包括形成於第一及第二半導體結構上的介電層，其中第一對導電插塞與第二對導電插塞係暴露於介電層外。
在其他實施例中，提供一半導體裝置的製造方法。上述方法可包括於III-V族通道上形成第一閘極結構；於III-V族通道上形成第一對接點，其中每一個第一對接點包括鍺材料；於鍺通道上形成第二閘極結構；以及於鍺通道上形成第二對接點，其中每一個第二對接點包括鍺材料。
雖然本發明實施例及其優點已詳細揭露如上，應了解到在不脫離後附請求項所揭露的精神和範圍內，當可作各種更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解上述的結構與步驟順序可在本發明的範圍內作更動。
此外，本發明之保護範圍並未侷限於說明書內所 述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中輕易理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
110‧‧‧基板
112‧‧‧絕緣區
114‧‧‧N型通道區
116‧‧‧P型通道區
120‧‧‧第一閘極結構
130‧‧‧第二閘極結構
182‧‧‧第一對歐姆接點
184‧‧‧第二對歐姆接點
192‧‧‧第一對導電插塞
194‧‧‧第二對導電插塞

Claims (10)

  1. 一種半導體裝置，包括：一III-V族通道區，形成於一矽基板上；一鍺通道區，形成於該矽基板上，該III-V族通道區與該鍺通道區被一絕緣區所分隔開；一第一閘極結構，形成於該III-V族通道區上；一第一對接點，位於該III-V族通道區上，該第一對接點包括鍺材料；一第二閘極結構，形成於該鍺通道區上；一第二對接點，形成於該鍺通道區上，該第二對接點包括鍺材料；以及一介電層，位於該第一及該第二閘極結構上，其中該第一對接點與該第二對接點延伸穿過該介電層內對應的複數個開口至該介電層的上表面。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該III-V族通道區更包括一III-V族磊晶層，且該鍺通道區更包括一鍺磊晶層。
  3. 如申請專利範圍第1項所述之半導體裝置，其中每一個該第一對接點與該第二對接點更包括：一鍺磊晶層；一導電層，位於該鍺磊晶層上；以及一導電插塞，位於該導電層上。
  4. 一種半導體裝置，包括：一第一半導體結構，包括： 一第一閘極電極，形成於一III-V族通道區上；以及複數個第一源極/汲極區，相鄰於該第一閘極電極，其中該些第一源極/汲極區包括一第一對歐姆接點及形成於該第一對歐姆接點上的一第一對導電插塞；一第二半導體結構，包括：一第二閘極電極，形成於一鍺通道區上，其中該鍺通道區包括一鍺磊晶層；以及複數個第二源極/汲極區，相鄰於該第二閘極電極，其中該些第二源極/汲極區包括一第二對歐姆接點及形成於該第二對歐姆接點上的一第二對導電插塞；以及一介電層，形成於該第一及該第二半導體結構上，其中該第一對導電插塞與該第二對導電插塞係暴露於該介電層外。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該第一對及該第二對歐姆接點更包括：一磊晶鍺層；以及一導電層，位於該磊晶鍺層上。
  6. 如申請專利範圍第4項所述之半導體裝置，更包括：一第一對側壁間隙壁，相鄰於該第一閘極電極；一第一罩幕層，位於該第一閘極電極上；一第二對側壁間隙壁，相鄰於該第二閘極電極；以及一第二罩幕層，位於該第二閘極電極上。
  7. 一種半導體裝置的製造方法，包括：於一III-V族通道上形成一第一閘極結構； 於該III-V族通道上形成一第一對接點，其中每一個該第一對接點包括鍺材料；於一鍺通道上形成一第二閘極結構；以及於該鍺通道上形成一第二對接點，其中每一個該第二對接點包括鍺材料。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括：於該第一閘極結構與該第二閘極結構上形成一介電層，其中該第一對接點與該第二對接點延伸穿過該介電層至該介電層的上表面。
  9. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中形成該第一對接點更包括：於該III-V族通道上形成一第一對鍺層；於該第一對鍺層上形成一第一對導電層；對該第一對鍺層及該第一對導電層實施一退火步驟；在實施該退火步驟之後，於該第一對鍺層及該第一對導電層上形成一第一對導電插塞；以及於該第一閘極結構及該第二閘極結構上形成一介電層，其中該第一對導電插塞延伸穿過該介電層至該介電層的上表面。
  10. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中形成該第二對接點更包括：於該鍺通道上形成一第二對鍺層；於該第二對鍺層上形成一第二對導電層；以及 對該第二對鍺層及該第二對導電層實施一退火步驟；在實施該退火步驟之後，於該第二對鍺層及該第二對導電層上形成一第二對導電插塞；以及於該第一閘極結構及該第二閘極結構上形成一介電層，其中該第二對導電插塞延伸穿過該介電層至該介電層的上表面。
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