TW201112420A - Metal-oxide-semiconductor field-effect transistor and fabrication method thereof - Google Patents

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Description

201112420 六、發明說明： 【發明所屬之技術領域】 本發明係有關於通道層含有例如InGaAs、InAs或 InAsSb之m-V族半導體的金氧半導體場效電晶體。 【先前技術】 本發明係有關於通道層含有例如InGaAs、InAs或 InAsSb之III-V族半導體的金氧半導體場效電晶體（此後 φ 稱之為 “ΠΙ-ν 族 MOSFET (III-V MOSFET)，，或“薄體 MOSFET(thinbodyMOSFET)”）。在習知技術中，一般當 III-V族MOSFET是形成在GaAs基底上時，會使用銦（In) 莫耳分率低(< 30%)的InGaAs通道；而當形成在InP基底 上時，則會使用銦莫耳分率高卜50-100%)的InGaAs通 道。具有銦（In)含量較高之通道層的III-V族MOSFET也 適合未來形成在矽基底上的CMOS應用。 在習知技術中，通道具有高的銦莫耳分率的 • MOSFET使用一般的離子摻雜法形成源極與汲極延伸區 域以降低寄生電阻，如Y. Xuan等人在“High-Performance Inversion-Type Enhancement-Mode InGaAs MOSFET with Maximum Drain Current Exceeding 1 A/mm,” Electron Device letters，Vol. 29, No. 4，p· 294 (2008)中所述。0.5 μιη的裝置其最終的有效寄生串聯源極/汲極電阻 (parasitic series source/drain resistance (Rsd))約為 2000 Ω μιη，且次臨界擺幅（subthreshold swing (S))為 200 mV/decade。習知技術更揭示無摻雜的III-V族MOSFET， 0503-A34479TWF/hhchiang 201112420 其是使用極性與通道相反並形成在閘極氧化層表面上的 電荷層，藉此降低源極/汲極延伸區域中的寄生電阻，如 R. J. W. Hill 等人在 “1 μιη gate length, In〇.75Ga〇_25As channel, thin body n-MOSFET on InP substrate with transconductance of 73 μ8/μιη，” Electronics Letter，Vol. 44, No. 7，pp. 498-500 (2008)，與美國專利公開號 2008/0102607中所述。在此例子中，1 μιη的裝置其Rsd 約為530 Ω μιη，且次臨界擺幅為1100 mV/decade。習知 技術也揭露使用從源極接觸延伸至汲極接觸的單一個氧 化層，其同時在閘極下方與源極/汲極延伸區域中誘導出 導電的表面通道，如N. Li等人在“Properties of InAs metal-oxide-semi conductor structures with atomic-layer-deposited Al2〇3 Dielectric,Applied Physics Letters, Vol. 92, 143507 (2008)中所述。N. Li 等人量測 5 μιη的裝置得到Rsd為52,500 Ω μιη，且次臨界擺幅為400 mV/decade。而量測得的跨導（transconductance; gm)非常 小，為 2.3 μ8/μπι。 國際半導體技術藍圖（International Technology Roadmap for Semiconductors)顯示22奈米及更小尺寸世 代的CMOS裝置需要符合Rsd S 155Ω μιη、S<100 mV/decade，且 gm=3000-4000 μ8/μηι 的條件。然而，所 有的習知技術並無法達到上述需求。 【發明内容】 本發明提供一種金氧半導體場效電晶體，包括：一 0503-A34479TWF/hhchiang 4 201112420 該 以 材 包 一通道層’設置在該基底的頂表面上；-延仲二θ ’插人—㈣極與該料層之間；以及介電 =觸_該通道層的頂部上，並插入該閘電極: 之間；其中該閑極介電層包括一第一材料/、 及㈣該-低:陷的界® 括.一一種薄體金氧半導體場效電晶體’包 上，該通道声:括&，τ—通道層’設置在該基底的頂表面 入一閘電極與該通道閉極介電層，插 後側設置.及入θ a ，並沿著該通道層的前側與 in ’以及介電延伸層’設置在通道層的頂部上， 括-第接觸之間；其中該閉極介電層包 材科，該第一材料沿著該 ==面而與該通道層形成-低缺=面， 以及其中該介電延伸層包括一不同於該 材料太該第二材料與該通道層形成-導電表面通道 接觸之電，極與汲極歐姆 Ϊ極基底的頂表面上提供-通道層;在該； = 提供一閘極介電層;以及提供介電 _二°'在道層的頂部上’並插入該閘電極盘 &姆接觸之間；其中該閘極介電二 ;材:與該通道層形成-低缺陷的界面:二3 電延伸層包括-不同於該第-材料的第二材料::第： 0503-A34479TWF/hhchiang 5 201112420 材料與該通道層形成一導電表面通道。 【實施方式】 以下是透過圖示說明本發明的概念。要強調的是， 圖中的各種元件並未晝成與工業標準規範相符的比例。 實際上，為了清楚地描述本發明，各種元件的尺寸可任 意地放大或縮小。 在此所述的實施例提供III-V族MOSFET，其在導通 狀態時具有低的寄生導通電阻（parasitic on-resistance; RSd)與高的跨導（transconductance; gm)，且在關閉狀態時 具有低的次臨界擺幅（subthreshold swing; S)。本發明一實 施例包括III-V族MOSFET，其同時具有只在源極/汲極 延伸區域誘導的導電表面通道造成的低導通電阻；在閘 極區域使用低界面缺陷的閘極氧化物所造成的高跨導； 以及裝置在關閉狀態時由於空乏的通道側壁所造成的低 次臨界擺幅。 第1A圖至第1C圖顯示各種典型的III-V族 M0SFET。第1A圖顯示第一典型之III-V族MOSFET 100 的剖面圖。III-V族MOSFET 100包括寬能隙半導體的基 底層101，其上方設置有通道層102並具有離子摻雜延伸 區域103。歐姆接觸104設置在部分的離子摻雜延伸區域 103上。通道層102包括多數個III-V族半導體中的其中 一個，例如 InGaAs、InAs 或 InAsSb。 閘極氧化層106延伸在歐姆接觸104之間，且閘電 極108與閘極側壁110設置在閘極氧化層106的上方。 0503-A34479TWF/hhchiang 201112420 MOSFE丁 10Θ更包括隔離區域112 〇化合物半導體中的施 體摻雜質的活化效率一般很低，只有幾個百分比的等 級，且活化施體的濃度是限制在接近5χ1018原子 cnT3(atom cnT3)。舉例來說，對遷移率為2500 cm2/Vs的 10 nm的通道層來說，其片電阻高達500 Ω/sq，此會造 成過南的Rsd。 第1B圖顯示第二典型的III-V族MOSFET 120的剖 面圖。MOSFET 120包括寬能隙半導體的基底層122，其 • 上方設置有通道層124。通道層124包括多數個III-V族 半導體中的其中一個，例如InGaAs、InAs或InAsSb。 MOSFET 120包括單一個閘極氧化層126，延伸在源 極與汲極歐姆接觸128之間。閘電極130與閘極侧壁132 設置在閘極氧化層126的上方。MOSFET 120更包括隔離 區域133。若InGaAs通道層具有高的In莫耳分率，特別 是InAs通道層具有高的In莫耳分率，而其表面被氧化或 其終端具有高程度的缺陷時，會造成導電表面通道134。 ® 雖然位於閘電極130與歐姆接觸128之間的延伸區域136 有可能達成低的電阻，然而由於閘極氧化層126與通道 層124之間的界面138的高缺陷，閘電極130下方的電 荷控制成為不可能，因而造成非常小的跨導。 第1A圖與第1B圖顯示MOSFET垂直於對應的閘電 極的剖面圖。第1C圖則顯示MOSFET 120位於閘電極 130下方且平行於閘電極130的剖面圖。請參考第1C圖， 隔離區域133與通道層124的側壁之間會形成高缺陷的 界面138，而在通道層124的側壁產生導電表面通道 0503-A34479TWF/hhchiang 7 201112420 134。由於導電表面通道134是無法被空乏掉的導電層， 因此MOSFET 120在關閉狀態時會造成高次臨界擺幅與 高源極至汲極的漏電流（source-to-drain leakage current) 〇 第2圖顯示本發明一實施例的III-V族MOSFET 200 垂直於閘極的剖面圖。如第2圖中所示，MOSFET 200 包括寬能隙半導體的基底層202,其上方設置有通道層 204。通道層204包括多數個III-V族半導體中的其中一 個，例如 InGaAs、InAs 或 InAsSb。 MOSFET 200包括閘極介電層206與延伸介電層 207，延伸在源極與汲極歐姆接觸208之間。閘電極210 設置於閘極介電層206的上方，且閘極側壁212設置在 延伸介電層207的上方。MOSFET 200更包括隔離區域 213。如先前所述，閘極介電層206包括適合的氧化物或 其他絕緣材料，其在通道層204提供低缺陷的界面’而 在閘極下方造成有效的電荷控制的區域，其如符號214 所示。詳細地說，區域214會被閘極控制，且在裝置200 關閉狀態時電荷載子能有效地被空乏掉。 延伸介電層207是設置於鄰接且自對準於閘電極 210，以誘導出導電表面通道216，其能將延伸電阻 (extension resistance)最小化。延伸介電層207包括適合 的氧化物或其他絕緣材料，此材料可與通道層204產生 高缺陷的界面，藉此在半導體表面或鄰近半導體表面的 區域產生電荷累積層（charge accumulation layer)。延伸介 電層207能藉由對通道層204的表面進行氧化而相對容 易地形成。要注意延伸介電層207與通道層204產生的 0503-A34479TWF/hhchiang 8 201112420 “高缺陷”的界面是相對於閘極介電層2〇6與通道層2〇4 產生的“低缺陷，，的界面作定義。 第3圖則顯示MOSFET 200位於閘電極21 〇下方且 平灯於閘電極210的剖面圖。由於通道層2〇4的側壁3〇〇 與閘極介電層206形成低缺陷的界面，因此能有效地控 制在側壁300的電荷。因此，包含側壁3〇〇的區域，會 類似於上述區域2! 4，被閘極控制且在裝置2 〇 〇的關閉狀 態下，可有效地空乏掉電荷載子。
第4圖為M0SFET 的上視圖，顯示隔離區域213 相對於閘電極2H)及源極與汲極歐姆接觸2()8的位置。 雖然本發明已以較佳實施例揭露如上， 2 ’任何熟悉此項技藝者，在不脫離本發明 之精神和_内，當可做些許更動與潤飾。舉例 ，述方法的各種㈣可^同的卿或連續地執行 〃其他步驟合併、更分割成其他 5 代，或全部移除。另外，在說明書中步驟取 所述的各種功能，可合併提供額外及他^他部分 此，本發明之保護範圍當視後，專。因 者為準。 <甲明專利範圍所界定 0503-A34479丁 WF/hhchiang 9 201112420 【圖式簡單說明】 第1A圖至第1C圖顯示各種典型的III-V族 MOSFET。 第2圖為本發明一實施例的III-V族MOSFET垂直 於閘極的剖面圖，III-V族MOSFET包括導電表面通道延 伸區域與閘極控制的通道侧壁。 第3圖為第2圖MOSFET位於閘電極210下方且平 行於閘電極的剖面圖。 第4圖為MOSFET的上視 【主要元件符號說明】 101〜基底層； 106〜閘極氧化層； 110〜閘極側壁； 120〜MOSFET ; 124〜通道層； 132〜閘極側壁； 134〜導電的表面通道； 138〜界面； 202〜基底層； 206〜閘極介電層； 100〜MOSFET ; 102〜通道層； 103〜離子摻雜延伸區域； 104〜歐姆接觸； 10 8〜問電極； 112〜隔離區域； 122〜基底層； 12 6〜閘極氧化層； 128〜源極與汲極歐姆接觸； 13 0〜閘電極； 133〜隔離區域； 136〜延伸區域； 200〜MOSFET ; 204〜通道層； 0503-A34479TWF/hhchiang .10 201112420 207〜延伸介電層； 208〜源極與汲極歐姆接觸； 210- 。閘電極； 212- 〃閘極側壁； 213- 。隔離區域， 214- 〃區域， 216- 。導電表面通道； 300- 〃側壁。
0503-A34479TWF/hhchiang 11

Claims (1)

  1. 201112420 七、申5青專利範圍： 1 .—種金氧半導體場效電晶體（M〇SFET),包括·· 一半導體基底； 一通道層，設置在該基底的頂表面上； -閘極介電層’插人—閘電極與該通道層之間；以 ”電延伸層，設置在該通道層的頂部 閘電極與歐姆接觸之間； 其中該閘極介電層包括一第一材料，該 該通道層的頂表面形成—低缺陷的界面；以及’- 其中該介電延伸層包括一不同於該 材料;該第二材料與該通道層形成-導電表面通道 曰體二申二專利範圍第1項所述的金氧半導咖 s曰體其中該通道層包括一 πι·ν族半導體。 曰體㈣第2項所述的錢半導體場效電 =一個^該通道層包括inGaAS、InAwsb中的 晶體1項所述的金氧半導體場效電 ，、令该基底包括一寬能隙半導體材料。 5·如申請專利範圍第1項 晶體，其t該介電延伸層是n由、n導體场效電 面形成。 曰疋•由氧化該半導體基底的表 曰曰 6 . 7 · 如申請專利範圍帛】項所述的金 其中該閘極介電層包括一氧化物。 如申請專鄉㈣1項所述的金氧半 導體場效電 導體場效電 0503-A34479TWF/hhchiang 201112420 曰曰 置 更包括-隔離區域’沿著該半導體基底的邊緣設 8 . —種薄體金氧半導體場效電晶體⑽ MOSFET)，包括： ^ 一半導體基底； 一通道層，設置在該基底的頂表 括-m-v族半導體； 該通道層包 、—-閘極介電層’插人—間電極與該通道層之間，並 沿著該通道層的前側與後側設置；以及 、 介電延伸層’設置在通道層的頂部 電極與歐姆接觸之間； 拖入该間 其中該閘極介電層包括一第一 著該通道層的了材枓，该第一材料沿 爲w H絲面與後側表面而鱼該通道 層形成一低缺陷的界面；以及 一 其中該介電延伸層包括一不同於 材料’該第二材料與該通道層形 電通的第二 9 .如申請專利範圍第 ，表面通道。 效電晶體，其t該通迷的缚體金氧半導體場 τ这通道層包括一ιπ_ν族半 10 .如申請專利範圍第8項 _ 場效電晶體，其中該通道層包括、;J薄體金氧半導體 中的其中一個。 aAs、InAs與inAsSb Η .如申請專利範圍第8項 場效電晶體，直中、斤乂的薄體金氧半導體 12 .如申請專利範 ό、” +導體材料。 場效電晶體，其中兮八 '斤述的薄體金氧半導體 亥"電延伸層是藉由氧化該半導體基 〇5〇3-A34479TWF/hhchiang 13 201112420 底的表面形成。 13 .如申請專利範圍第8項所述的薄體金氧半導體 場效電晶體’其中該閘極介電層包括一氧化物。 14·如申請專利範圍第8項所述的薄體金氧半導體 場效電晶體’更包括一隔離區域’沿著該半導 邊緣設置。 — 15 . -種包括閘電極位於源極與沒極歐姆 的薄體金氧半導體場效電晶體的製造方法，包括： 在半導體基底的頂表面上提供一通道層； 在該閘電極與該通道層之間提供—閘極θ介電層，·以 及 提供介電延伸層’設置在該通道層的頂部上插 入該間電極與歐姆接觸之間； 並插 其中該閘極介電層包括第一 通道層形成一低缺陷的界面；以及玄第一材料與該 其中該介電延伸層包括 材料’該第二㈣與該通道層形成的第二 】6.如申請專利範圍第 =表面通道。 場效電晶體的製造方法，1、體金氧半導體 導體。 /、中该通道層包括一 m-v族半 17 .如申請專利範圍筮 場效電晶體的製造方法，1由J、所述的薄體金氧半導體 與InAsSb中的其中—個了該通道層包括InGaAS、InAs 1 8 ·如申請專利範 $ 場效電晶體的製造方法，且士項所述的薄體金氧半導體 其中該基底包括一寬能隙半導 0503-A34479TWF/hhchiang 201112420 體材料。 τ睛尋们m固第15項 場效電晶體的製造方法，1㈣體金氧半導體 該半導體基底的表面形成H延伸^藉由氧化 β 20曰如申請專利範圍第15項所述的薄體金氧半導體 %效電晶體的製造方法，盆中兮 " 乃次，、f忒閘極介電層包括一氧化 物0
    0503-A34479TWF/hhchiang
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