TW201110347A - Multiple Vt field-effect transistor devices - Google Patents

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Description

201110347 六、發明說明： 【發明所屬之技術領域】 本發明係關於場效電晶體（FET)裝置，且更特定言之， 係關於多臨界電壓（Vt)FET裝置及其製造技術。 【先前技術】 在許多積體電路設計中使用場效電晶體（FET)作為用以 斷開及閉合電路之開關。大體而言，FET包括藉由通道連 接之源極區及汲極區，及調節通過源極區與汲極區之間的 通道之電子流的閘極。通道可包括n型或卩型半導體材料， 其分別形成η通道FET(NFET)或p通道FET(PFET)。 在一些應用中偏愛使用一特定類型之FET，即鰭式 FET(fmFET)，此係歸因於其具有快速切換時間及高電流 岔度。finFET之基本形式包括一源極區、一汲極區，及源 極區與汲極區之間的一或多個鰭形通道。鰭片上之一閘電 極調節源極與汲極之間的電子流。 隨著電子技術不斷進步，功率、效能及密度取捨之管理 難度日益增大。存在用於管理晶片級功率之許多策略，諸 如將非作用中區塊斷電或減小睡眠模式期間之供電電壓 (4)1而，大部分此等方法涉及到設計耗用，此主要體 現在斷電管理及/或穩健設計電路以使得電路維持在降低 的Vdd下之狀態方面.(其中緊密模型通常具有不良準確度” 常常，一旦最終設計形成，較低〜便憑經驗而確定。 因此，習知裝置幾乎始終具有較高設計成本以確保較低 vdd下之電路設計功能。此成本出自& :跨越較寬的電壓 1477I5.doc 201110347 範圍檢查本身設_ 乂及確保模型本身在此vdd範圍内得 到良好校準，良好校準 . 仪早吊*不可忽視。另外，亦存在以下 風險：若未正確地執杆μ楚 m仃此專任務，則可能帶來與重新設計 週期相關聯之成本。 因此，需要-種經由有效低功率操作來提供功率節省之 裝置’此等有效低功率操作可藉由可用處理技術來簡 單而經濟地實施。 【發明内容】 本發月提ί、夕臣品界電壓（Vt)場效電晶體（fet)裝置及其製 &技術在本發明之-態樣中提供一種FE丁裝置，其包 I原極區，汲極區；使該源極區與該汲極區互連之至 乂 L道’及-閘極’其環繞該通道之至少—部分，該閑 極經組態以歸因於^言空 、頁穿該閘極之至少一能帶邊緣金屬之選 擇性置放而具有多個臨界電壓。 、，在本發明之另一態樣中，提供一種製造一 fet裝置之方 法該方法包括以下步驟。在一絕緣體上覆矽（s〇I)層中 圖案化複數個鰭片，每一鰭片具有一第—側面及與該第一 側面相對之-第二側面。在該等轉片中之每—者上形成一 介電層。形成一間極，該閘極環繞該等鰭片中之每一者之 至少一部分且藉由該介電層而與該等鰭片分開，該閘極經 組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性 置放而具有多個臨界電壓。#由該等鰭片而使-源極區與 一汲極區形成互連， 在本發明之又一態樣中，提供另一種製造一 FET裝置之 147715.doc 201110347
部分且藉由該介電層 而與該基 方法。該方法包括以下步. 極，該基極具有一第一側面 側面及一頂部。在該基極上 該閘極環繞該基極之至少一部分且囍，玆4 極分開，該閘極經組態以歸因於貫穿該閘極之至少一能帶 邊緣金屬之選擇性置放而具有多個臨界電壓。在=開=之 相對側面上形成一源極區及一汲極區。 將參考以下[實施方式]及圖式獲得對本發明之更完全理 解以及本發明之其他特徵及優點。 【實施方式】 本文中提供具有多個臨界電壓（vt)之場效電晶體（FET)裝 置及其製造技術《將呈現若干不同FET裝置設計，每一 FET裝置設計皆經組態以歸因於貫穿該閘極之一或多個能 帶邊緣金屬之選擇性置放而具有多vt閘極（參見下文）。所 呈現之第一裝置為雙Vt finFET裝置。 圖1為說明例示性finFET裝置100的示意圖。finFET裝置 1 〇〇包括源極區106、汲極區108，及使該源極區與該汲極 區互連之複數個鰭片110。鰭片110圖案化於絕緣體上覆矽 (SOI)層中，其中該絕緣體為内埋氧化物（Β〇χ)ι〇4。閘極 112環繞鰭片11 〇中之每一者之至少一部分。 鰭片110用作該裝置之通道。每一鰭片具有兩個側面（第 一側面及與第一側面相對之第二側面）。如下文將詳細描 述’根據本發明之教示，鄰近於每一鰭片之第一側面的閘 極之一部分經組態以具有臨界電壓Vti，且鄰近於每一轉 I47715.doc 201110347 片之第二側面的閘極之一部分經組態以具有臨界電壓 Vt2，其中歸因於鄰近於每一鰭片之第一側面的閘極之該 部分中存在至少一能帶邊緣金屬而使得Vt2不同於Vt,(亦 即，差動臨界電壓）。 圖2A至圖21為說明用於製造finFET裝置（諸如，上文結 合圖1之描述所描述之finFET裝置100)之例示性方法的 圖。亦即，圖2A及圖2B借助於參看穿過平面A(參見圖1)之 橫截面圖強調鰭片（通道）及閘極介電質之形成。圖2C至圖 2F借助於參看穿過平面A(參見圖1)之橫截面圖強調鰭片上 之雙Vt閘極之產生。圖2G至圖21借助於參看自有利點b(參 見圖1)檢視之視圖強調裝置之源極區/汲極區之形成。 根據一例示性實施例，裝置之起始平台為在Βοχ上具有 一 SOI層之習知SOI晶圓。基板通常鄰近於box之與soi層 相對之一側面（本發明實例圖中未展示）而存在。如圖2八中 所展不’在BOX(亦即’ BOX 204)上之SOI層中圖案化（亦 即，使用標準圖案化技術）複數個鰭月2〇2。以此方式圖案 化之每一鰭片202將具有兩個側面（彼此相對）及一頂部。為 了摇述之簡易性及一致性起見，下文中將該等側面稱作第 一側面及第二側面，其中第一側面任意指代每一鰭片之左 側面且第二側面任意指代每一鰭片之右側面（基於圖2A中 所展示之表示）。另外’如圖2八中所展示，所有鰭片具有 一共同定向，其甲每一鰭片之第一側面面向一方向（例 如向左）且母鰭片之第一側面面向相反方向（例如，向 右）〇 147715.doc 6- 201110347 如圖2B中所展示，在Β〇χ 2〇4之曝露部分上及在§〇ι層 中經圖案化之每一鰭片202上形成介電層2〇6。介電層2〇6 可包括或多個一氧化石夕（Si〇2)及氮氧化石夕（si〇N),且可 使用標準熱氧化或快速熱製程（RTP)氧化將其沈積至約〇 7 奈米（nm)至約3奈米之厚度。或者，介電層2〇6可包括姶基 高k材料（諸如，二氧化铪（Hf〇2)、锆酸铪（HfZr〇4)、矽酸 姶（HfSiO)及/或氮化矽酸姶（HfSi〇N))，且可使用合適之高 k材料沈積製程（諸如，化學氣相沈積（CVD)或原子層沈積 (ALD))將其沈積至約〖奈米至約5奈米之厚度。在使用金屬 閘極之情形下及/或在需要具有有利於Si〇2之按比例調整性 質的介電質時，較佳使用高k介電質。介電層2〇6將裝置之 每一鰭片202與閘極分開，且因此介電層2〇6用作閘極介電 質。 如圖2C中所展示，閘極之形成以在介電層上沈積第一金 屬層208開始。第一金屬層可包括氮化鈦（TiN)、氮化鈕 (TaN)及/或碳化鈕（TaC)，且可使用ALD將其沈積至約5奈 米至約50奈米之厚度。根據一例示性實施例，第一金屬層 不包括任何能帶邊緣金屬。另一方面，若第一金屬層中： 在能帶邊緣金屬，則根據本發明之教示，第一金屬層中之 能帶邊緣金屬之濃度小於第二金屬層中之能帶邊緣金屬之 濃度，參見圖2D ’如下文所描述。 如圖2D中所展示，在每一鰭片之頂部及各側面中之—個 側面處在第一金屬層208之多個部分上選擇性地沈積—系 列第二金屬層210 ^雖然圖2D描繪選擇性沈積係在每—鳍 1477I5.doc 201110347 片之第二側面上，但此僅為例示性的，因為該系列第二金 屬層2 1 〇或者可選擇性地沈積於每一鰭片之第一側面上。 此選擇性沈積可使用定向沈積技術及/或差動沈積技術來 達成（例如，如藉由箭頭211說明舉例而言，可使用熱蒸 鍍或電子束（e-beam)蒸鍍來沈積第二金屬層2〗〇 ^根據本發 明之教示，第二金屬層21〇包括摻雜有至少一能帶邊緣金 屬之習知閘極金屬（諸如，TiN、TaN及/或TaC)e第二金屬 層210中使用之特定能帶邊緣金屬可視所製造之finFET裝 置為η通道finFET(本文中縮寫為「NFET」）抑或p通道 • FET(本文中縮寫為「pfet」）而變化。當製造nfet裝 置時，旎帶邊緣金屬可包括任何第πA族（鹼土金屬）/第ΙΙΐβ 族（鑭系）行元素，諸如以下各項中之一或多者：鎂（Mg)、 鋇（Ba)、锶（sr)(第 ΠΑ族）、鑭（La)、釔（γ)、鏑、鈽 (Ce)、镨（Pr)、镱（Yb)及镥（Lu)(第^汨族）。另一方面當 ^ k PFET裝置時’能帶邊緣金屬可包括以下各項中之一 或多者：鋁（A1)、铑（Rh)、銖（Re)、鉑（pt)、鎢（w)、鎳 (Ni)、鈷（Co)、二氧化鋁（Αι〇2)、二氧化鈦（Ti〇2)、氧化钽 (丁&2〇5)、氧化鎳（Ni0)及氧化鈷（Co"3)。根據一例示性實 施例，藉由首先使用（例如）熱蒸鍍或電子束蒸鍍將習知間 極金屬Λ積至每一鰭片之所要側面(亦即，第一側面或第 二側面）上在第一金屬層208上達約5奈来至約50奈米之厚 度㈣成第二金屬層21〇。接著再次使用（例如）熱蒸鐘或電 子束热錄在m極金屬上沈積適當的能帶邊緣金屬達約 1埃(A)至約20 A之厚度(該厚度視第二金屬層中之能帶邊 I47715.doc 201110347 緣金屬之所要濃度而定）。接著使用退火製程使習知金屬 及能帶邊緣金屬在整個第二金屬層210中相互擴散，該退 火製程可緊隨金屬沈積之後進行，或者可在閘極完成之後 作為最終的源極/汲極活化退火製程而進行（參見下文）。此 等退火製程所使用之參數為熟習此項技術者所熟知且因此 本文中不進一步描述。 根據圖2D中所展示說明之組態，鄰近於每一韓片之第一 側面的閘極之一部分將歸因於鄰近於每一鰭片之第一側面 的閘極之該部分中存在第一金屬層2〇8(例如，非能帶邊緣 金屬）而具有臨界電壓Vt〗，且每一鰭片之第二側面將具有 臨界電壓Vtz，其中歸因於鄰近於每一鰭片之第二側面的 閘極之§亥部分中存在第二金屬層2丨〇(例如，具有能帶邊緣 金屬）而使得vtz不同於vt〗。每一鰭片之寬度（在圖2D中標 記為w)大體上足夠小以使得可忽略來自鄰近於每一鰭片之 頂部的閘極之一部分的任何％促成因素（c〇ntributi〇n)。根 據一例示性實施例，因為能帶邊緣金屬通常使Vt降低，所 以VtfVtr因此，如上文所強調，若第一金屬層與第二 金屬層兩者中均存在能帶邊緣金屬，且若第二金屬層中存 在更多能帶邊緣金屬，則鄰近於每一鰭片之第二側面的閘 極之該部分將具有比鄰近於每一鰭片之第一側面的閘極之 4部分低的Vt。具有此等性質之finFET裝置將在低供電電 £ (Vdd)(Vt2>Vdd>Vti)、低功率模式中具有極佳的操作效 能。當Vdd增加至高於Vt2時，裝置將在高效能模式中 作。 、 147715.doc 201110347 如圖2E中所展示，在第一金屬層2〇8及第二金屬層2i〇上 沈積第三金屬層212。第三金屬層212可包括TiN、及/ 或TaC，且可使用CVD或ALD將第三金屬層2i2沈積至約5 奈米至約50奈米之厚度。 如圖2F中所展示，可視需要而在第三金屬層212上沈積 多曰B矽層（亦即，多晶矽層2丨4)。多晶矽使得閘極與後續自 對準石夕化處理（silicidati〇n)相容（當源極區/汲極區矽化 時）。或者，與金屬閘極相容之觸點方案（c〇ntact scheme) 將消除對多晶矽層之需要。另外，一些金屬閘極（諸如， TiN/TaN)具有比矽化之多晶矽低的導電性’因此接受了後 續石夕化處理之多晶矽閘極可能沿閘極具有較低電阻。可使 用C VD、電漿增強化學氣相沈積（PECVD)或快速熱化學氣 相沈積（RTCVD)將多晶矽層214沈積至約30奈米至約15〇奈 米之厚度。 在需要時可接著執行對閘極之任何進一步標準處理。僅 舉例而言，可使該等鰭片退火，以（.例如）使如上文所描述 之金屬層中之金屬相互擴散。現在完成閘極。 接著亦可使用標準處理來在閘極之相對兩端處形成源極 區及汲極區且藉由鰭片使其互連。舉例而言，現切換至自 有利點B(參見（例如）圖1)檢視之視圖，圖2G展示如上文所 描述的形成於鰭片202上的完成之閘極216。圖2G至圖21說 明在閘極之一側面上的源極區或汲極區之形成，然而應理 解’相同製程適用於在閘極之相對側面上形成對應源極區 或汲極區《如圖2H中所展示，在閘極2 1 6之任一側面上形 147715.doc •10- 201110347 * 成偏移隔片21 8。根據一例示性實施例，偏移隔片包括氮 化矽（SiN)。亦執行至源極區/汲極區中之鰭片202中的擴展 植入。如圖21中所展示，使磊晶Si 22〇在鰭片202上生長。 移除偏移隔片21 8(參見圖2H)且用最終隔片222替換偏移隔 片2 1 8。接著將源極植入物/汲極植入物引入至該區，後續 接著進行快速熱退火。因此，形成源極區/汲極區224。亦 可形成至源極區/汲極區之矽化物觸點（圖中未展示）。用於 源極區/沒極區之特定參數及矽化物形成技術為熟習此項 技術者所熟知且因此本文中不進一步描述。 接下來呈現裝置為雙Vt金屬氧化物半導體場效電晶體 (MOSFET)裝置。與上文所呈現之finFET裝置相比較，此 等MOSFET裝置為三向閘極（trigate)裝置，其中該閘極之頂 部及兩個側面促成裝置之Vt。 圖3為說明例示性MOSFET裝置300的示意圖。MOSFET 裝置300包括源極區302、汲極區304、使源極區302與汲極 £304互連之通道306，及環繞通道3〇6之至少一部分的閘 極308。如下文將詳細描述，閘極3〇8具有雙Vt設計，其中 歸因於貫穿閘極之一或多個能帶邊緣金屬之選擇性置放而 使得閘極308之兩個側面具有第一臨界電壓Vti且閘極3〇8 之頂部具有第二臨界電壓Vk。雙Vt閘極設計之使用允許 MOSFET裝置300以低有效功率模式或高效能模式運行， 因此經由總的減小之功率消耗來提供節省且無不合需要之 效能降級。 圖4A至圖40為說明用於形成MOSFET裝置（諸如，上文 I47715.doc 201110347 結合圓3之描述所描述之M〇SFET裝置3〇〇)之例示性方法的 橫截面圖。亦即，圖4A及圖4B借助於參看穿過平面a(參見 圖3)之橫截面圖強調裝置之基極及該基極上之閘極介電層 的產生，該閘極介電層將基極之用作裝置之通道的一部分 與裝置之閘極分開。參見下文。圖4C至圖4L借助於參看穿 過平面a(參見圆3)之橫截面圖強調雙Vt閘極之產生。圖 至圖40借助於參看自有利點b(參見圖3)檢視之視圖強調裝 置之源極區/汲極區之形成。如上文所強調，本文所描述 之MOSFET裝置為三向閘極式裝置。顧名思義’三向閘極 包括三個有效部分，在此狀況下，三個有效部分為一頂面 及兩個側面。如下文詳細描述，#由本發明之技術，三向 閘極之兩個側面均經組態以具有相同臨界電壓，而頂 2組態以具有不同臨界電壓外（此組態在本文中稱作 「雙Vt」'(態）。具有此等性質之裝置將在提供低供電電 壓（Vdd)(亦即，Vt2>Vdd>Vti)時在低功率模式中具有極佳的 操作效能。當Vdd增加至高於vt2時，裝置將在高效能模式 中操作°三向閘極式裝置作為22奈米技術及22奈米以上之 技術之候選者而獲得實質關注。三向閘極式I置提供較佳 靜電控制’准許閘極長度按比例調整。另夕卜，當各側面現 在為閘控區時’每—平面布局之可用電流增加。亦即，與 習知平面組態相比較）。 >、 裝置之起始平台可為s〇I晶圓或塊狀矽晶圓。選擇在 BOX上具有一 s〇I層之顧晶圓用於本發明實例描述中。如 圖4A中所展示，（例如）使用標準微影技術圖案化晶圓之 147715.doc 12 201110347 SOI層，以在B〇x(亦即，B0X 4〇4)上形成裝置之基極 402。SOI晶圓通常亦包括鄰近於Βοχ之與^⑴層相對之_ 側面的基板（其在本發明實例圖中未展示）。稍後，在該製 程中’將在基極402上形成源極區、汲極區及閘極，其中 在源極區與汲極區之間及在閘極下方的基極之一部分用作 裝置之通道。將閘極組態為具有兩個側面（第一側面及與 第一側面相對之第二側面）及頂部的三向閘極。因此，基 極402具有第一側面、與第一側面相對之第二側面及頂 部，其將分別對應於與基極4〇2鄰近之閘極的第一側面、 第二側面及頂部。 起始SOI晶圓可部分地或完全地空乏。當使用具有較厚 SOI層之SOI晶圓時（S0I厚度Ts〇i大於或等於30奈米）或當使 用塊狀矽晶圓時，晶圓較佳部分地空乏。當使用具有較薄 SOI層之SOI晶圓時（Ts〇I小於或等於3〇奈米），晶圓較佳完 全地空乏。 如圖4B中所展示，接著在基極4〇2及Β〇χ 4〇4之曝露部 分上形成介電層406。介電層406將裝置之通道與裝置之閘 極分開，且因此介電層406用作閘極介電質。介電層4〇6可 包括一或多個SiCb及SiON且可使用標準熱氧化或RTp氧化 將其形成至約0.7奈米至約3奈米之厚度。或者，介電層 406可包括銓基高k材料（諸如，Hf〇2、HfZr〇4、及/ 或HfSiON)，且可使用CVD或ALD將其形成至約1奈米至約 5奈米之厚度。在使用金屬閘極之情形下及/或在需要具有 有利於si〇2之按比例調整性質的介電質時，較佳使用高k 147715.doc -13· 201110347 介電質。 如圖4C中所展示，閘極之形成以在介電層4〇6上沈積金 屬層408開始。根據本發明之教示，金屬層4〇8包括摻雜有 至少一能帶邊緣金屬之習知閘極金屬（諸如，TiN、丁…及/ 或TaC)。金屬層408中使用之（多個）特定能帶邊緣金屬可視 所形成之MOSFET裝置為n通道m〇SFEt(nm〇sfet)抑或p 通道MOSFET裝置（PM0SFET)而變化。當形成nm〇sfet 時，該（多個）能帶邊緣金屬可包括第„A族（鹼土金屬）/第 ΙΙΙΒ族（鑭系）行元素，諸如以下各項中之一或多者：、 Ba、Sr(第 IIA族）、La、γ、Dy、Ce、pr、YwLu(第則 族）。或者，當形成PMOSFET時，該（多個）能帶邊緣金眉 可包括以下各項中之一或多者：Al、Rh、Re、pt、w、
Ni、Co、A1〇2、Ti〇2、Ta2〇5、Ni〇及 c〇2〇3。根據一例示 性實施例，藉由首先使用CVD、ALD、減鍍或熱蒸鐘在介 電層406上沈積習知閘極金屬至約5奈米至約5〇奈米之厚度 而形成金屬層408。接著再次使用CVD、ALD、濺鍍或熱 蒸鍍在習知閘極金屬上沈積(多個)適當能帶邊緣金屬至約2 A至約3 A之厚度。接著使料火製程使習知金屬及能帶邊 緣金屬在整個金屬層408中相互擴散，該退火製程可緊隨 金屬沈積之後進行，或者可在閘極完成之後作為最終的源 極7沒極活化退火製程而進行。此等退火製程所使用之參 數為熟習此項技術者所熟知且因此本文十不進-步描述。 如圖4D中所展示’在金屬層構上沈積偏移隔片前驅體 層410。隔片前驅體層4】〇可包括—或多個多晶石夕或非晶 I477J5.doc 201110347 矽，且可使用CVD、PECVD或RTCVD將其保形地沈積於 金屬層408上至約3奈米至約15奈米之厚度。若將使用額外 月匕可邊緣金屬層（參見（例如）下文所描述之圖4g至圖41)， 則可將隔片前驅體層410就地預先摻雜以麟（p)或神（As)(對 於NMOSFET)或預先摻雜以硼⑻（對於PM〇SFET)。或者， 若將不使用額外能帶邊緣金屬層（參見（例如）下文所描述之 圖4 J至圖4L),則隔片前驅體層41〇亦可包括不導電介電質 (諸如，SiN)，因為隨後將在處理期間移除自其形成之偏 移隔片（參見下文）。 如圖4E中所展示，接著在鄰近於金屬層4〇8的基極4〇2之 每一側面上自隔片前驅體層410形成偏移隔片412及414。 根據一例示性實施例，使用反應性離子蝕刻（RIE)來形成 偏移隔片412及414，該蝕刻將隔片前驅體層4 j 〇自所有水 平表面移除，包括自曝露金屬層408之一部分的基極4〇2之 頂部上移除。 如圖4F中所展示’（例如）使用濕式蝕刻將藉由RIE而曝 路的金屬層408之該部分選擇性地自基極402之頂部（亦 即，自基極之頂部上的介電層之一部分上）移除。此製程 本處上形成與金屬層408分開之兩個單獨層，基極402之每 一側面上（亦即，第一側面及第二側面上）一層（下文稱作第 金屬層408a及第二金屬層4〇8b)。為了描述之一致性， 術語「第一金屬層」將用以指代金屬層4〇8的保持在鄰近 於介電層之左（第一）側面的基極402之部分，且術語「第二 金屬層」將用以指代金屬層408的保持在鄰近於介電層之 I47715.doc -15- 201110347 右（第）側面的基極402之部分。‘然巾此名稱指派為任意 的0 因為第一金屬層4〇8a與第二金屬層408b起源於相同金屬 層（金屬層408)，所以第一金屬層4〇仏與第二金屬層4〇訃具 有相同（或近似相同）之組合物及實體性質（諸如，厚度）。 在此點上，該製程中，採取之步驟可視是否使用另一金屬 層（亦即，包括—（或多個）不同能帶邊緣金屬之第三金屬 層）而變化。亦即，圖4G至圖41描繪三向閘極中之第三金 屬層之使用，而圖4J至圖礼描繪無第三金屬層之三向閘 極。 圖4G至圖41中或圖4;至圖礼中所料之κ態將達成 雙Vt三向閘極。然❿，可能需要使用具有相關聯之能帶邊 緣金屬的第三金屬層，以有助於相對於三向開極之頂部 精細δ周卽」三向閘極之各側面之臨界電壓，且有助於相 對於三向閘極之各側面「精細調節」I向閘極之頂部之臨 界電壓。亦即，大多數金屬閘極通常具有中間能隙功函數 (mid-gap workfuncti〇n)。在短通道長度的m〇sfet裝置（亦 即’具有小於(M微米（_之通道長度）之情況下^中= 短通道長度的M0SFET裝置之基極為具有s〇i厚度 見圖1)或砂厚度Tsin_(分別別奈米）的部分空乏之⑽或 塊狀石夕，此時存在脫離能帶邊緣之短通道控制方面的處 罰。為了將Vt控制至可接受之損耗内，與能帶邊緣裝置相 比較’必須極大地減少通道摻雜’亦即，通常將通道摻雜 減少達約30%(百分比）至約嶋。減少之通道摻雜使短通 1477I5.doc -16- 201110347 道回應降級。若不減少通道摻雜，則Vt通常將過高。 或者’對於具有較薄基極之MOSFET裝置，諸如完全空 之之SOI(亦即，ts〇330奈米）摻雜不再設定vt。在此裝置 厚度之方案中，在許多狀況下，四分之一能隙及/或中間 能隙金屬將提供可接受之Vt。因此，僅舉例而言，對於較 厚的、基於部分空乏之SOI(或塊狀矽）之裝置，除非閘極 之頂部需要大得多的Vt(例如，約800毫伏（mv)至約1伏特 (v))，否則閘極之頂部及各側面或許將需要所應用之能帶 邊緣金屬（圖4G至圖41)。對於較薄的、基於完全空乏之 s〇I之裝置，仍可使用在閘極之各側面及頂部處之能帶邊 緣金屬，但可省略在閘極之頂部處之能帶邊緣金屬的可能 性增加，因為此Vt將不會如完全空乏之裝置中一般高。因 此’將僅在閘極之各側面處使用能帶邊緣金屬（圖4j至圖 礼）。省略額外能帶邊緣金屬之誘因將為較低之製程成本 及製程簡化。 如圖4G中所展*，在基極4〇2之頂部上的介電層傷之一 部分上且在偏移隔片412/414上沈積第三金屬層416。如同 第-金屬層及第二金屬層4〇8a&4〇8b，第三金屬層川亦 包括摻雜有至少一能帶邊緣金屬之習知閘極金屬(諸如， TiN、TaN及/或TaC)。然而’第三金屬層416中之能帶邊緣 金屬不同於第一金屬層及第二金屬層她及侧中之能帶 邊緣金屬（以便達成雙力三向閘極）。第三金屬層416之與偏 移陣片4應4接觸之部分不影響問極之各側面之扒，因 為偏移隔片賴Η保護間極之各側面免受第三金屬層416 I47715.doc •17· 201110347 中之能帶邊緣金屬的影響。第三金屬層416可包括以下能 帶邊緣金屬中之一或多者：用於NMOSFET之Mg、Ba、 Sr(第 IIA族）、La、Y、Dy、Ce、Pr、Yb及 Lu(第 IIIB族）， 用於 PMOSFET之 A卜 Rh、Re、Pt、W、Ni、Co、Al〇2、 Ti〇2、Ta2〇5、NiO及C02O3。根據一例示性實施例，藉由 首先使用CVD、ALD、濺鍍或熱蒸鍍在閘極堆疊之頂部、 偏移隔片412/4 14及介電層406上沈積習知閘極金屬至約5 奈米至約50奈米之厚度而形成第三金屬層416。接著再次 使用CVD、ALD、濺鍍或熱蒸鍍在習知閘極金屬上沈積 (多個）適當能帶邊緣金屬至約2 A至約3 A之厚度。接著使 用退火製程使習知金屬及能帶邊緣金屬在整個第三金屬層 416中相互擴散，該退火製程可緊隨金屬沈積之後進行， 或者可在閘極完成之後作為最終的源極/汲極活化退火製 程而進行。 如圖4H中所展示，在第三金屬層416上沈積頂部電極層 418。頂部電極層418可包括TiN、TaC及中之—或多 者，且可使用ALD將其沈積於第三金屬層416上至約5奈米 至約50奈米之厚度。 、 如圖41中所展示，可在頂部電極層418上沈積多晶石夕層 420。此步驟為可選的。舉例而$，可使用多晶♦層來使 問極與後續自對準矽化處理相容(亦即，當裝置之源極區/ 汲極區矽化時）。或者’與金屬間極相容之觸點方案將消 除對多晶矽層之需要。$外’ -些金屬閘極(諸如： TiN/TaN)具有比碎化之多晶砂低的導電性，因此接受後續 I477I5.doc -18· 201110347 石夕化處理之多晶石夕閘極可能沿閘極具有較低電阻。可使用 CVD、PECVD或RTCVD在頂部電極層418上沈積多晶矽層 420至約30奈米至約150奈米之厚度。可對多晶矽層42〇進 行預先摻雜或稍後在源極/汲極形成期間進行摻雜。 歸因於在閘極之各側面處的一能帶邊緣金屬及在閘極之 頂°卩上的第二能帶邊緣金屬的存在而使得閘極將具有雙vt 組態’其中閘極之各側面（亦即，S1及S2)均具有第一臨界 電壓（亦即，臨界電壓v11)且閘極之頂部（亦即，丁）具有第 二臨界電壓（亦即，臨界電壓νω，其中Vt2>Vti。Vt|可相 對於Vt2而變化，且反之Vt2可相對於Vti而變化，例如，藉 由使第一金屬層/第二金屬層及/或第三金屬層之内含物及 厚度中之一或多者變化。 如上文所強調，圖4J至圖礼描繪無第二能帶邊緣金屬之 三向閘極。如圖4J中所展示，移除保持未摻雜（參見上文） 之偏移隔片412及414。可使用濕式蝕刻或矽特定RIE來移 除偏移隔片412及414。 如圖4K中所展示，在第一金屬層及第二金屬層4〇“及 408b/介電層406上（亦即，在基極之頂部上的介電層之—部 分上）沈積頂部電極層422。頂部電極層422可包括摻雜之 多晶矽或金屬（諸如，TiN、TaC或TaN)。根據一例示性實 施例’頂部電極層422包括TiN ’且使用ALD將其沈積至約 5奈米至約50奈米之厚度。 如圖4L中所展示，可在頂部電極層422上沈積多晶矽層 424。此步驟為可選的。如上文所強冑，可使用多晶石夕層 147715.doc •19· 201110347 來使閘極與後續自對準⑦化處理相容（亦即，當裝置之源 極區/沒極區石夕化時）。如同上文所描述之多晶石夕層420, ^ 使用CVD、PECVD或RTCVD將多晶石夕層424沈積至㈣奈 米至約150奈求之厚度。可對多晶矽層424進行預先摻雜或 稍後在源極/汲極形成期間進行摻雜。 如上文，歸因於僅在閘極之各側面處存在能帶邊緣金屬 (亦即’閘極之頂部上不存在能帶邊緣金屬）而使得間極將 具有雙Vt組態’其中閘極之各側面（亦即，S1及S2)均具有 第-臨界電壓（亦即’臨界電壓Vt〇且間極之頂部（亦即， τ)具有第二臨界電壓（亦即，臨界電壓vtj ,其中 VtAVt,。vtl可相對於％2而變化，且反之Vt2可相對於 而變化，例如，藉由使第一能帶邊緣金屬層及第二能帶邊 緣金屬層408a及408b之内含物及厚度中之一或多者變化。 在沈積介電質外加金屬及/或多晶矽之後，使用閘極微 影及後續蝕刻製程來形成閘極堆疊。此等微影及蝕刻步驟 為熟習此項技術者所熟知且因此本文中不進一步描述。閘 極為自對準，因為閘極之頂部及各側面較佳僅藉由一種微 影及後續蝕刻步驟而形成。因此，頂部及各側面彼此對 準。 在品要時可接著進行閘極之任何進一步標準處理。僅舉 例而言，可使閘極退火，以（例如）使如上文所描述之金屬 層中之金屬相互擴散。現在完成閘極。 亦可接著使用標準處理來在閘極之相對側面上形成源極 區及汲極區。舉例而言，現切換至自有利點B(參見（例如） 147715.doc •20· 201110347 圖3)檢視之視圖，圖4M展示如上文所描述而形成的完成之 二向閘極。此實例中所展示之特定三向閘極不具有第二能 帶邊緣金屬’然而’任意三向閘極組態（具有或無第二能 帶邊緣金屬）皆適用於此描述。圖4N至圖4〇說明在三向問 極之一側面上的源極區或汲極區之形成，然而應理解，相 同製程適用於在三向閘極之相對側面上形成對應源極區或 汲極區。如圖4N中所展示，在三向閘極之任一側面上形成 偏移隔片428。根據一例示性實施例，偏移隔片包括SiN。 將掺雜物引入至源極區/没極區中之Βοχ 404中（且若未進 行預先掺雜，則將摻雜物引入至多晶矽層中（參見上文^ 如圖40中所展示，使磊晶矽430在源極區/汲極區中生長且 移除偏移隔片428(參見圖4N)並用最終隔片432替換偏移隔 片428將源極植入物/沒極植入物引入至該區，後續接著 進行快速熱退火。因此，形成源極區/汲極區。亦可形成 至源極區7汲極區之矽化物觸點（圖中未展示）。用於源極 區/汲極區之特疋參數及矽化物形成技術為熟習此項技術 者所熟知且因此本文中不進一步描述。如上文所強調，自 基極形成之通道在源極區與汲極區之間擴展。 八有厚基極（例如，TS0I或TsiliC(3n大於或等於約25奈米）之 二向閘極式裴置亦可能不使用磊晶源極區/汲極區。因 此對於大於或等於約25奈米之基極$度，可能不需要磊 晶生長之源極/汲極生長且可改為將此區直接植入（參見上 文）及矽化以形成源極區/汲極區。 根據-例示性實施例’三向閘極具有側面：頂部：側面為 147715.doc -21- 201110347 ，.勺1 ·1.1之縱橫比。在彼例子巾n β j于τ閘極之頂部將促成總的 MOSFET促成因辛之的 f之約"3。亦即，在三向閘極之情況下， 假定閘：之頂部具有相對於閘極之各側面的顯著重要性。 在下文實例中呈現其他組態，然而，其中縱橫比為按比 調整的。 進一步參考以下非限制性實例來描述本發明之技術： 實例1 比較兩種vdd位準（亦即 .Λ ς 德_ V之Vdd丨及0.5 v之Vdd2)下之 雙Vt finFET裝置（你丨如，4奋门 根據圖2 A至圖21辛所概述之方法 所製造）與習知單_ Vt fi η ΤΓΡ T itt 早Vt finFET裝置（其中假定Avt，亦即vti 與外之間的差’為約_ mV)。對於雙Vt finFET裝置， 〇·5 V下之有效功率消耗為1 V下之有效功率消耗的約五分 之一（亦即，電容（c) 2 } υ·18)。比較起來，在單一 vt裝置 之情況下’不存在c之下降，闵 V-1T 降因此0.5 V下之有效功率消耗 僅為1 V下之有效功率消耗 干月牦的約五分之二。在較高vdd下的 又t inFET裝置之有效功率 々千兴早 Vt裝置之有效功率相 宮。 實例2
在此貫例中’選擇現有_贿裝置設計（例如，以解決 不可進行重新設計時之情形）且假定閘極貞 即，總的裝置負荷主要成„ & A . 才1貝饤主要跫閘極負荷支配）。然而，需要製 k 種可在低Vdd(例如，〇 5 娃你a js - .V)下知作且展不出較低有效 功率之裝置’其在IV ττ吐Δ 勺dd下可接又之效能下降為約
Zvvo 〇 147715.doc •22- 201110347 使用以下參數： 1)假定 Vdd等於 1 V或 0.5 V。假定Vt丨=300 mV，Vt2=600 mV。接著假定裝置寬度恆定，此意謂不進行現有裝置設 計之重新設計。亦即，假定電路及裝置設計本身保持不 變。可在不變更遮罩之情況下容易地實現三向閘極之整 合，簡單地使用不同製程來實施相同遮罩以得到三向閘 極另方面’遷移重新繪製（migration re-map)將需要電 路設計師修改電路及所得實體布局（遮罩）。重新繪製通常 極貴且費時，而不變更實體遮罩的整合解決方案（諸如， 藉由本發明之技術）具有快得多之轉回時間及較少之相關 聯成本。2)將驅動電流〗正規化為在3〇〇 mV的單一 ％狀況 下為1 v驅動（參見上文及圖5(下文所描述））。3)假定每1〇〇 — 的過激勵產生10%之驅動損耗。過激勵為閘極電壓之量大 於Vt之情況。 圖5的表格500說明兩個單一 Vt FET裝置（亦即，分別具 有vt丨及vt2，其中Vti=300 mV且vt2=6〇〇 mV)及一個雙％ fmFET裝置之效能。在表格500中，展示狀況ι(單一 Vt, 300 mV)' 狀況2(單 _Vt2=6〇〇 mV)及狀況3(雙 Vt)在
Vdd為1 V與Vdd為〇.5 ¥時之電容（c)、驅動電流⑴、功率及 效能。因此，有利地，藉由本發明之雙Vt FET設計，針對 低Vdd操作可知到為有效功率之一半的效能，同時存在】v 效Hb處罰（假疋由刖段製程（fr〇nt end line，FE〇L)支配 效能;）β 雖然本文中已猫述本發明之說明性實施例，但應理解， 147715.doc •23· 201110347
【圖式簡單說明】 且熟習此項技術者可在不 各種其他改變及修改。 一實施例之例示性鰭式場效電 圖1為說明根據本發明之 晶體（finFET)裝置的示意圖； 圖2A及圖2B為說明根據本發明之一實施例的圖1之 finFET裝置之韓片（通道）及閘極介電質的形成的橫截面 圖2C至圖2F為說明根據本發明之一實施例的圖1之 finFET裝置之雙Vt閘極的產生的橫截面圖； 圖2G至圖21為說明根據本發明之一實施例的圖1之 finFET裝置之源極區/汲極區的形成的橫截面圖； 圖3為說明根據本發明之一實施例之例示性金屬氧化物 半導體場效電晶體（MOSFET)裝置的示意圖； 圖4A及圖4B為說明根據本發明之一實施例的圖3之 MOSFET裝置之基極及閘極介電質的產生的橫截面圖； 圖4C至圖4L為說明根據本發明之一實施例的圖3之 MOSFET裝置之雙Vt閘極的產生的橫截面圖； 圖4M至圖40為說明根據本發明之一實施例的圖3之 MOSFET裝置之源極區/汲極區的形成的橫截面圖；及 圖5為說明根據本發明之一實施例的兩個單一 vt FET裝 置及一雙Vt FET裝置之效能的表格。 【主要元件符號說明】 100 finFET 裝置 I47715.doc •24- 201110347 104 内埋氧化物（BOX) 106 源極區 108 汲極區 110 鰭片 112 閘極 202 鰭片
204 BOX 206 介電層 208 第一金屬層 210 第二金屬層 211 箭頭 212 第三金屬層 214 多晶矽層 216 完成之閘極 218 偏移隔片 220 磊晶Si 222 最終隔片 224 源極區/汲_極區 300 MOSFET 裝置 3 02 源極區 3 04 >及極區 306 通道 308 閘極 402 基極 147715.doc -25- 201110347
404 BOX 406 介電層 408 金屬層 408a 第一金屬層 408b 第二金屬層 410 偏移隔片前驅體層 412 偏移隔片 414 偏移隔片 416 第三金屬層 418 頂部電極層 420 多晶矽層 422 頂部電極層 424 多晶矽層 428 偏移隔片 43 0 蟲晶碎 432 最終隔片 500 表格 147715.doc -26-

Claims (1)

  1. 201110347 七、申請專利範圍： 1. 一種場效電晶體（FET)裝置，其包含： 一源極區； 一汲極區； 至少一通道，其使該源極區與該汲極區互連；及 一閘極’其環繞該通道之至少一部分，該閘極經組態 以~因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置 放而具有多個臨界電壓。 2. 如請求項1之FET裝置，其進一步包含： 使該源極區與該汲極區互連之複數個鰭片，其用作該 裝置之該等通道，每一鰭片具有一第一側面及與該第一 側面相對之一第二側面；及 使該等鰭片與該閘極分開之一介電層。 3. 如請求項2之FET裝置’其中該閘極進一步包含： 在該介電層上之一第一金屬層；及 系列第二金屬層’其包含在每—鰭片之該第二側面 處在該第一金屬層上之該至少一能帶邊緣金屬。 4. 如請求項3之FET裝置，其中該閘極環繞該等鰭片中之每 者之至少一部分，且其中鄰近於該等鰭片中之每一者 之該第一側面的該閘極之一部分經組態以具有一臨界電 壓Vq，且鄰近於該等鰭片中之每一者之該第二側面的該 閘極之一部分經組態以具有一臨界電壓ν。，其中歸因於 鄰近於該等鰭片中之每一者之該第二側面的該閘極之該 P刀中存在該至少—能帶邊緣金屬而使得不同於 1477l5.doc 201110347 vt,。 如”月求項3之FET裝置’其中該第一金屬層包含具有一濃 2 ^至夕此f邊緣金屬，該濃度低於該第二金屬層 '之該至少-能帶邊緣金屬之漢度。 6. 如晴求項5之罟 ""ι ’其中該閘極環繞該等鰭片中之每 一者之至少一邻分’ □ ° 且其中鄰近於該等鰭片中之每一者 =該第-側面的該間極之—部分經組態以具有—臨界電 壓Vt丨，且鄰近於該等鰭片中之每一者之該第二側面的該 問極之—部分經組態以具有一臨界電壓Vtz，其中歸因於 鄰近於忒等鰭片中之每一者之該第二側面的該閘極之該 部分中存在一較大濃度之該至少一能帶邊緣金屬而使得 Vt2不同於Vq。 7. 如請求項1之FET裝置，其中該裝置包含_ n通道 fet(nfet) ’且該至少一能帶邊緣金屬包含以下各項中 之一或多者：一第IIA族元素 '一第ΙΠΒ族元素、鎂、 鋇、錄、鑭、釔、鏑、鈽、镨、镱及縳。 8. 如請求項1之FET裝置，其中該裝置包含_ ρ通道 FET(PFET)，且該至少一能帶邊緣金屬包含以下各項中 之一或多者：鋁、铑、銶、鉑、鎢、鎳、鈷、二氧化 紹、二氧化鈦、氧化钽 '氧化鎳及氧化鈷。 9. 如請求項3之FET裝置，其進一步包含： 在該第一金屬層及該等第二金屬層上之一第三金屬 層；及 在s玄第三金屬層上之一多晶石夕層。 I47715.doc 201110347 10·如請求項1之1^丁，其進_步包含： 該基極具有 側面及一頂 一-基極，其一部分用作該裝置之該通道 一第一側面、與該第-側面相對之一第-部；及 電層/、使該基極之用作該通道之該部分與該閘 極分開。 11·如請求項U)之FET裝置，其中該間極進一步包含： 第一金屬層，其在該基極之該第一側面處鄰近於該 介電層；及 第一金屬層，其在該基極之該第二側面處鄰近於該 介電層，其中該第一金屬層與該第二金屬層兩者包含該 至少一能帶邊緣金屬。 12. 如請求項丨丨之阳丁裝置，其中該閘極環繞該基極之至少 邛刀，且其中鄰近於該基極之該第一側面及該第二側 面的該閘極之部分各自經組態以具有一臨界電壓vti，且 鄰近於a玄基極之邊頂部的該閘極之一部分經組雜以且有 一臨界電壓Vt2，其中歸因於該閘極之該等側面處存在該 至少一能帶邊緣金屬且在該閘極之該頂部處不存在該至 少一能帶邊緣金屬而使得Vt2不同於Vq。 13. 如請求項11之FET裝置，其中該閘極進—步包含： 在該基極之該頂部處鄰近於該介電層之—第三金屬 層’該第三金屬層包含至少一能帶邊緣金屬，該至少一 能帶邊緣金屬不同於該第一金屬層及該第二金屬層中之 該能帶邊緣金屬； 147715.doc 201110347 在該第三金屬層上之一頂部電極層；及 在該頂部電極層上之一多晶矽層。 14. 15. 1 6· 17. 如請求項11之FET裝置’其中該閘極進_步包人. 一頂部電極層，其在該基極之該頂部處^近3於該第一 金屬層及該第二金屬層及該介電層；及 在s玄頂部電極層上之一多晶石夕層。 -種用於製造-FET裝置之方法，其包含以下步驟： 在-絕緣體上覆矽(S0I)層中圖案化複數個鶴片每一 鰭片具有一第一側面及與該第—側面相對之一第二側 面； 在該等鰭片中之每一者上形成一介電層； 形成一閘極，該閘極環繞該等鰭片中之每一者之至少 =部分且藉由該介電層而與該等鰭片分開，該閘極經組 態以V因於貫穿該閘極之至少—能帶邊緣金屬之選擇性 置放而具有多個臨界電壓；及 形成藉由該等鰭片而互連之一源極區及一汲極區。 士 "月求項1 5之方法，其中該形成該閘極之步驟進一步包 含以下步驟： 在該介電層上沈積一第一金屬層；及 在每一鰭片之該第二側面處在該第一金屬層之多個部 刀上選擇性地沈積一系列第二金屬層。 如咕求項16之方法’其中該選擇性地沈積該系列第二金 屬層之步驟進—步包含以下步驟： 在°亥等轉片中之每一者之該第二側面處在該第一金屬 147715.doc 201110347 層之該等部分上沈積一閘極金屬； 在該閘極金屬上沈積該至少一能帶邊緣金屬；及 使該閘極金屬與該能帶邊緣金屬在整個該等第二金屬 層中相互擴散。 18.如請求項μ之方法，其進一步包含以下步驟： 在該第一金屬層及該等第二金屬層上沈積一第三金屬 層；及 在該第三金屬層上沈積一多晶矽層。 19. 一種用於製造一FET裝置之方法，其包含以下步驟： 在一SOI層中圖案化一基極，該基極具有一第一側 面、與該第一側面相對之一第二側面及一頂部； 在该基極上形成一介電層； 形成—閘極，該閘極環繞該基極之至少一部分且藉由 该介電層而與該基極分開，該閘極經組態以歸因於貫穿 該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個 臨界電璧；及 20· 在該閘極之相對側面上形成一源極區及—汲極區。 如請求項19之方法，其中該形成該閘極之步驟 含以下步驟： 匕 在該基極之相對侧面上形成一第一金屬層 屬層，該第-金屬層與該第二金屬層兩者二 能帶邊緣金屬；及 - 在該基極之每_ /0,1 ,ϊ； 1 ^ 上郴近於該第一金屬層及兮 金屬層形成偏移隔片。 次》亥第二 1477I5.doc 201110347 21.如請求項20之方法，其中該形成該第一金屬層及該第二 金屬層之步驟進一步包含以下步驟： 在該介電層上沈積一金屬層，其中該金屬層包含該能 帶邊緣金屬；及 自該基極之頂部上的該介電層之一部分上選擇性地移 除該金屬層。 2 2 _如請求項2 0之方法，其進一步包含以下步驟： 移除该尊偏移隔片；及 在該第一金屬層及該第二金屬層上及在該基極之頂部 的該介電層之—部分上沈積一頂部電極層。 23.如凊求項20之方法，其進一步包含以下步驟： 在該等偏移隔片上及在該基極之頂部上的該介電層之 2分上沈積-第三金屬層，其中該第三金屬層包含— 能帶邊緣金屬’該能帶邊緣金屬不同於該第一金屬層及 該第二金屬層中之該能帶邊緣金屬；及 在°亥第二金屬層上沈積一頂部電極層。 24. 步包含以下步· 如°月求項22或請求項23之方法，其進一 驟： ’、 在°亥頂部電極層上沈積一多晶矽層。 147715.doc
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