TW201110311A - Method of manufacturing semiconductor chip - Google Patents

Method of manufacturing semiconductor chip Download PDF

Info

Publication number
TW201110311A
TW201110311A TW099108710A TW99108710A TW201110311A TW 201110311 A TW201110311 A TW 201110311A TW 099108710 A TW099108710 A TW 099108710A TW 99108710 A TW99108710 A TW 99108710A TW 201110311 A TW201110311 A TW 201110311A
Authority
TW
Taiwan
Prior art keywords
substrate
semiconductor layer
semiconductor
layer
integrated circuit
Prior art date
Application number
TW099108710A
Other languages
English (en)
Inventor
Takao Yonehara
Kiyofumi Sakaguchi
Nobuo Kawase
Kenji Nakagawa
Original Assignee
Canon Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Kk filed Critical Canon Kk
Publication of TW201110311A publication Critical patent/TW201110311A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

201110311 六、發明說明： 【發明所屬之技術領域】 本發明係有關用於諸如動態隨機存取記憶體（dram )或快閃記憶體之半導體記憶體、或諸如中央處理單元（ CPU )或數位信號處理器（DSP )之邏輯積體電路（邏輯 1C )之製造半導體晶片之方法。本發明特別係有關製造所 謂三維安裝半導體晶片之方法，其中堆疊及封裝內部各形 成有積體電路（1C )之複數個晶片。 【先前技術】 已知一種藉由轉印內部各形成有互補金屬氧化物半導 體（CMOS )電路於操作基板，製造三維安裝1C之方法。 根據此一方法之一實例，由多孔矽形成之剝離層形成於矽 晶圓之表面上，由單晶矽構成之半導體層外延成長於剝離 層上，接著，形成CMOS電路於半導體層中。 接著，將內部形成有CMOS電路之半導體層接合於操 作基板。於剝離層進行分離，以轉印半導體層至操作基板 。反覆進行該製程數次，以堆疊內部各形成有CMOS電路 之複數半導體層於操作基板上。 專利文獻1揭示一種將內部形成有電晶體之半導體層 接合於具有背側凹穴之操作晶圓之製程，一聚合物膜介於 其間，且半導體層被轉印至操作晶圓。接著，反覆進行該 製程以形成堆疊電晶體。 專利文獻2說明一種製造包含第一半導體晶片及第二 201110311 半導體晶片之半導體晶片之方法，此等晶片配置成表面各 具有接合焊墊之表面相互面對，且大量的貫穿矽晶穿孔形 成於第一及第二半導體晶片之每一者中。 [技術問題] 然而，於專利文獻1所說明之習知轉印技術中仍有改 進空間。亦即，專利文獻1所說明之製程並非考慮線的所 謂背端之製造方法。 又，於專利文獻2所說明之貫穿砂晶穿孔（through-si 1 i c ο n v i a ) 技術中 ，硏 磨半導 體晶圓 之反面 ，以 露出埋 設於溝槽中的貫穿電極（亦稱爲貫穿矽晶穿孔：TSV )。 在成本方面，該技術仍有改進空間。 考量先前技術之問題，本發明藉改良之轉印技術提供 三維安裝半導體晶片。 [引證列表] [專利文獻] [專利文獻1] 美國 U.S.Patent No. 6,63 8,83 5 [專利文獻2] 美國 US2009/0001602A1 【發明內容】 本發明之要旨係一種製造半導體晶片之方法’該半導 體晶片包含積體電路及贯穿半導體層之貫穿電極’該方法 -6 - 201110311 包括以下步驟：備製包含剝離層及形成於該剝離層上之半 導體層之第一基板；於該半導體層中形成積體電路；於該 半導體層中形成孔或溝槽，其具有未達該剝離層之深度； 以電導體充塡該孔或溝槽；接合第二基板於該半導體層以 形成接合構造；使該接合構造於該剝離層分離以備製第二 基板’該半導體層係轉印至該第二基板；以及移除該半導 體層之反面側之至少一部分以露出該電導體之底部，該半 導體層藉由分離而露出。因此，可製造半導體晶片，其包 含積體電路及設於半導體層之溝槽中並貫穿半導體層之貫 穿電極。 根據本發明’於半導體層形成具有未達該剝離層之深 度之溝槽，並以電導體充塡溝槽。接著，使半導體基板分 離，露出充塡該溝槽之導體層所構成之貫穿電極。因此， 藉由結合半導體基板分離技術與貫穿矽晶通孔（through-silicon via) 技術 ，可 提供低 成本製 造三維 安裝半 導體晶 片之新穎方法。 【實施方式】 [第1實施例] 如第1 A圖所示，備製第一半導體基板1，於其上依 序設置欲轉印之剝離層2及半導體層3。又，積體電路7 形成於半導體層3之表面側。可使用諸如成批矽晶圓之單 晶半導體基板作爲第一半導體基板1。 可使用由多孔材料構成之剝離層作爲剝離層2。其一 201110311 例子係藉由電鍍一矽晶圓表面獲得之多孔矽層。於進行電 鍍中，可使用P +型或N +型基板，或者基板可摻雜P +型 或N +型雜質，俾待電鍍之至少一區域爲P +型或N +型。 於本發明中，特別是可使用P +型基板，或者基板可摻雜P +型雜質，俾待電鍍之至少一區域爲P +型。 於本發明中，可藉由控制P +型或N +型區之電阻，增 加導電率，並可依需要殘留一部分多孔層，俾當形成晶片 時，多孔層可發揮屏蔽之功能，防止諸如電磁波之雜訊。 可使用外延成長於多孔層上之諸如單晶矽之單晶半導 體作爲半導體層3。積體電路7形成於外延成長之半導體 層3中。於形成積體電路7中，形成諸如MOS電晶體之 主動元件’以及用來將主動元件相互連接之多層佈線。在 此，積體電路之每一者可爲DRAM或快閃記憶體之半導體 記憶體。例如，於半導體記憶體情況下，積體電路包含大 量記憶體胞元、選擇記憶體胞元之選擇電路以及用以從記 憶體胞元讀取信號和將信號寫至記憶體胞元之信號處理電 路。 如於第1 B圖中所示，在形成包含諸如MOS電晶體之 主動元件以及用來將主動元件相互連接之多層佈線之積體 電路7之後，藉由反應離子蝕刻等，於半導體層3中形成 用來作爲通孔的溝槽4，該穿孔亦稱爲通孔“via holes”。 絕緣膜形成於孔或溝槽4之內壁面上以提供絕緣內壁面， 且以孔或溝槽充塡電導體。於此步驟中，藉由調整蝕刻時 間，控制溝槽4之深度Dt，使之小於半導體層3之厚度 -8- 201110311 t3。具體而言，淺鑿形成溝槽4，使導電層之底部不到達 剝離層2 ’以滿足Dt<t3之關係。半導體層3之厚度13可 從1.〇微米或更大與20微米或更小的範圍，更佳地從 1.0微米或更大與10微米或更小的範圍選擇。例如，當 形成CMOS電路時，半導體層3之厚度t3爲1·0微米或 更大與2.0微米或更小。當形成記憶體構造時，半導體層 3之厚度t3爲1.0微米或更大與10.0微米或更小，雖然 厚度t3依用以儲存各種記憶體電荷之電容而定。孔或溝 槽之深度Dt可爲半導體層3之厚度之一半或更大，俾具 有半導體層3之厚度之20分之一或更小之殘留部分殘留 在溝槽之下部。具體而言，穿孔設計成滿足t3/2$Dt<t3-(t3/20)。電導體可爲錫（Sn)、鎳（Ni)、銅（Cu)、金 (Au)及鋁（A1)或含此等元素之至少一者之合金之任一 者。 接著，依需要形成由焊料或金構成之接合墊6於溝槽 4中之電導體上。結果，獲得第1 B圖所示構造1 0。爲求 容易瞭解，於圖式中，溝槽4及接合墊6顯示在積體電路 7之每一者的內部。然而，一般說來，複數個貫穿電極及 接合墊設於半導體晶片之周邊部。 於本發明中，貫穿電極連接於各晶片之積體電路之佈 線，並具有在堆疊晶片時電連接於佈線之功能。 具體而言，貫穿電極可爲電源線、輸入/輸出線、時 脈信號線及接地線。 如於第1B圖中所示，較佳地，形成三個或更多積體 -9 - 201110311 電路17於第二半導體基板u之表面側上，該第二半導體 强板1 1不同於由成批矽晶圆構成之第一基板。在此，‘‘積 體電路1 7 ”係指待於後續步驟形成爲晶片（芯片）之積體 價路部。例如’積體電路17之每一者係諸如CPU或DSP 之邏輯1C。 接著’依需要形成由焊料或金構成之接合墊16。結果 ’如第1 B圖所示，獲得藉由配置複數個積體電路1 7備製 之第二半導體基板Π構成之構造。於本發明中，包含積 體電路17及接合墊16之區域稱爲“半導體晶片區”。 接著’此等構造（第一基板與第二基板）相互面對， 俾積體電路7與積體電路】7相互面對（於此等構造具有 接合墊情況下半導體晶片區相互面對），且接著接合以形 成接合構造。 於此步驟中’第一基板與第二基板可藉黏著劑施於其 間接合。 可用於本發明之黏著劑可選自滿足低黏度、低雜質、 高抗候性、低脫氣、低收縮率、在攝氏1 60度之熱阻、高 黏著力、低熱膨脹係數、高熱導率及高體積電阻係數。滿 足此等條件之黏著劑例子包含丙烯酸、甲基丙烯酸（ acrylate )'環氧（酸酐固化劑）、聚醯亞胺及聚醯亞胺 -醯胺（醯亞胺=修改尼龍）黏著劑。將黏著劑塗覆於接 合表面（基板或晶片之表面），並乾燥至留有某一程度之 黏著性。接著，在預定溫度下進行熱處理，同時施加預定 負荷。 -10- 201110311 於本發明中，可藉由替代黏著劑或除了黏著劑，使用 發揮黏著劑功能之薄膜（熱熔片）來接合基板。可用於本 發明之此種薄膜例子包含FH系列、DF系列、HS系列黏 晶膜及用於下充塡UF系列之薄膜，所有此等系列均爲日 立化學公司製造。 替代地，可使用各向異性導電膜或膏作爲發揮接合用 黏著劑及導電兩種功能之材料，其沿厚度方向電短路，沿 側向於相鄰接合墊間絕緣。 當第一基板與第二基板相互接合時，接合墊亦以倒裝 晶片接合方式接合成相互電短路。 當使用黏著劑時，藉分配器，暫時以例如由丙烯酸樹 脂構成之密封材料覆蓋接合兩個半導體基板之倒裝晶片周 邊。固化密封材料，於其中設置一開口。透過該開口，將 具有低黏度之黏著劑引入內部空間，接著固化。該充塡黏 著劑之技術與用於液晶面板製造方法之周知液晶材料充塡 方法相同。替代地，黏著劑粒子（黏著劑顆粒）可擴散及 配置於半導體基板之一之表面中未設有接合墊的區域。當 另一半導體基板之藉由倒裝晶片接合接合於半導體基板時 ，黏著劑顆粒可同時變形及固化。使用藉由以上方法夾置 於半導體基板間之黏著劑，以增加二半導體基板之黏著力 ，而在半導體層3接著於剝離層2分離時，不只是倚賴接 合墊之黏著力。 替代地，可塗覆有機絕緣層之自旋聚合物（例如聚醯 胺、苯并環丁烯（BCB )等）於表面，俾自旋聚合物之厚 -11 - 201110311 度等於或低於表面上所設隆起之高度，並可接著於低溫下 進行軟烘焙，使揮發性溶液揮發。 接著，可接合半導體基板，同時維持黏度性，並進行 後烘焙，以實現強接合。 其次，將不含摩擦粒子之蝕刻劑或高壓水流噴灑於接 合構造之側面。於剝離層2將半導體層3從第一半導體基 板1卸下。如此，移除第一半導體基板1，且內部形成具 有積體電路7之半導體層3被從第一半導體基板1轉印至 另一半導體基板1 1。 分離方法不限於上述所謂水噴注方法。替代地，可使 用噴灑諸如氮之高壓氣體之氣體噴注方法。簡言之，噴灑 具有楔子功能之流體即足夠。替代地，可將由諸如金屬之 固體組成之楔子鑿入兩個半導體基板間，以機械地分離諸 半導體基板。因晶圓之倒角部（斜面部）而出現之凹穴（ 凹陷）形成於接合構造之側面。因此，當藉由將固體楔子 或流體楔子插入凹穴，沿二半導體基板相互分離之方向施 加力向量時，兩個半導體基板於具有低機械力之剝離層2 分離。例如，當藉流體楔子進行分離時，首先使用固體楔 子來開始進行分離。接著，將流體楔子深深滲入一空隙中 以免過度變形而折斷晶0，使由具有大直徑之矽晶圓構成 之接合構造完全分離。 於此步驟中，剝離層2可在分離後保持於第一半導體 基板1側，於半導體層3側，半導體層3轉印於第二半導 體基板1 1，或第一半導體基板1及半導體層3兩者側。特 -12- 201110311 別是，當包含由具有不同多孔性之多孔材料構成之至少兩 多孔層之堆疊層被用來作爲剝離層2時，龜裂形成於多孔 層間之界面附近。因此，半導體基板沿多孔層間之界面分 離。結果，所剩多孔層之厚度均句遍及其上形成有積體電 路之半導體基板之整體表面，且所剩多孔層亦具有在分離 後保護表面之功能。 殘留在轉印（移）至第二半導體基板11之半導體層3 之反面上之剝離層藉蝕刻劑移除。第1 C圖顯示剝離層移 除後之該狀態。蝕刻劑之例子包含含氯化氫及過氧化氫之 混合溶液以及含氟化氫、氟化銨及過氧化氫之混合溶液。 替代地，可藉由僅蝕刻而不使用流體楔子之動作進行分離 。於此情況下，多孔材料構成之剝離層可幾乎不殘留在已 轉印之半導體層3(轉印後之半導體層3)之露出表面上 。 » 當剝離層2依需要殘留時，殘留之剝離層藉由使用上 述混合溶液之蝕刻等移除，露出半導體層3之反面。蝕刻 半導體層3之至少反面側上之部分（待形成爲接合墊之部 分），直到溝槽4內作爲貫穿電極之電導體露出爲止。在 電導體之底部露出之後，由焊料、金等構成之接合墊9依 需要形成。於此步驟中，可替代蝕刻或結合蝕刻，將半導 體層3之至少反面側上之部分（待形成爲接合墊之部分） 拋光。如此’獲得如第1 D圖所示，包含厚度減小之積體 電路晶片之薄化構造2 0。替代地，如以上所述，依需要， 可留有剝離層之一部分，俾剝離層發揮屏蔽之功能，保護 -13- 201110311 晶片免於諸如電磁波之雜訊。於此情況下，僅選擇性移除 剝離層之形成貫穿電極之部分。爲選擇性移除剝離層，可 形成掩模於剝離層之殘留部分，並可選擇性進行蝕刻。替 代地，可藉由噴墨方法等選擇性供應蝕刻劑至待蝕刻部分 〇 由於業已從接合於第二半導體基板11之半導體層3 卸下及移除第一半導體基板1，因此，半導體層3之厚度 減小。因此，可藉由異於蝕刻之方法，例如藉由將半導體 層3之反面（露出表面）拋光，露出充塡於凹槽4中的電 導體。 藉由和以上所述相同之方法備製構造10。進一步接合 半導體層3於第1D圖所示構造中。結果，備製第1E圖所 示構造。接著，再度以相同方式分離接合構造。結果，備 製第1F圖所示構造。將積體電路堆疊於晶圓平之構造 沿積體電路間切割，使彼此相互獨立分離，藉此，獲得三 維安裝半導體晶片。 進一步反覆進行接合步驟及分離步驟以堆疊四層或更 多，以及進而八層或更多晶片，其每一者具有積體電路7 [第2贲施例] 於第1實施例中業已說明適合晶片堆疊於晶圓平面之 情形之方法。 於本實施例中，在第1B圖所示狀態下’使用一暫用 -14- 201110311 支承基板（亦稱爲“操作基板，，）作爲第三基板，以取代半 導體基板。形成晶片及接著堆疊晶片，從而獲得三維安裝 半導體晶片。 於本實施例中，屬於第三基板之支承基板1〗係半導 體層3暫時轉印之支承基板，且接著，從第三基板將半導 體層3轉印至最後轉印目的地之另一基板（安裝基板）。 第三基板可爲矽晶圓、玻璃板、樹脂膜、金屬膜等。積體 電路17無須形成於第三基板中。亦無需接合墊6或16。 爲使用第三基板作爲暫時支承基板，暫時轉印於第三 基板之半導體層3須可從第三基板分離。爲此，發揮剝離 層功能之接合層事先形成於屬於第三基板之支承基板11 之表面及半導體層3之表面其中至少一表面上。例如，可 使用能藉由蝕刻或灰化溶解或分解之樹脂材料（例如抗蝕 劑）作爲接合層。替代地，亦可使用黏著劑或黏膠，其黏 著力藉熱、紫外光減小。 於本發明中，可例如使用可UV (紫外線）剝離黏著 層爲接合層。可UV (紫外線）剝離黏著層係爲可藉由某 些處理分離之材料。該處理意指造成剝離層分解或接合力 減小之處理。例如，使用諸如玻璃板或樹脂膜之透明基板 作爲第三基板’從基板側施加UV光，以分解可UV (紫 外線）剝離黏著層，或減小其接合力。如此，半導體層可 從第三基板分離，並轉印於另一基板（安裝基板）。替代 地’半導體層3可藉由切割等分成複數區。可選擇性（局 部）轉印複數區中某些區。當以此方式局部進行轉印時， -15- 201110311 可將例如UV雷射束（例如具有300至4〇〇 nm範圍之uv 波長）聚焦於小點上並進行掃描。 替代地’可以光II射半導體層3之整體表面，並因此 ’可一次使整個半導體層3從第三基板分離，並接著轉印 〇 可U V (紫外線）剝離之黏著材料例子包含藉由U V 能之輻射切斷交聯之材料，以及藉由吸收UV光形成泡沬 之含小氣泡之材料。可熱剝離之黏著材料係R E V A L Ρ Η A ( 品名，Nitto Denko公司製造）。 如於第1A圖所示構造中，待轉印之剝離層2及半導 體層3形成於第一半導體基板1之表面上。進而，積體電 路7形成於半導體層3之表面側上。 可使用外延成長於多孔層上之諸如單晶矽之單晶半導 體作爲半導體層3。積體電路7形成於外延成長之半導體 層3中。 爲形成積體電路7，形成諸如μ 0 S電晶體之主動元件 ’以及用來將主動元件相互連接之多層佈線。接著，於半 導體層3中形成用來作爲穿孔的溝槽4，該穿孔亦稱爲通 孔“via holes”。絕緣膜形成於溝槽4之內壁面上以形成絕 緣內壁面’且於溝槽4充塡發揮貫穿電極之功能的電導體 。於此情況下’溝槽4之深度D t及半導體層3之厚度13 可滿足上述關係。 接著’將半導體層3接合於屬於第三基板之支承基板 ，以形成接合構造。 -16- 201110311 其次，於剝離層2將接合構造分離成兩部分。如此， 內部形成有積體電路7之半導體層3即轉印於屬於第三基 板之支承基板。 接著，蝕刻或拋光半導體層3之反面，直至溝槽4中 形成爲貫穿電極之電導體露出爲止。在電導體露出之後， 依需要，形成由焊料、金等構成之接合墊9。從而，獲得 具有與第1D圖所示者構造相同及包含厚度減小之積體電 路晶片之薄化構造20。接著，進行切割，俾個別積體電路 (或個別積體電路區）相互獨立分離。從而，備製複數個 半導體晶片。 如此備製之半導體晶片之每一者於剝離層2分離，並 轉印於作爲另一基板之安裝基板上。從而，堆疊三或更多 層於安裝基板上。於此步驟中，堆疊晶片以重疊及封裝貫 穿電極。結果，可獲得三維安裝半導體晶片。 安裝基板可例如由金屬、陶瓷或絕緣片構成，其上有 金屬佈線。於所有圖式中，垂直方向之尺寸放大。然而， 實際上晶片尺寸（圖式中水平方向之長度）遠大於厚度（ 圖式中垂直方向之長度）。 雖然業已參考例示性實施例說明本發明，惟須知本發 明不限於所揭示之實施例。以下申請專利範圍須作最廣闊 之解釋，以涵蓋所有此等修改、均等構造及功能。 【圖式簡單說明】 第1A圖係示意橫剖視圖，其顯示根據本發明實施例 -17- 201110311 實施之製造半導體晶片之方法。
贲施之製造半導體晶片之方法。 第1 C圖係示意橫剖視圖， 例實施之製造半導體晶片之方法 第1 D圖係示意橫剖視圖， 例實施之製造半導體晶片之方法 第1 E圖係示意橫剖視圖， 例實施之製造半導體晶片之方法 第1 F圖係示意橫剖視圖， 例實施之製造半導體晶片之方法 【主要元件符號說明】 1 :第一半導體基板 2 :剝離層 3 :半導體層 4 :孔或溝槽 6 :接合墊 7 :積體電路 9 :接合墊 10 :構造 1 1 :第二半導體基板 1 6 :接合墊 1 7 :積體電路 2〇 :薄化構造 其顯示根據本發明實施例 其顯示根據本發明—實施 〇 其顯示根據本發明一實施 〇 其顯示根據本發明一實施 0 其顯示根據本發明一實施 -18-

Claims (1)

  1. 201110311 七、申請專利範圍： ^一種製造半導體晶片之方法，該半導體晶片包含積 體電路及貫穿半導體層之貫穿電極，該方法包括以下步驟 備製包含剝離層及形成於該剝離層上之半導體層之第 一基板； 於該半導體層中形成積體電路； 於該半導體層中形成孔或溝槽，其具有未達該剝離層 之深度； 以電導體充塡該孔或該溝槽； 接合第二基板於該半導體層以形成接合構造； 使該接合構造於該剝離層分離以備製該第二基板，該 半導體層係轉印至該第二基板；以及 移除該半導體層之反面側之至少一部分以露出該電導 體之底部，該半導體層藉由該分離而露出。 2 ·如申請專利範圍第1項之方法，其中，該第二基板 包含積體電路及接合墊，且 該半導體晶片堆疊於該第二基板之該積體電路上，使 形成於該第一基板之該半導體層之表面上之該貫穿電極電 連接於該第二基板之該接合墊，以形成三維安裝半導體晶 片。 3.如申請專利範圍第1項之方法，其中，該第二基板 係藉由配置複數個半導體晶片區所備製之晶圓，該等半導 體晶片區之每一者包含該積體電路及該接合墊， -19· 201110311 該第一基板係藉由配置複數個半導體晶片區所備製之 晶圓，該等半導體晶片區之每一者包含該積體電路及形成 於該半導體層中用來作爲該貫穿電極之該電導體，該第一 基板與該第二基板相互接合，使該等半導體晶片區彼此相 向以形成該接合構造，且 該方法進一步包含切割該等晶圓之步驟，於該等晶圓 中，各包含該積體電路之半導體晶片被堆疊，使個別積體 電路區獨立相互分離，以形成三維安裝半導體晶片。 4.—種製造半導體晶片之方法，該半導體晶片包含積 體電路及貫穿半導體層之貫穿電極，該方法包括以下步驟 備製包含剝離層及形成於該剝·離層上之半導體層之第 一基板； 於該半導體層中形成積體電路； 於該半導體層中形成孔或溝槽，其具有未達該剝離層 之深度； 以電導體充塡該等孔或該等溝槽’形成該等貫穿電極 接合用來作爲暫時支撐基板之第三基板於該半導體層 以形成接合構造； 使該接合構造於該剝離層分離以備製該第三基板，該 半導體層係轉印至該第三基板；以及 切割業已轉印至該第三基板之該半導體層，使個別積 體電路獨立地相互分離；以及 -20- 201110311 堆疊各包含該積體電路之已切割半導體晶片，使該等 貫穿電極相互重疊，以形成三維安裝半導體晶片。 -21 -
TW099108710A 2009-04-06 2010-03-24 Method of manufacturing semiconductor chip TW201110311A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009092319A JP5409084B2 (ja) 2009-04-06 2009-04-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201110311A true TW201110311A (en) 2011-03-16

Family

ID=42829930

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099108710A TW201110311A (en) 2009-04-06 2010-03-24 Method of manufacturing semiconductor chip

Country Status (4)

Country Link
US (1) US8871640B2 (zh)
JP (1) JP5409084B2 (zh)
TW (1) TW201110311A (zh)
WO (1) WO2010116698A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12068257B1 (en) * 2020-12-29 2024-08-20 Xilinx, Inc. Integrated circuit (IC) structure protection scheme

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5943544B2 (ja) * 2010-12-20 2016-07-05 株式会社ディスコ 積層デバイスの製造方法及び積層デバイス
JP2012204589A (ja) * 2011-03-25 2012-10-22 Disco Abrasive Syst Ltd 半導体デバイスウエーハの接合方法
FR2980919B1 (fr) * 2011-10-04 2014-02-21 Commissariat Energie Atomique Procede de double report de couche
KR101946005B1 (ko) * 2012-01-26 2019-02-08 삼성전자주식회사 그래핀 소자 및 그 제조방법
EP3101687B1 (en) * 2014-01-27 2020-12-09 National Institute Of Advanced Industrial Science And Technology Package formation method and mems package
CN104198079A (zh) * 2014-07-30 2014-12-10 肇庆爱晟电子科技有限公司 一种高精度高可靠快速响应热敏芯片及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151701A (ja) * 1992-11-09 1994-05-31 Sharp Corp 半導体装置の製造方法
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
JP3616872B2 (ja) * 2000-09-14 2005-02-02 住友電気工業株式会社 ダイヤモンドウエハのチップ化方法
JP4019305B2 (ja) 2001-07-13 2007-12-12 セイコーエプソン株式会社 薄膜装置の製造方法
JP3893268B2 (ja) * 2001-11-02 2007-03-14 ローム株式会社 半導体装置の製造方法
JP2003163459A (ja) * 2001-11-26 2003-06-06 Sony Corp 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。
US6638835B2 (en) 2001-12-11 2003-10-28 Intel Corporation Method for bonding and debonding films using a high-temperature polymer
JP2003229588A (ja) 2002-02-01 2003-08-15 Canon Inc 薄膜半導体の製造方法及び太陽電池の製造方法
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4383274B2 (ja) * 2004-06-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置および半導体ウエハの製造方法
JP2006287118A (ja) * 2005-04-04 2006-10-19 Canon Inc 半導体装置及びその製造方法
JP2008135553A (ja) * 2006-11-28 2008-06-12 Fujitsu Ltd 基板積層方法及び基板が積層された半導体装置
KR100945504B1 (ko) * 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
JP2009092319A (ja) 2007-10-10 2009-04-30 Osaka Gas Co Ltd 加熱調理器の油飛散防止装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12068257B1 (en) * 2020-12-29 2024-08-20 Xilinx, Inc. Integrated circuit (IC) structure protection scheme

Also Published As

Publication number Publication date
WO2010116698A3 (en) 2011-01-06
US8871640B2 (en) 2014-10-28
US20120028414A1 (en) 2012-02-02
JP5409084B2 (ja) 2014-02-05
WO2010116698A2 (en) 2010-10-14
JP2010245290A (ja) 2010-10-28

Similar Documents

Publication Publication Date Title
EP3803972B1 (en) Die stacking for multi-tier 3d integration
KR102327141B1 (ko) 프리패키지 및 이를 사용한 반도체 패키지의 제조 방법
TWI229890B (en) Semiconductor device and method of manufacturing same
US7691672B2 (en) Substrate treating method and method of manufacturing semiconductor apparatus
TWI351727B (en) Device and method for fabricating double-sided soi
KR101636967B1 (ko) 솔더 확산 보호물을 갖는 반도체 칩 디바이스 및 그 제조 방법
US8647923B2 (en) Method of manufacturing semiconductor device
US8975751B2 (en) Vias in porous substrates
TW200905842A (en) Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
TW200412214A (en) Semiconductor device and method of manufacturing the same
TW201110311A (en) Method of manufacturing semiconductor chip
TW201205759A (en) Microelectronic elements having metallic pads overlying vias
TWI499019B (zh) 晶片結構、3d封裝結構及用以形成封裝結構之方法
TW201036055A (en) Semiconductor process
US20130001746A1 (en) Multi-finger capacitor with reduced series resistance
WO2022161464A1 (zh) 晶圆级系统封装方法及晶圆级系统封装结构
JP5528000B2 (ja) 半導体装置の製造方法
JP5489512B2 (ja) 半導体装置の製造方法
TWI415222B (zh) 半導體裝置及其製造方法
JP5527999B2 (ja) 半導体装置の製造方法
US20240014095A1 (en) Semiconductor package and method
US20240162109A1 (en) Package with Improved Heat Dissipation Efficiency and Method for Forming the Same
JP5550252B2 (ja) 半導体装置の製造方法
TW201034118A (en) Manufacturing process and device of TSV's