201104991 六、發明說明: 【發明所屬之技術領域】 本發明係關於輸入-輸出骏置,且特定言之係關於疊接 輸入-輸出裝置之組件的保護,該等裝置介面連接兩個電 壓域。 【先前技術】 已知提供一種將一電壓域中之訊號變換為另一電壓域 中之訊號的輸入-輸出裝置。舉例而言,在s〇c (晶片上 系統)情形下,儘管晶片上組件可在低電壓域中操作, 但通常期望此等組件能傳遞晶片外訊號,其中可將此等 訊號界定於高電壓域中n兄可能(例如)歸因於訊 號應遵循之給定通訊協定。 儘管已知用於提供此功能之技術,但隨著晶片上組件 變得愈來愈小之趨勢而出現了難題。就目前最佳狀態之 CMOS技術而言,核心電源供應器與1/〇 (輸入-輸出) 裝置電源供應器皆已移至低電壓,以達到所需之同時代 的速度及電力消耗位準。同時,電晶體尺寸及氧化物厚 度亦已減小。 舉例而言,在45 nm技術中,「標準」外部電源現為 1.8V (其中,其在先前技術尺度下為33乂或 為能達到此等1.8 V裝置所要求之高頻率,氧化物厚度 已減小至約28 A至32 A (其中,其先前約為5〇A)。 4 201104991 '而為了與較舊裝置及一些現存標準協定相容,需 要輸入-輸出裝置能在高於其標稱電壓之電壓下操作(例 在1.8 V標稱電壓域下操作之1/〇裝置能與3 3 v電 壓域介面連接)。 歸因於在1.8 V電壓域中之1/0組件有可能暴露於過電 壓差,從而可能使彼等組件過應力,此佈置可能存在問 題。歸因於諸如氧化物崩潰及熱載子注入(HCI)之現象, 此過應力可能導致組件壽命縮短。 詳言之,在介面連接兩個電壓域之此等1/〇裝置之實 例中,當組件上之暫態應力可容易地出現時,在切換事 件(亦即,當輸入訊號轉變,從而使得輸出訊號轉變時) 期間可能出現問題。由於可能正在驅動大的晶片外負 載,故此等問題在I/O裝置之輸出緩衝器中尤其成為難 題,此意謂此等應力暫態事件可發生歷時不可忽略之時 段。 此外’在此等愈來愈小的技術尺度之情形下,通常關 鍵要求在於’應盡可能保持低的電力消耗,此意謂極其 需要盡可能保持低的此等裝置之DC電力消耗。 第1圖示意性地圖示此I/O裝置之輸出緩衝器1〇,其 中供應至焊塾20 (用於連接至晶片外裝置)之輸出電壓 經配置成在0 V與3·3 V之間(GND至DVDD)變動。 為了用經配置成在低電壓範圍(在此實例中,在1.8 V 之範圍中)下操作的I/O組件提供此輸出範圍,將輸出 緩衝器驅動器開關-(PFET 30及NFET 60)各自與輸出 201104991 緩衝益豐接開關(pFET 40及NFET 50 )疊接。在所圖 厂、之佈置中,I/O裝置將輸出訊號轉化為輸入訊號。將每 輸出緩衝器疊接開關之閘極連接至18V。因此,可見 輸出緩衝器本身分割為高電壓域(通常表示為7〇)及低 電壓域(通常表示為80),該高電壓域範圍自i 8 v至 3.3V且該低電壓域範圍自〇v至i.gv。 如此安排輸出緩衝器〗〇在DC情況下提供可靠效能, 但疊接開關40及疊接開關5〇可能在暫態期間遭受VDS (汲極-源極電壓)過應力。換言之,當輸入訊號(由位 準偏移S (未圖示)分配以形成進入驅動器開關3〇及驅 動益開關60之輸入)轉變,使得輸出電壓在焊墊20上 轉變時,此等電晶體中每一電晶體上之汲極-源極電壓可 超過其容限。舉例而言,在焊墊電壓自高電壓轉變至低 電壓(3.3 V至〇 V)的情況下,pFET3〇關閉(藉由上 升轉變輸入訊號)。同時,NFET 6〇開啟,且開始降低在 NFET 50與NFET 60之間的中間點int_N上之電壓。然 而,焊墊電壓僅在.NFET 50具有足夠的閘極_源極電壓 (VGS )以減弱電流時才開始下降。此意謂著到焊墊電 壓開始下降時,int_N上之電壓已非常低以致於其在 NFET 50上產生一些VDS應力(可能導致損壞亦 稱為熱載子退化相同效應亦可在焊墊電壓之上升轉變 時影響PFET 40 ’此是因為在PFET 4〇具有足夠VGS來 減弱電流之前,中間點int_p上之電壓開始上升。 第2圖圖示在焊墊電壓VpAD進行自高至低之轉變的狀 201104991 況下,可產生至NFET電晶體(諸如第i圖中之疊接開 關50)的潛在VDS應力的模擬。圖中可看出,在叠接^ 晶體之VGS足以開啟疊接電晶體之前,int N上之電壓 Vint-N急劇下降’從而產生疊接電晶體之VDS的尖峰。 詳言之,圖中可看出’NFET50之VDS在約3〇5v上達 到頂點,進而使在1.8 V標稱電壓下操作之此組件受應 力。亦圖示NFET中之電流lNFET。 儘管增加閘極長度可能對於減小此效應有些幫助,但 此等技術不足以充分解決此問題。或者,可提供三叠接 輸出缓衝器,但此舉將產生非期望地大的1/〇裝置。 因此,需要提供一種改良技術,使輸入_輸出裝置能在 電壓域之間提供電力有效介面,而不使經設計以在低電 壓域下操作的彼等輸入-輸出裝置之組件因暴露於由高 電壓域之介面引起之過電壓差而受應力。 【發明内容】 自第一態樣觀察’本發明提供一種疊接輸入-輸出裝 置,其經配置成在輸入節點上接收低電壓輸入訊號,且 在輸出節點上產生高電壓輸出訊號,該疊接輸入_輸出裝 置具有低電壓域及咼電壓域’該疊接輸入-輸出裝置包 含:第一驅動器開關’其與該低電壓域中之第一疊接開 關串聯;第二驅動器開關,其與該高電壓域中之第二疊 接開關串聯;偏壓開關’其經配置成取決於偏壓操縱訊 201104991 號來設定選自高偏壓及低偏壓之偏壓,該偏壓係施加於 該疊接輸入-輸出裝置之保護節點;箝位電路,其經配置 成提供箝位電壓,該箝位電壓為該輸出訊號之經箝位的 版本(clamped version)且係保持於該低電壓域之最高電 壓;及開關操縱電路’其經配置成藉由產生該偏屋操縱 訊號來執行偏壓切換,以造成該偏壓開關回應於該輸入 訊號之轉變而使該偏壓自初始值改變,且造成該偏壓開 關回應於該箝位電壓達到該低電壓域之該最高電壓而使 該偏壓返回至該初始值。 在經配置成在輸入節點上接收低電壓輸入訊號且在輸 出節點上產生高電壓輸出訊號的疊接輸入輸出裝置 中,將緊隨輪入訊號之轉變的時段視為疊接輸入輸出裝 置之組件可能因暫態過電壓差而受應力的時刻。根據本 發明之技術,疊接輸入-輸出裝置之保護節點可藉由將選 自高偏壓及低偏壓之偏壓施加於保護節點來建立。該偏 壓係取決於偏壓操縱訊號來選擇,該偏壓操縱訊號係由 開關操縱電路產生。因此,當輸入訊號進行轉變時,使 偏壓自初始值改變。輸出訊號係用以產生箝位輸出訊 號’該箝位輸出訊號係保持於低電壓域之最高電壓。當 推位電壓已達到低電壓域之彼最高電壓時’將偏壓返回 至其初始值。 以此方式,在疊接輸入-輸出裝置之各種節點易受損壞 的時段期間,保護節點之提供確保了為此節點提供保 護,選定偏壓係取決於輸入電壓與輸出電壓之瞬時位準 8 201104991 =於該保護節點上。由所施加之偏塵提供之保護本 二τ為(例如)在疊接裝置上之爾應力的降低— =叠接輸輸出裝置之持久性及可靠性,或在另一實 X保4本身可顯示為與彼節點相關聯之增大的操 .、又否則該知點將需要非期望長度之時間來充電或 放電&外’本發明之技術提供此種保護而不藉助於將 在輸入/輸出訊號之非暫態期間產生DC電力消耗的方 法。 在操作時,實施本發明所需之額外組件耗散少量電 力’此情況僅出現於暫態期間,且因此並不重要。尤其 應注意,與驅動此疊接輸人·輸出裝置意欲供應之大的晶 片外負載所需之電力相比,啓動本發明之技術所需之組 件所要求的電力通常可忽略。 在-實施例中’該保護節點為保護開關之閘極,該保 護開關為該第-疊接開關及該第二疊接開關中之一者; 且該偏壓切換使得(provides that)該保護開關上之暫態過 電壓得以被避免。歸因於在疊接輸入_輸出裝置之輸出緩 衝器中之開關的疊接佈置’此等疊接開關尤其易受其上 之暫態過電_。在此等開關中之—者的閘極上提供 保護節點使得彼開關為保護開關,從而避免了其上之暫 態過電壓。 在另一實施例中’該保護節點位於該第一驅動器開關 與該第-疊接開關d a該偏壓切㉟阻止纟該保護節 點上之暫態電壓上升歸因於在疊接輸入_輸出裝置之輪 9 201104991 出緩衝器中之開關的疊接佈置,當輸入訊號改變時,在 第一驅動器開關與其相關第一疊接開關之間的點易受暫 態電壓上升損壞,進而可能導致此點之非期望長的充電 時間。藉由抵消此暫態電壓上升,經由有效對此點預放 電來改良該裝置之操作速度。 在另一實施例中’該保護節點位於該第二驅動器開關 與該第二疊接開關之間;且該偏壓切換阻止在該保護節 點上之暫態電壓下降。歸因於在疊接輸入-輸出裝置之輸 出緩衝器中之開關的疊接佈置,當輸入訊號改變時,在 第二驅動器開關與其相關第二疊接開關之間的點易受暫 態電壓下降損壞’進而可能導致此點之非期望長的放電 時間。藉由抵消此暫態電壓下降,經由有效對此點預充 電來改良該裝置之操作速度。 在一實施例中,該保護開關為該第一疊接開關;該輸 入訊號之該轉變為上升轉變;該箝位電壓經限定為至少 該低電壓域之該最高電壓;且該開關操縱電路經配置成 成該偏壓開關回應於該輸出訊號下降至該低電壓域之 該最咼電壓而使該偏壓返回至該初始值。當輸入訊號進 行上升轉變(且因此,輸出訊號進行下降轉變)時,第 一疊接開關易受VDS應力損壞。因此,藉由在此暫態期 間將此疊接開關之偏壓切換至較高值’該疊接開關經保 護免受此VDS應力,以將此開關之VDS預定位至較低 值。因此,當第一驅動器開關開啟時,第一疊接開關將 經歷較低VDS應力。 10 201104991 在另一實施例中,該保護開關為該第二疊接開關;該 輸入訊號之該轉變為下降轉變;該箝位電壓經限定以至 多為該低電壓域之該最高電壓;且該開關操縱電路經配 置成造成該偏壓開關回應於該輸出訊號上升至該低電壓 域之該最高電壓而使該偏壓返回至該初始值》當輸入訊 號進行下降轉變(且因此,輸出訊號進行上升轉變)時, 第二疊接開關易受VDS應力損壞。因此,藉由在此暫態 期間將此疊接開關之偏壓切換至較低值,該疊接開關經 保護免受此VDS應力,以將此開關之VDS預定位至較 低值。因此,當第二驅動器開關開啟時,第二疊接開關 將經歷較低VDS應力。 應理解,疊接開關及驅動器開關可採用各種形式。在 本發明之實施例中,該第一疊接開關為NFET電晶體; 該第一驅動器開關為NFET電晶體;該第二疊接開關為 PFET電晶體;且該第二驅動器開關為PFET電晶體。 儘管可對偏壓提供各種參考電壓,但在一實施例中, 該低偏壓係由接地電壓提供,且在一實施例中,該高偏 壓係由該低電壓域之該最高電壓提供。在另一實施例 中’該低偏壓係由該低電壓域之該最高電壓提供,且在 另一實施例中’該高偏壓係由該高電壓域之該最高電壓 提供。 開關操縱電路可由各種邏輯電路提供,但在一實施例 中’該開關操縱操縱電路包含反及閘(NAND gate )。在 另一實施例中’該開關操縱操縱電路包含反或閘(N〇r 201104991 gate )。此等邏輯閘有利地呈現該開關操縱電路之所需功 能的緊凑實施例。 在—實施例中’該疊接輸入-輸出裝置進一步包含:在 該輸入節點上之位準偏移器,以將該低電壓輸入訊號轉 換為該低電壓域之第一訊號,且轉換為該高電壓域之第 二訊號。此佈置使得將輸入訊號轉換為具有適用於疊接 輸入-輸出裝置之個別低電壓域及高電壓域的電壓範圍 的訊號。 儘管本發明之技術可用以提供僅一種保護節點,但在 一實施例中’疊接輸入-輸出裝置進—步包含:另一保護 節點’其位於該第一驅動器開關與該第一疊接開關之 間;另一偏壓開關’其經配置成取決於另一偏壓操縱訊 號來設定另一偏壓,該另一偏壓係施加於該疊接輸入-輸 出裝置之該另一保護節點;及另一開關操縱電路,其經 配置成藉由產生該另一偏壓操縱訊號來執行另一偏壓切 換以造成該另一偏壓開關回應於該輸入訊號之該轉變 而使該另一偏壓自另一初始值改變,且造成該另一偏壓 開關回應於該箝位電壓達到該低電壓域之該最高電壓而 使該另一偏壓返回至該另一初始值,其中該另一偏壓切 換阻止在該另一保護節點上之暫態電壓上升。因此,將 防止對如上所述之保護開關之VDS應力的優點與阻止在 該另一保護節點上之暫態電壓上升之操作速度優點相結 合0 類似地,在另一實施例中,疊接輸入_輸出裝置進一步 12 201104991 包含:另一保護節點,其位於第二驅動器開關與該第二 疊接開關之間;另一偏壓開關,其經配置成取決於另一 偏壓操縱訊號來設定另一偏壓,該另一偏壓係施加於該 疊接輸入-輸出裝置之該另一保護節點;及另一開關操縱 電路,其經配置成藉由產生該另一偏壓操縱訊號來執行 另一偏壓切換,以造成該另一偏壓開關回應於該輸入訊 號之該轉變而使該另一偏壓自另一初始值改變,且造成 該另一偏壓開關回應於該箝位電壓達到該低電壓域之該 最高電壓而使該另一偏壓返回至該另一初始值,其中該 另一偏壓切換阻止在該另一保護節點上之暫態電壓下 降。因此,將防止對如上所述之該保護開關之VDS應力 的優點與阻止在該另一保護節點上之暫態電壓下降之操 作速度優點相結合。 自第二態樣觀察,本發明提供一種將施加於疊接輸入_ 輸出裝置中之保護節點之電壓偏壓的方法,該疊接輸入_ 輸出裝置經配置成在輸入節點上接收低電壓輸入訊號且 在輸出節點上產生高電壓輸出訊號,該疊接輸入輸出裝 置〃有低電壓域及高電壓域,該疊接輸入-輸出裝置包 含.第一驅動器開關,其與該低電壓域中之第一疊接開 關串聯,第二驅動器開關,其與該高電壓域中之第二疊 接開關串聯,該方法包含以下步驟:產生箝位電壓,該 抬位電m為該輸出n號之經M位的版本且係保持於該低 電壓域之最向電壓;回應於該輸入訊號之轉變而使施加 於忒疊接輸入-輸出裝置之保護節點的偏壓自初始值改 13 201104991 變,及回應於該箝位電壓達到該低電壓域之該最高電壓 而使該偏壓返回至該初始值。 本發明之以上及其他目標、特徵結構及優點將由結合 隨附圖式閱讀之說明性實施例之以下詳細描述可更加明 白0 【實施方式】 第3圖示意性地圖示了根據一實施例之疊接輸入-輸出 裝置100。輸入訊號由位準偏移器1〇5接收,位準偏移 器105將輸入訊號轉換為兩個平行訊號,一訊號用於疊 接輸入-輸出裝置之低電壓域(範圍自〇V至1.8V),且 一訊號用於疊接輸入_輸出裝置之高電壓域(範圍自18 V至3.3V)。該輸入訊號本身範圍介於〇v與VDD (其 在此實施例中為1.0 V )之間一一其係由輸入電壓域界 定。 在輸出側上’輸出緩衝器包含疊接FET電晶體組:驅
動器開關PFET 110、疊接開關pFET U5、疊接開關NFET 120及驅動器開關NFET125。圖中可看出,輸出訊號可 轉化為輸入訊號。疊接開關PFET丨丨5使其閘極連接至 1.8V之偏壓(高電壓域之下限),而疊接開關nFet 120 使其閘極由偏壓開關1 5 5 (下文進一步描述)控制。裝 置100之輸出訊號係提供於焊墊13〇上,此輸出訊號係 提供於範圍〇 V至3.3 V中,此範圍為輸出電壓域所需 14 201104991 要。 由位準偏移器105產生之兩個輸入訊號經由緩衝器 14〇及緩衝器145傳遞至其個別驅動器開關。熟習該項 技術者將明白’儘管此實施例中圖示了兩個緩衝器,但 可存在不同數目之緩衝器’諸如一個或三個緩衝器。低 電壓域輸入訊號控制驅動器開關NFET 1 25之閘極,且高 電壓域輸入訊號控制驅動器開關PFET 11 〇之閘極。 亦提供箝位電路150以產生箝位電壓,該箝位電壓為 取自焊墊130之輸出訊號之經箝位的版本。在此實施例 中,該箝位電壓經限定以取對應於低電壓域之最高電壓 的最小值(亦即,1.8 v )。 PFET電晶體155提供偏壓開關,該偏壓開關經配置成 在疊接開關NFET120之閘極上設定偏壓。偏壓開關155 在經由電流源160取自DVDD(3.3V)之高偏壓與經由 電阻器1.65取自低電壓域之電壓上限(18v)的低偏壓 之間進行選擇。 偏壓開關155本身係由反及閘17〇提供之偏壓操縱訊 號來控制。反及閘i 7〇接收由箝位電路i 5〇提供之箝位 電壓及由位準偏移器1〇5提供之高電壓域輸入訊號來作 為其兩個輸入^。 在此實施例中,目標為在疊接開關N F Ε τ丨2 〇之閘極上 提供保護節點’以保護此開關本身以免在輸入/輸:訊號 ,暫態期間受過應力。料言之,否則此開關在輸入訊 號之上升轉變期間將易受彻應力(高於容限之汲極至 15 201104991 源極電壓)損壞。 當由位準偏移器105傳輸上升輸入訊號時,焊墊13〇 上之輸出仍將為高,且因此.,反及閘170啓動偏壓開關 155,以上拉施加於NFET開關120之閘極的偏壓。因此, NFET開關120之閘極上的電壓增加至1.8 V+ AVref,其 中儘管△ Vref取決於特定實施例要求,但應經調整以足 以保護疊接開關NFET 120。 因此’當低電壓域輸入訊號自緩衝器145到達驅動器 NFET開關125並啓動此開關時,避免了 NFET開關120 之VDS的突然增大。 同時,高電壓域輸入訊號自緩衝器14〇到達驅動器 pFET開關11 〇 ’且因此當驅動器開關丨丨〇及驅動器開關 125已切換時’焊墊電壓開始下降。 一旦焊墊電壓已下降直至1.8 V,則開關120不再存在 任何受VDS應力之風險。此時,箝位電路15〇將下降輸 出電壓保持於最小值8 V(因為反及閘17〇為高電壓域 之部份且不容忍低於丨.8 V之電壓)。亦在此時,反及閘 正接收邏輯0(1.8 V為高電壓域之下限),且反及閘之 輸出使得偏壓開關155將電流源16〇自NFET 12〇之閘極 解耦。藉由以此方式解耦電流源,避免了在輸入/輸出訊 號之非暫態期間的DC耗散。 第4圖提供了在第3圖中圖示之疊接輸入_輸出裝置 100中之箝位電路150的更多細節。在第4圖中,出於 清楚起見,僅圖示疊接輸入·輸出裝置1〇〇之低電壓域。 16 201104991 此外,忽略了位準偏移器105、緩衝器145及電流源16〇。 相反地’焊塾130、NFET開關120、NFET開關125、反 及閘170、偏壓開關155及電阻器165執行與參閱第3 圖來描述之功能相同的功能,該等功能在此不再贅述。 箝位電路150包含兩個交又耦合之pFET電晶體2〇〇 及PFET電晶體210。PFET 200之閘極係連接至焊墊13〇 上之輸出訊號。因此,當焊墊13〇上之輸出訊號為高時, PFET 200關閉。PFET 200之輸出向pFET21〇提供閘極 輸入,因此,當PFET 200關閉時’至pFET 21〇之閘極 的輸入為低,從而啓動開關,且提供輸出訊號作為箝位 電壓VCL。相反地,當焊墊130上之輸出訊號降至箝位 電路之定義臨界值(在此實例中,臨界值為1.8V)以下 時,PFET 200開啟。因此,至PFEt 210之閘極之輸入 為高’從而關閉開關’且焊墊上之電壓輸出不受藉位電 路150影響。 第5圖示意性地圖示了根據另一實施例之疊接輸入·輸 出裝置300。在此示例性實施例中,向在疊接輸入輸出 裝置之低電壓域及疊接輸入-輸出裝置之高電壓域中的 疊接開關k供暫態VDS應力保護。在此,位準偏移器1〇5 及整個低電壓域等效於在第3圖及第4圖中圖示且參閱 該等圖式論述的疊接輸入-輸出裝置100之彼等部分,且 在此不再贅述。 在高電壓域中’另一偏壓開關係由NFET電晶體305 提供’該偏壓開關經配置成在疊接開關PFET 115之閘極 17 201104991 上設定偏壓。偏壓開關3〇5在經由電阻器3丨〇取自低電 壓域之電壓上限(丨.8 v)的高偏壓與取自GND之低偏 壓(0V)之間進行選擇。 偏壓開關305本身係由反或閘3 15提供之偏壓操縱訊 號來控制。反或閘3 1 5接收由箝位電路320提供之箝位 電壓之經轉化的版本及由位準偏移器1〇5提供之低電壓 域輸入訊號來作為其兩個輸入。箝位電路32〇包含兩個 交又耦合之NFET電晶體325及NFET電晶體330,且以 與箝位電路150(如參閱第4圖所描述)類似之逆向方 式來操作。因此,箝位電路320操作以使得當焊墊13〇 上之輸出訊號上升至箝位電路之定義臨界值(在此實例 中,臨界值為1.8V)以上時,其產生之箝位電壓係保持 為上限1.8 V。低於此臨界值之輸出電壓經傳遞而未經保 持。 就此處論述之組件305、組件3 1 0、組件3 1 5及組件 320而言,目標為在疊接開關PFet 115之閘極上提供保 護螃點,以保護此開關本身以免在輸入/輸出訊號之暫態 期間受過應力。特定言之,否則此開關在輸入訊號之下 降轉變期間將易受VDS應力(高於容限之汲極至源極電 壓)損壞。 δ位準偏移器105傳輸下降輸入訊號時,焊塾13〇上 之輸出仍將為低,且因此,反或閘315啓動偏壓開關3〇5 以下拉施加於PFET開關115之閘極的偏壓。因此,pFET 開關115之閘極上的電壓降低至i.8 v—,其中儘管 18 201104991 △ vref取決於特定實施例要求,但應經調整以足以保護 疊接開關PFET 115。 因此’當高電壓域輸入訊號自緩衝器14〇到達驅動器 PFET開關11〇並啓動此開關時,避免了 pFET開關】 之VDS的突然增大。 同時’低電壓域輸入訊號自緩衝器145到達驅動器 NFET開關125,且因此當驅動器開關及驅動器開關 125已切換時,焊墊電壓開始上升。 一旦焊塾電壓已上升直至1.8 V,則開關115不再存在 任何受VDS應力之風險。此時,箝位電路32〇將上升輸 出電壓保持於最大值1.8 V(因為反或閘17〇為低電壓域 之部份’且不容忍高於L8V之電壓)。亦在此時,反或 閘正接收邏輯1 ( 1 ·8 V為低電壓域之上限),且反或閘 之輸出使得偏壓開關305將GND自PFET 115之開極解 耦。藉由以此方式解耦GND,避免了在輸入/輸出訊號之 非暫態期間的DC耗散。 現轉而參閱第6圖’其示意性地圖示了根據另一示例 性實施例之疊接輸入-輸出裝置400。輸入訊號係由位準 偏移器405接收,位準偏移器405如位準偏移器丨〇5 (參 閱第3圖至第5圖所述)一般操作。
在輸出側上’輸出緩衝器包含疊接FET電晶體組:驅 動器開關PFET 4 1 〇、疊接開關ρρΕΤ 4 15、疊接開關NFET 420及驅動器開關NFET 425。圖中可看出,輸出訊號可 轉化為輸入訊號。疊接開關PFET 41 5及疊接開關NFET 19 201104991 420使其閘極分別連接至REFp之偏壓及&郎n之偏壓。 在較簡單實施例中,REFP及REFN可能僅為1 ·8 V, 或者,可將如參閱第3圖至第5圖所描述之切換偏壓施 加於此等閘極中之各者。 將裝置400之輸出訊號提供予焊墊430上,此輸出訊 號係提供於範圍〇 v至33 v中,此範圍為輸出電壓域 所需要。 由位準偏移器405產生之兩個輸入訊號(標示為 「HIGH」及「LOW」)經由緩衝器440及緩衝器445傳 遞至其個別驅動器開關。低電壓域輸入訊號「L〇w」控 制驅動器開關NFET 425之閘極,且高電壓域輸入訊號 「HIGH」控制驅動器開關PfEt 410之閘極。 亦提供箝位電路450以產生箝位電壓,該箝位電壓為 取自焊墊430之輸出訊號之經箝位的版本。在此實施例 中,該箝位電壓經限定以取對應於高電壓域之最小電壓 的最小值(亦即,1.8 V )。 偏壓開關係由NFET電晶體455及NFET電晶體460 提供,該偏壓開關經配置成在點PMID0 470上設定偏 壓,點PMID0將驅動器PFET開關410連接至疊接PFET 開關415。偏壓開關455及偏壓開關460在取自DVDD (3.3 V)之高偏壓與低偏壓之間進行選擇,其中點470 上之電壓僅由開關410及開關415之動作來界定。 偏壓開關455及偏壓開關460係由反或閘480所提供 之偏壓操縱訊號PRCHG_NET並聯控制。反或閘480接 20 201104991 收由箝位電路450提供之箝位電壓及由位準偏移器4〇5 提供之高電壓域輸入訊號來作為其兩個輸入。 在此貫施例中’目標為在驅動器PFET 410與疊接PFET 41 5之間的點PMID0上提供保護節點,以使得此點在輸 入訊號進行下降轉變時能更快充電。此要求在所圖示之 實例_尤其重要’因為輸出緩衝器之電晶體41〇、電晶 體415、電晶體420及電晶體425為相對大之電晶體(以 能夠驅動顯著晶片外負載)’且因此可能需要非期望長度 之時間來充電及放電。在此特定實例中,p側上之電晶 體410及電晶體41 5大於N側上電晶體4 2 0及電晶體 425,且節點PMID0尤其需要為保護節點,因為其需要 額外充電以迅速起作用。 當位準偏移器405傳輸下降輸入訊號時,焊墊430上 之輸出仍將為低,且因此,反或閘170啓動偏壓開關455 及偏壓開關460以上拉施加於點PMID0 470之偏壓。注 意’箝位電路450經配置成將VCL保持於至少1.8 V之 位準。 因此’當高電壓域輸入訊號自緩衝器440到達驅動器 PFET開關410並啓動此開關時,提供了節點PMID0之 充電速率之加速。 同時’低電壓域輸入訊號自緩衝器445到達驅動器 NFET開關425,且因此當驅動器開關410及驅動器開關 425已切換時,焊墊電壓開始上升。 一旦焊墊電壓上升超過1.8V,則箝位電路450允許上 21 201104991 升輸出電壓作為訊號VCL來傳遞(因為反或閘480為高 電壓域之部份,且不容忍低於1.8 V之電壓)。此外,當 VCL持續上升時,反或閘接收邏輯1,且因此反或閘之 輸出使得偏壓開關455及偏壓開關460將DVDD自點 PMID0 470解耦。藉由以此方式解耦電流源,電晶體455 及電晶體460不影響輸出訊號。 此外’已發現此等技術所提供之充電「加速」允許驚 人地增大輸出緩衝器之切換速度。 儘管在此實例中,充電加速係提供於驅動器開關41 〇 與疊接開關415之間以加速電流,使得當輸入訊號進行 下降轉變時此點能更快充電。但是,可將類似系統提供 予電晶體420與電晶體425之間,以在輸入訊號之上升 轉變時提供充電加速。在此狀況下,如熟習該項技術者 將明白’偏壓開關455及偏壓開關460可為PFET電晶 體而非NFET電晶體,且其可佈置於電晶體420與電晶 體425之間的節點與GND之間’且其可回應於上升邊緣 輸入訊號而操作以幫助下拉節點。 第7圆圖示來自第6圖中所圖示之本發明之實施例的 選定sfl號的時間演變。此等選定訊號為在點refp、點 PRCHG—NET、點VCL、點PMID0及焊墊上所量測之電 壓。圖中可看出,在焊墊電壓之每一上升轉變(輸入訊 號之下降轉變)時’產生偏壓操縱訊號PRCHG_NET並 持續短暫時段,以使得不允許在PMID0上出現電壓之暫 態下降。 22 201104991 因此,根據本發明之技術,提供一種疊接輸入輸出裝 置,其經配置成在輸入節點上接收低電壓輸入訊號且在 輸出節點上產生高電壓輸出訊號。將輸入-輸出裝置分割 為兩個電壓域以使得能產生在33 v範圍中之輸出訊 號,而輸入-輸出裝置之組件個別地在】8 v範圍中操 作。藉由將選定偏壓施加於疊接輸入-輸出裝置之保護節 點,首先回應於輸入訊號之轉變而改變彼選定偏壓,且 隨後在輸出訊號達到預定位準時切換回彼選定偏壓,來 保護彼節點,從而避免應力誘發之電壓擺動或提供切換 速度增加之充電加速。 第8圖圖示根據本發明之一實施例之方法的流程圖。 首先,產生箝位電壓,該箝位電壓為保持於低電壓域之 最高電壓的輸出訊號的經箝位的版本。隨後,判定輸入 訊號正轉變或為穩定。若該輸入訊號正轉變,則將施加 於疊接輸入-輸出裝置之保護節點的偏壓自其初始值改 變。進行此舉以保護該節點U免在轉變期間受過應力, 或者向該節點提供充電加速以在切換時輔助該部點。由 於偏壓之改變係用以㈣變期間輔助系统,故在轉變結 束時該偏壓應返回至其初始值。此舉係、藉由監控該籍位 電壓來達成,且當箝位電壓達到其最大箝位值時則不再 需要改變該偏壓,且使其返回至其初始值。 儘管已在本文中參閱隨附圖式詳細地描述了本發明之 說明性實施例,但熟習此項技術者應理解,本發明不限 於彼等精確實施例’且在不脫離由附加中請專利範圍界 23 201104991 定之本發明之範疇及精神的情況下,可在其中實現各種 變化及修改。 【圖式簡單說明】 第1圖示意性地圖示了先前技術之1/0缓衝器; 第2圖圖示在第丨圖之先前技術之1/〇缓衝器中的 NFET電晶體中之VDS應力發展之模擬; 第3圖示意性地圖示了根據本發明之一實施例的疊接 輸入-輸出裝置; 第4圖示意性地圖示了根據本發明之一實施例的疊接 輸入-輪出裝置的低電壓域; 第5圖示意性地圖示了根據本發明之一實施例的疊接 輸入-輪出裝置; 第6圖示意性地圖示了根據本發明之一實施例的疊接 輸入-輪出裝置; 第7圖示意性地圖示了在第6圖中圖示之本發明之一 實施例中選定的訊號;及 第8圖圖示了根據本發明之一實施例之方法的流程 圖。 【主要元件符號說明】 10輪出緩衝器 20烊墊 24 201104991 30 PFET/驅動器開關 40 PFET/疊接開關 5 0 NFET/疊接開關 60 NFET/驅動器開關 70 高電壓域 80 低電壓域 100疊接輸入-輸出裝置 105位準偏移器 110驅動器PFET開關/驅動器開關/驅動器開關PFET 115疊接開關PFET/PFET開關/開關/PFET 120疊接開關NFET/NFET開關/開關/NFET 125驅動器開關NFET/驅動器NFET開關/驅動器開關 /NFET開關/驅動器開關 130焊墊 140緩衝器 145緩衝器 150箝位電路 155 PFET電晶體/偏壓開關 1 6 0電流源 165電阻器 170反及閘/反或閘
200 PFET 電晶體/PFET
210 PFET 電晶體/PFET 300疊接輸入-輸出裝置 25 201104991 305 NFET電晶體/偏壓開關/組件 310電阻器/組件 315反或閘/組件 3 20箝位電路/組件 325 NFET電晶體 330 NFET電晶體 400疊接輸入-輸出裝置/裝置 405位準偏移器 410驅動器PFET/電晶體/驅動器PFET開關/驅動器開 關 415疊接開關PFET/疊接PFET開關/開關/電晶體/疊 接開關 420疊接開關NFET/電晶體 425驅動器開關NFET/電晶體/驅動器開關 430焊墊 440緩衝器 445緩衝器 450箝位電路 455 NFET電晶體/偏壓開關/電晶體 460 NFET電晶體/偏壓開關/電晶體 4 70 點 /點 PMID0 480反或閘 26