TW200947444A - Flexible memory operations in NAND flash devices - Google Patents

Description

200947444 六、發明說明： 【發明所屬之技術領域】 本發明係大致有關非揮發性半導體記憶體。更具體而 言’本發明係有關具有彈性記憶體操作之半導體記憶體。 【先前技術】 快閃記憶體是一種廣泛被用來作爲消費電子及大量儲 φ 存應用的儲存裝置之常見類型的非揮發性記憶體。快閃記 憶體在諸如數位音樂/視訊播放器、細胞式電話、及數位 相機等的流行消費性產品中被普遍地用來儲存應用資料及 (或）媒體資料。快閃記憶體又可被用來作爲諸如可被插 入個人電腦的通用序列匯流排（USB )埠的可攜式快閃碟 以及硬碟機（Hard Disk Drive ;簡稱HDD )替代品等的專 用儲存裝置。習知快閃記憶體是非揮發性的，意指快閃記 憶體在未供電時仍可保持被儲存的資料，因而將省電的優 φ 點提供給上述的消費性產品。快閃記憶體由於其記憶體陣 列的特定區域之較高儲存密度而適用於上述這些應用。 【發明內容】 在第一観點中，本發明提供了一種快閃記憶體裝置。 該快閃記憶體裝置包含一記憶體元件及核心控制電路。該 記憶體元件被配置成執行記憶體操作，且包含至少兩個記 憶體區（memory bank )。該至少兩個記憶體區中之每一 記憶體區具有區域核心電路，且具有可配置的分頁大小， -5- 200947444 ♦ 以便在記憶體操作期間接收及提供具有不同分頁大小的資 料。該核心控制電路被配置成：接收對應於該等記憶體操 作之控制信號，並回應所接收的該等控制信號而同時控制 該至少兩個記憶體區。 在該第一觀點之一實施例中，該快閃記憶體裝置進一 步包含用來接收列位址及記憶體區位址之一列預先解碼器 。該列預先解碼器回應該記憶體區位址及該列位址，而提 供對應於該至少兩個記憶體區中之被選擇的一記憶體區之 Λ Ό 被預先解碼的列位址。在該第一觀點之另一實施例中，該 快閃記憶體裝置進一步包含用來接收行位址及記憶體區位 址之一行預先解碼器。該行預先解碼器回應該記憶體區位 址及該列位址，而提供對應於該至少兩個記憶體區中之被 選擇的一記憶體區之一被預先解碼的行位址。 根據該第一觀點之又一實施例，該核心控制電路包含 被配置成接收對應於該等記憶體操作的該等控制信號之至 少兩個核心控制器，該至少兩個核心控制器回應該等控制 q 信號而同時操作該至少兩個記憶體區的該區域核心電路。 該快閃記憶體裝置進一步包含一選擇器，用以回應一記憶 體區位址，而將該等控制信號選擇性地傳送到該至少兩個 核心控制器中之一被選擇的核心控制器。該被選擇的核心 控制器回應該等控制信號而提供記憶體區控制信號。在本 實施例中，該快閃記憶體裝置包含接收命令之一命令解譯 器，用以將該命令解碼，以便提供該等控制信號及該記憶 體區位址。在該第一觀點之一替代實施例中，該至少兩個 -6- 200947444 記憶體區中之每—記憶體區包含兩個記憶體面（mem〇ry plane)，每一記憶體面具有被連接到位元線之NAND記 憶單元串、以及被連接到該等NAND記憶單元串中之每一 NAND記億單元串的快閃記憶單元之字元線。該等兩個記 憶體面可分別鄰接一共用之列解碼器。 在另一實施例中，被連接到一字元線之該等快閃記憶 單元構成具有一預定分頁大小之一分頁單位’因而該可配 φ 置的分頁大小包含該等兩個記憶體面中之一記憶體面的一 單一分頁單位以及兩個分頁單位中之一者。該快閃記憶體 裝置可包含對應於該至少兩個記憶體區中之每一記憶體區 之一些分頁大小配置器’用以回應一位址而選擇性地致能 啓動該等兩個記憶體面中之每一記憶體面的至少一字元線 。該至少兩個記憶體區中之每一 §5憶體1S可包含該等分頁 大小配置器中之一分頁大小配置器’且該等兩個記憶體面 中之每一記憶體面包含被該分頁大小配置器致能之一列解 〇 碼器，該列解碼器以一全域列驅動信號驅動該至少一字元 線。該等兩個記憶體面可分別鄰接被該分頁大小配置器致 能之一共用列解碼器，該共用列解碼器以—全域列驅動信 號驅動該至少一字元線。該共用列解碼器包含一列驅動器 ，用以回應該分頁大小配置器提供的第一及第二致能信號 ，而將該全域列驅動信號選擇性地傳送到該至少一字元線 。該列驅動器包含··一第一傳輸電晶體（pass transistor) ，用以回應該第一致能信號而將該全域列驅動信號傳送到 一第一字元線；以及一第二傳輸電晶體’用以回應該第二 200947444 致能信號而將該全域列驅動信號傳送到一第二字元線。該 第一致能信號及該第二致能信號被驅動到高於該全域列驅 動信號的電壓位準之一高電壓位準，且該共用列解碼器進 一步包含一區塊解碼器，用以回應一第一記憶體面選擇信 號而提供作爲該第一致能信號之一主控電壓，並回應一第 二記億體面選擇信號而提供作爲該第二致能信號之一主控 電壓。 在該第一觀點之另一實施例中，該至少兩個記憶體區 中之每一記憶體區包含四個記憶體面，每一記億體區具有 被連接到位元線之一些NAND記億單元串、以及被連接到 該等NAND記憶單元串中之每一 NAND記憶單元串的快閃 記憶單元之一些字元線。該快閃記憶體裝置進一步包含對 應於該至少兩個記憶體區中之一記憶體區之一分頁大小配 置器，用以回應一位址而選擇性地致能啓動該至少兩個記 憶體區中之一記憶體區的該等四個記憶體面中之每一記憶 體面的至少一字元線。該至少兩個記憶體區中之一記憶體 區的該等四個記憶體面被配置爲一第一記憶體塊（tHe ) 及一第二記憶體塊，該第一記憶體塊及該第二記憶體塊分 別具有鄰接一共用列解碼器的一些記憶體面。該分頁大小 配置器回應一記憶體塊位址及一記憶體面位址，而將該等 四個記憶體面中之每一記憶體面的至少一字元線選擇性地 致能啓動。被連接到一字元線的該等快閃記憶單元構成具 有一預定分頁大小之一分頁單位’且該可配置的分頁大小 包含該等四個記憶體面中之每一記憶體面的各分頁單位之 -8 - 200947444 任何組合。 在一第二觀點中，本發明提供了 一種用來操作快閃記 憶體裝置之方法。該方法包含下列步驟：在具有一可配置 的分頁大小之一第一記憶體區中執行一第一記憶體操作； 以及當正在該第一記憶體區中執行該第—記憶體操作時’ 在具有一可配置的分頁大小之一第二記憶體區中執行一第 二記憶體操作。 0 根據該第二觀點之一實施例，係在該快閃記憶體裝置 之電力開啓（P〇wer UP)時，配置—第—記憶體區分頁大 小及一第二記憶體區分頁大小’且係在該快閃記憶體裝置 的電力開啓之後，提供用來配置該第一記憶體區分頁大小 及該第二記憶體區分頁大小之分頁大小配置命令。該分頁 大小配置命令包含被儲存在對應於該第一記憶體區及該第 二記億體區的配置暫存器中之配置資料。係在執行該第一 記憶體操作及該第二記憶體操作之前及之後的任何時間上 φ 提供該等分頁大小配置命令。 在該第二觀點之另一實施例中’執行該第一記憶體操 作之該步驟包含配置一第一記憶體區分頁大小之步驟’且 執行該第二記憶體操作之該步驟包含配置一第二記憶體區 分頁大小之步驟。執行該第一記憶體操作之該步驟包含下 列步驟：接收其中包含對應於該第一記憶體操作的一操作 碼以及對應於該第一記憶體區分頁大小的配置資料之一第 一命令。或者’執行該第二記憶體操作之該步騾包含下列 步驟：接收其中包含對應於該第二記憶體操作的一操作碼 -9- 200947444 以及對應於該第二記憶體區分頁大小的配置資料之一第一 命令。在該第二觀點中，該第一記憶體操作及該第二記憶 體操作包含一讀取操作、一程式化操作、及一抹除操作中 之一操作。 在一第三觀點中，本發明提供了一種系統。該系統包 含一記憶體控制器及一記憶體系統。該記憶體控制器提供 用來執行對應的記憶體操作之命令。該記憶體系統具有至 少一記憶體裝置，其中該至少一記憶體裝置具有至少兩個 0 記憶體區。該至少兩個記憶體區中之每一記憶體區具有一 可配置的分頁大小，且該至少兩個記憶體區中之每一記億 體區可被控制成同時執行對應於該等命令之記憶體操作。 在該第三觀點之一實施例中，該記憶體系統包含一第 一記憶體裝置及一第二記憶體裝置。該第一記憶體裝置被 連接到一共同匯流排，其中該共同匯流排被連接到該記憶 體控制器，且該第二記憶體裝置被連接到該共同匯流排， 且被並聯到該第一記憶體裝置。在一替代實施例中，該記 〇 憶體系統包含一第一記憶體裝置及一第二記憶體裝置。該 第一記憶體裝置被串聯到該記憶體控制器，且具有用來接 收該等命令之一些輸入端、以及用來提供該等命令之一些 輸出端。該第二記憶體裝置被串聯到該第一記憶體裝置， 且具有用來接收該等命令之—些輸入端。該第二記憶體裝 置具有用來將該等命令提供給該記憶體控制器之一些輸出 端。 在該第三觀點之又一實施例中，該至少一記憶體裝置 -10- 200947444 包含核心控制電路，用以接收對應於該等命令之控制信號 。該核心控制電路之配置被設定成回應所接收的控制信號 而同時控制對應於該至少兩個記億體區中之每一記憶體區 的區域核心電路。該系統可包含一命令解譯器，用以將該 等命令解碼，並提供該等控制信號。 對此項技術具有一般知識者若配合各附圖而參閱下文 中對本發明的特定實施例之說明，將可易於了解本發明的 φ 其他觀點及特徵。 【實施方式】 本發明大致提供了具有彈性記憶體操作之非揮發性半 導體裝置。該等半導體裝置之例子是諸如快閃記憶體裝置 等的非揮發性記憶體。 第1圖示出可應用本發明之一全域系統。請參閱第1 圖’一快閃記憶體系統2經由一快閃記憶體控制器（記憶 〇 體控制器）6而與一主系統或處理器（主機系統）4通訊 。快閃記憶體系統2包含複數個快閃記憶體裝置。該等記 憶體裝置被串聯或並聯。 第2A圖示出被用於第1圖所示的快閃記憶體系統2 的一快閃記憶體裝置之一例子。該快閃記憶體裝置是諸如 —非同步快閃記憶體裝置。請參閱第2A圖，係爲諸如一 N AND快閃記憶體裝置之一快閃記憶體裝置i 〇包含也被 稱爲周邊電路之一些介面及控制電路、以及一些核心電路 。該等介面及控制電路包含輸出緩衝器12、一些控制緩衝 -11 - 200947444 器14、一些資料緩衝器16、命令暫存器18、位址 20、狀態暫存器22、以及控制電路24。該等核心 含一高電壓產生器26、一列預先解碼器28' —列 30、一行預先解碼器32、一行解碼器34、一分頁 3 6、以及一記憶單元陣列3 8。熟悉此項技術者應可 圖中並未示出該等介面及控制電路之電路功能以及 節，以便簡化該示意圖。例如，連接各電路方塊的 出被連接的各方塊間之功能關係，但並未詳細示出 之特定信號。輸出緩衝器12驅動準備好/忙碌中 )輸出接腳或埠。控制緩衝器14包含分別被連接 輸入控制接腳或埠之一些輸入緩衝器。請注意，如 項技術者所習知的，被附加到信號名稱的“#”字元 現用低邏輯位準信號。資料緩衝器16包含雙向緩 用以接收資料並將資料驅動到各別的I/O接腳或埠 述之本例子中，控制緩衝器14包含用於晶片致能( 、命令鎖存致能（CLE )、位址鎖存致能（ALE ) 致能（WE# )、讀取致能（RE# )、以及寫入保護 )輸入控制接腳或埠之輸入緩衝器。在所述之本例 有八個資料I/O接腳或埠，因而設有八個雙向緩衝 同步輸入緩衝器及輸出緩衝器電路是此項技術中習 且無須以任何進一步的細節說明該等緩衝器電路。 億體裝置10可以是被封裝以供使用之一分立式記 置，或者可將快閃記憶體裝置1 〇嵌入諸如特定應 電路（Application Specific Integrated Circuit ;簡 ί

暫存器 電路包 解碼器 緩衝器 了解： 許多細 線只示 所使用 (R/B# 到各別 熟悉此 表示一 衝器， 。在所 CE# ) 、寫入 (WP# 子中共 器。非 知的， 快閃記 憶體裝 用積體 g ASIC 200947444 )等的一較大系統中。 爲了在非同步快閃記憶體裝置10執行諸如抹除、程 式化、及讀取等的操作，經由該等資料I/O接腳而提供一 命令。該命令包含一操作碼、位址資訊、及資料。視被執 行的一特定操作而定，該操作碼對應於該操作。請注意， 因爲位址及寫入（程式化）資料的長度可能大於八位元， 所以在所有該等位址及寫入資料位元被鎖存在適當的暫存 Φ 器之前，可能需要數個輸入迭代或週期。該操作碼資料被 鎖存在命令暫存器18。用於讀取及程式化操作之位址資訊 被鎖存在位址暫存器20。將被命令暫存器18鎖存的該操 作碼資料提供給控制電路24。控制電路24包含諸如一命 令解碼器或解譯器等的用來將該操作碼解碼之邏輯電路， 且將該操作碼資料解碼，因而提供被解碼的操作碼。控制 電路24進一步包含用來提供具有操作快閃記憶體裝置10 的該等核心電路及任何周邊電路必需的時序的內部控制信 φ 號之控制邏輯電路。高電壓產生器26提供被用於讀取、 程式化、及抹除操作的高於外部供應的VCC及VSS電壓 之一電壓位準。 關於讀取操作，列預先解碼器28及行預先解碼器32 分別自位址暫存器20接收一列位址及一行位址。列解碼 器30將來自列預先解碼器28的該被預先解碼的列信號用 來驅動記憶單元陣列38的一字元線，以便存取一分頁的 資料。係經由位元線而感測被連接到該被選擇的字元線的 記憶單元中儲存之資料，且該等資料被儲存在分頁緩衝器 -13- 4 200947444 36。在記憶單元陣列38中，連續的字元線自列解碼器30 的左端水平地延伸到記憶單元陣列3 8之右端。行解碼器 34將來自行預先解碼器32的該等被預先解碼的行信號用 來自分頁緩衝器36選擇一組的8位元資料，以便輸出到 資料緩衝器16。八位元係用於舉例，且可使用其他的配置 。回應該被接收的操作碼而自控制電路24產生序列的具 有時序之一些被觸發的控制信號。 第2B圖示出第2 A圖所示記憶單元陣列3 8的一快閃 記憶體組織之一例子。在該特定例子中，該快閃記憶體是 —NAND快閃記憶體。請參閱第2B圖，記憶體陣列40被 組織爲區塊Block〔1〕至Block〔η〕，其中k是大於一 之整數。每一區塊具有相同的結構。每一區塊具有複數個 分頁1至i，其中i是大於一之整數。每一分頁對應於被 耦合到一共同字元線之一列的記億單元。下文中將詳細說 明該區塊的記憶單元。 區塊Block〔 1〕至Block〔n〕中之每一區塊具有一 ❹ 些N AND記憶單元串，該等NAND記憶單元串具有被相互 串聯之一些快閃記憶單元42。因此，字元線WL至WLi被 耦合到該記憶單元串中之每一快閃記憶單元的閘極。一串 選擇裝置44接收串選擇線信號SSL (後文中被稱爲“SSL” 信號），並將該記憶單元串選擇性地連接到一位元線46。 一接地點選擇裝置48接收接地點選擇線信號GSL (後文 中被稱爲“GSL”信號），並將該記憶單元串選擇性地連接 到被提供源極線電壓VSS之一源極線。串選擇裝置44及 -14- 200947444 接地點選擇裝置48是η通道電晶體。記憶體陣列40的所 有區塊共用位元線BL至BLj 46，其中j是一非零整數値 。每一位元線46被耦合到區塊〔1〕至〔k〕中之每一區 塊的一 NAND記憶單元串。在一區塊中，字元線WL至 WLi以及該SSL及GSL信號被提供給每一NAND記憶單 元串中之相同對應的電晶體裝置。沿著一字元線的該等快 閃記憶單元中儲存的資料被稱爲“分頁的資料”。 φ 一分頁緩衝器49被耦合到記憶體陣列40之外的每一 位元線，以便儲存將被程式化到一分頁的快閃記憶單元之 一分頁的寫入資料。分頁緩衝器49包含一些暫存器、用 來感測自一分頁的快閃記憶單元讀取的資料之一些感測電 路、以及驗證邏輯電路。在程式化操作期間，分頁緩衝器 49執行程式化驗證操作，以便保證資料已被正確地程式化 到與被選擇的該字元線耦合的該等快閃記憶單元。爲了實 現高儲存密度’每一快閃記憶單元可以是用來儲存兩個邏 〇 輯狀態之單層單元（Single Level Cell ;簡稱SLC )、或 用來儲存至少兩位元的資料之多層單元（Multi-Level Cell :簡稱MLC)。 請再參閱第2 A圖’記憶單元陣列3 8以及其對應的列 解碼器30、分頁緩衝器36、及行解碼器34具有被該等字 兀線及該等位兀線的長度界定之實際限制。如熟悉此項技 術者習知的效應，該限制是由於當字元線及位元線變得太 長時，將造成性能、良率、或以上者的組合之降低。解決 該問題的一種技術是將該列解碼器置於該記憶體陣列的中 -15- 200947444 間，因而形成在邏輯上是相同的被分段之實體字元線。此 種方式可增加記憶單元陣列38尺寸的大小，這是因爲可 共用該列解碼器。增加記憶單元陣列3 8大小的其中一項 驅動因素是對分頁大小的增加有需求。較大的分頁大小極 適於諸如音樂、照片、及視訊等的多媒體應用’這是因爲 要被程式化的檔案大小通常大於最大的分頁大小。此外’ 不論分頁大小爲何，總程式化時間可能是幾乎相同的’因 而有了較高的程式化產出量，這對多媒體應用有進一步的 @ 效益。 雖然可增加字元線區段的長度，但最終將因增加了字 元線長度而將發生相同的性能及良率問題。因此，爲了適 應大容量的記憶體裝置，加入了一第二記億單元陣列作爲 該記憶體陣列的一部分。 第2C圖示出被組織爲四個子陣列以便用於第2A圖所 示的記憶單元陣列3 8之一記憶體陣列之一例子。在該特 定例子中，該記憶體陣列包含子陣列5 4、子陣列5 6、子 ❹ 陣列60、及子陣列62。請參閱第2C圖，兩個子陣列54 及56被定位在一列解碼器55的兩側，且—分頁緩衝器58 被設置在子陣列54及56的一末端。其他兩個子陣列60 及62被定位在一列解碼器64的兩側，且一分頁緩衝器66 被設置在子陣列60及62的一末端。分頁緩衝器58及66 合而儲存一分Μ的資料，且每一子陣列具有先前第2B圖 所示之基本NAND快閃記憶體組織。在該例子中，各對的 子陣列共用一共同列解碼器，因而相同的邏輯字元線自該 -16- 200947444 等列解碼器水平地延伸到每一子陣列。假設每一分頁緩衝 器係與諸如第2A圖所示行解碼器34等的各別行解碼器相 關聯。 在第2C圖所示之該等四個子陣列記憶體陣列中，係 同時選擇或啓動子陣列54、56、60、及62的每一子陣列 中之一列。例如，以半個分頁的資料載入分頁緩衝器58, 而將子陣列54及56程式化，且以另一半個分頁的資料載 入分頁緩衝器66，而將子陣列60及62程式化，然後執行 程式化操作，以便將資料寫到分頁部分68及69。於諸如 讀取時，子陣列54、56、60、及62的每一子陣列中之一 列（例如，分頁一半68及69 )被啓動，且資料被感測及 儲存在分頁緩衝器58及66,以供後續的叢訊讀出。 雖然多媒體應用得到較大的分頁大小之效益，但是使 用該NAND快閃記憶體的其他應用可能遭遇較差的效能及 可靠性。這些應用包括用於硬碟機（HDD )替代品的快閃 快取記憶體及固態（Solid State Drive :簡稱S SD )。在 這些應用中，檔案大小遠小於多媒體檔案，且被頻繁地更 新。例如，一個小檔案可能只佔用分頁大小的1 /4容量， 此種容量在數量上只佔該分頁的小部分，且比與該分頁相 關聯的記憶體區更小。然而，如S S D及快取記憶體應用中 經常發生的，每當資料被修改時，地須先抹除整個該記憶 體區。在諸如第2C圖中，在一程式化操作之前，先抹除 分頁部分68及69。如前文所述，每一記憶體區包含用來 儲存先前被程式化的資料之許多分頁。因此，需要執行諸 -17- 200947444 如分頁複製操作等的習知操作’以便保持並未被修改的其 他資料。因而相當程度地造成該記憶體裝置使用期間的縮 短，這是因爲被抹除的同一分頁中之其他記憶單元也經歷 不必要的抹除及程式化週期。 在所述之本例子中，對應於該分頁的其餘3/4部分之 該等記憶單元中所儲存的資料縱然並未被修改，也要經歷 程式化及抹除週期。可以複雜的均衡損耗（wear levelling )機制解決該問題，但是將付出系統效能降低的代價。因 此，電力消耗比要被程式化或修改的每一分頁中之小量資 料高。因此，現有的NAND快閃記憶體裝置有使用期間過 早到期及效能不佳的缺點，因而使其不適用於諸如SSD應 用等的小於預設實體分頁大小的資料被頻繁地寫到記憶體 陣列之應用。 根據本發明的一實施例，提供了 一種具有至少一記憶 體區之一快閃記憶體裝置，其中每一記憶體區具有一可獨 立配置的分頁大小及核心控制邏輯。該核心控制邏輯在每 一記憶體區當地，且控制對該記憶體區的其中包括讀取、 程式化、及抹除操作等的記憶體存取操作。每一核心控制 邏輯針對該記憶體區的一對應的記憶體存取操作而控制各 列電路、行電路、電壓產生器、及區域輸入/輸出路徑電 路之時序及啓動。可在複數個記憶體區中執行同時的操作 ，以便提高效能。每一記憶體區具有可以分頁大小配置資 料配置的分頁大小，因而係回應位址資料而只有所選擇的 字元線被啓動。可在該記億體區的一靜態分頁配置之電力 -18- <4 200947444 開啓時，將該配置資料載入該記憶體裝置，或者可連同每 一命令而接收該配置資料，以便可對該記憶體區進行動態 的分頁配置。 第3A圖示出其中包含一記憶體控制器及可應用本發 明的實施例的複數個快閃記憶體裝置的一系統之一例子。 請參閱第3A圖’複數N個快閃記憶體裝置70-1至 70-N係與一記憶體控制器72串聯，該記憶體控制器72 φ 與該等被串聯的快閃記憶體裝置通訊。資料係自一裝置傳 輸到次一或後續裝置。係經由一串聯或並聯鏈路而連接兩 個鄰近的裝置。記憶體控制器72及快閃記憶體裝置70-1 至70-N分別對應於第1圖所示之快閃記憶體控制器6及 快閃記憶體系統2。在該例子中，最後的裝置70-N將輸 出資料提供給另一裝置、電路、或控制器（圖中未示出） 〇 第3B圖示出其中包含一記憶體控制器及可應用本發 〇 明的實施例的複數個快閃記憶體裝置的一系統之另一例子 。請參閱第3B圖，複數N個快閃記憶體裝置74-1至74-N係與一記憶體控制器76串聯，該記憶體控制器76與該 等被串聯的快閃記億體裝置通訊。資料係自一裝置傳輸到 次一裝置。係經由一串聯或並聯鏈路而連接兩個鄰近的裝 置。在該例子中，最後的裝置74-N將輸出資料提供給記 憶體控制器76。記憶體控制器76及快閃記憶體裝置74-1 至74-N分別對應於第1圖所示之快閃記憶體控制器6及 快閃記億體系統2。 -19- 200947444 第3C圖示出第3A及3B圖所示該複數個半導體裝置 (或快閃記憶體裝置）之一串聯配置。請參閱第3C圖， 複數（N)個半導體裝置78-1至78-N具有一共同的同步 時脈結構。一控制器（圖中未示出）將平行的資料（例如 ，（n+1)位元的資料D0-Dn)以及其中包括一命令選通 脈衝輸入（Command Strobe Input;簡稱CSI)信號及— 資料選通脈衝输入（Data Strobe Input;簡稱DSI)信號 之控制信號傳送到一第一裝置（例如，裝置1 )。裝置1 Q (78-1)將（n+l)位元的輸出資料QO-Qn)、一命令選 通脈衝輸出（Command Strobe Output;簡稱CSO)信號及 —資料選通脈衝輸出（Data Strobe Output;簡稱DSO)信 號提供給諸如裝置2( 78-2 )等的次一裝置。該CSO及 DSO信號分別是CSI及DSI信號的回波。同樣地，裝置2 (78-2 )將資料及控制信號傳輸到次一裝置（78-3 )。該 控制器將時脈信號CK/CK#、一晶片致能信號CE#、以及 一重定信號RST#提供給該等並聯的裝置中之每一裝置。 0 在第3C圖中，係將相同的代號用於一信號（或資料）及 其對應的連線。係針對平行時脈操作而設定該系統之配置 ，意指所有該等半導體裝置平行地接收該等時脈信號。最 後的裝置N ( 78-N )可被連接到該記憶體控制器或另一組 件（圖中未示出）。

可回應該等時脈信號CK/CK#而傳輸或擷取資料。更 具體而言，可回應該等時脈信號的上升緣及（或）下降緣 而執行該操作。因此’該等記憶體裝置可分別執行第3D -20- 200947444 及3E圖所示之單倍資料速率（Single Data Rate ;簡稱 SDR )操作及雙倍資料速率（Double Data Rate ;簡稱 DDR)操作。此外，該等記憶體裝置可在時脈週期中以兩 倍以上的速率操作。 第3A、3B、及3C圖是可應用本發明的實施例的串聯 式記億體裝置之例子。可將本發明之該等實施例應用於具 有並聯式記憶體裝置之記憶體系統。第3F圖是具有被並 φ 聯的複數個快閃記憶體裝置的一記憶體系統之一方塊圖。 在第3F圖所示之該特定例子中，該記憶體系統包含四個 快閃記憶體裝置。一記憶體控制器80經由共同匯流排84 而被並聯到快閃記憶體裝置82-1、82-2、82-3、及82-4。 記憶體控制器80對應於第1圖所示之記憶體控制器6，而 快閃記憶體裝置8 2 -1、8 2 - 2、8 2 - 3、及8 2 -4對應於第1 圖所示之快閃記憶體系統2。通常將該並聯式快閃記憶體 裝置配置稱爲多點傳輸（multi-drop )配置。快閃記憶體 Φ 裝置82-1、82-2、82-3、及82 ·4中之每一快閃記億體裝 置具有用來接收及提供資料之一平行輸入/輸出介面，且 通常被稱爲非同步快閃記憶體裝置，且係類似於第2Α圖 所示之快閃記億體裝置1 〇。 第3G圖示出第3F圖所示記憶體系統之互連細節◊第 3G圖省略了記憶體控制器80，但示出被標示爲82-1至 82-η之η個相互並聯之快閃記憶體裝置。共同匯流排84 載送資料線1/00至1/〇7、控制信號R/B#、RE#、WE#、 CLE、ALE、及WP#。該等晶片致能信號CE1#至CEn#被 -21 - 200947444 提供給每一快閃記憶體裝置。 第4圖是根據本發明的一實施例的一快閃記憶體裝置 之一方塊圖，該快閃記億體裝置具有複數個記憶體區。請 參閱第4圖，一多記憶體區快閃記憶體裝置100包含一些 介面及控制電路、一些核心電路、以及一些記憶體元件。 該等介面及控制電路包含諸如輸入/輸出介面102、配置 暫存器104'控制邏輯電路106、及命令解譯器108等的 周邊電路。該等核心電路包含I/O控制邏輯及狀態暫存器 1 1 〇、核心電路控制器1 1 2、以及高電壓產生器1 1 4。核心 電路控制器1 1 2包含一些核心控制器1 40以及一些列及行 預先解碼器1 44。多記憶體區快閃記憶體裝置1 00之該記 億體元件包含複數個記憶體區。多記憶體區快閃記憶體裝 置100可包含兩個記憶體區或兩個以上的記憶體區。在所 示之本實施例中，該記憶體元件包含一第一記憶體區116-1及一第二記憶體區116-2，每一記憶體區都具有一些區 域核心電路。 該等記憶體元件不限於具有兩個記憶體區，且可根據 多記億體區快閃記憶體裝置1 00的所需記憶體容量而具有 讓和數目的記憶體區。命令解譯器108包含輸入資料暫存 器及一操作碼解碼器，且自一命令將列位址資訊ROW、 行位址資訊COL、記憶體區位址資訊BANK、以及自被解 碼的操作碼取得的控制信號CTRL·提取至核心電路控制器 112。如將於下文中說明的，係在被鏈路介面132接收的 一或多個命令中提供上述的該等位址及控制信號。在第4 -22- 200947444 圖中，所示之所有這些信號係經由線109而被整體地提供 給核心電路控制器11 2。 一記憶體區（例如，記憶體區116-1 )之該等區域核 心電路包含一些列解碼器 120、感測放大器（Sense Amplifier;簡稱SA)及分頁緩衝器122、以及行解碼器 124。熟悉此項技術者將易於了解這些區域核心電路之整 體功能，因而將不說明這些區域核心電路之細節。第4圖 φ 只是以功能表示法之方式示出列解碼器1 20、感測放大器 及分頁緩衝器122、及行解碼器124，且該等組件並不代 表該記憶體區中之各別被製造的電路的實體配置。更具體 而言，所使用之被選擇的該記憶體架構決定了該記憶體區 中之上述該等電路的數目以及實體佈局或置放。每一記憶 體區具有其中包含以一記憶體架構而組織的一些NAND快 閃記憶單元之一記憶單元陣列Η 8，而該記憶體架構具有 大小可配置的分頁大小。因此，可將多記憶體區快閃記憶 ❹ 體裝置100之每一記憶體區配置爲具有不同的分頁大小。 如將於下文中說明的，可將每一記憶體區及其區域核心電 路組織爲個別的記憶體面。下文中將說明記憶體區1 1 6 -1 或116-2的一些可能的記憶體架構之進一步細節。記憶體 區116-2及其他記憶體區具有與記憶體區116-1相同的區 域核心電路。 該等介面及控制電路負責接收控制信號及在一預定協 定之後的命令，且負責接收將要被程式化至該等記憶體元 件之寫入資料，而且負責提供來自該等記憶體元件之讀取 -23- 200947444 資料。在多記憶體區快閃記憶體裝置100中’可將寫入資 料程式化至記憶體區116-1及116-2中之任一記憶體區， 並可自記憶體區1 16-1及1 16-2中之任一記憶體區提供讀 取資料。輸入/輸出介面102被設計成以序列格式接收及 提供資料，意指在至少一資料位元流中提供寫入及讀取資 料。或者，如此項技術中習知的，可將輸入/輸出介面 1 〇2設計成以平行格式接收及提供資料。 輸入/輸出介面102包含一控制介面130及一鏈路介 面132。控制介面130接收一命令選通脈衝輸入（CSI) 信號、一命令選通脈衝輸出（CSO)信號（CSO之回波） 、一資料選通脈衝輸入（DSI)信號、一資料選通脈衝輸 出（DSO )信號（DSO之回波）、一晶片致能信號CE#、 一重定信號RST#、以及互補的時脈信號CK及CK#。鏈路 介面132具有用來提供讀取資料之一輸出埠Qn、以及用 來接收寫入資料之一輸入埠Dn。輸出埠Qn及輸入埠Dn 的寬度都可以是一位元或η位元，其中n根據所需配置而 是一非零整數。例如，如果η是1，則在時脈的八個資料 鎖存波緣之後’接收了一位元組的資料。資料鎖存時脈波 緣可以是諸如時脈上升緣。如果η是2，則在四個時脈鎖 存波緣之後，接收了一位元組的資料。如果η是4，則在 兩個個時脈鎖存波緣之後，接收了一位元組的資料。可針 對Qn及Dn的寬度而靜態地或動態地設定該記憶體裝置 之配置。因此，在η大於1的一配置中，一記憶體控制器 (例如，第1圖所示之一記憶體控制器6)以平行的位元 200947444 流提供資料。先前已在國際專利公告 WO/2 00 7/0 3 6 04 7 ( 2 007年4月5日）中詳細說明了針對序列操作而設計之輸 入/輸出介面102，本發明特此引用該專利公告之內容全 文以供參照。輸入/輸出介面102可將任何數目的多記憶 體區快閃記憶體裝置100相互串聯，而構成一記憶體系統 。多記憶體區快閃記憶體裝置1〇〇可使用一序列或平行輸 入/輸出介面，且可使用與第2A圖所示之非同步介面實 φ 質上相同的一非同步介面。 配置暫存器〗〇4儲存與輸出及輸入埠Qn及Dn的寬 度有關之配置資料、以及或有的與記憶體區116-1及116-2中之每一記憶體區的被選擇的分頁大小有關之配置資料 。可在電力開啓時提供該配置資料，或經由被接收的命令 而提供該配置資料。控制邏輯電路106負責對輸入/輸出 介面102以及I/O控制邏輯及狀態暫存器110之電路作基 本的控制。例如，控制邏輯電路1 06回應一讀取命令及對 φ 特定輸入控制信號之啓動，而保證經由輸出埠Qn輸出來 自記憶體區1 16-1或1 16-2之讀取資料。 回應該等時脈信號CK/CK#，而將資料DO-Dn提供給 命令解譯器108之輸入資料暫存器。命令解譯器108中包 含的操作碼解碼器將該輸入資料暫存器中儲存的資料中包 含之命令解碼。回應該被解譯的命令（被解碼的操作碼） ，而將該輸入資料暫存器中儲存的資料中包含之（行及（ 或）列的）位址提供給核心電路控制器1 12。尤其將這些 內部控制信號提供給核心電路控制器1 1 2內之特定控制電 -25- 200947444 路，而該等特定控制電路係專用於控制對應於一記憶體區 的該等區域核心電路。因而該記憶體區之該等區域核心電 路被控制成執行與該操作碼有關的對應之演算法。國際專 利公告WO/2007/036047中說明了命令解譯器108的該輸 入資料暫存器及該操作碼解譯器之功能及操作。 該等區域核心電路管理其中包含記憶體區116-1及 116-2的該複數個記憶體區中之每一記憶體區的操作。該 等操作包含諸如讀取、程式化、及抹除操作，且係回應控 @ 制信號、位址、及電壓而執行該等操作。係在記憶體區 116-1、116-2、與鏈路介面132之間傳輸資料。因此，I/O 控制邏輯及狀態暫存器1 1 〇包含用來將來自一特定記憶體 區的資料選擇性地傳送到輸入/輸出介面102的鏈路介面 132之一些資料路徑。高電壓產生器114將高於供應電壓 VCC的任何所需之電壓提供給記憶體區116-1及116-2。 雖然第4圖中並未示出，但是係將VCC及VSS供應電壓 提供給多記憶體區快閃記憶體裝置1〇〇、以及高電壓產生 ¢) 器1 1 4。核心電路控制器1 1 2包含一些核心控制器1 40以 及一些列及行預先解碼器143。列及行預先解碼器143接 收位址資訊，並提供被解碼的列位址及行位址。係將該等 被解碼的列位址提供給列解碼器120，以便啓動被選擇的 一列或記憶體區。係將該等被解碼的行位址提供給感測放 大器及行解碼器122，以便啓動一特定行。 在所述之本例子中，設有與每一記憶體區相關聯的一 核心控制器，用以控制該記憶體區之電路。可將每一核心 -26- 200947444 控制器視爲一狀態機，用以利用一特定序列啓動其對應的 記憶體區之電路，而執行所接收的命令中指定的操作。因 爲每一記憶體區設有一核心控制器，所以記憶體區116-1 及116-2可在實質上相同的時間上執行相同類型或不同類 型的操作。讀取、程式化、及抹除操作使其與完成一初始 化操作所需的一固有延遲時間相關聯。例如，一旦經由一 字元線的啓動而在記憶體區中開始一讀取操作之後，則在 φ 可在該等位元線上可靠地感測電流之前，需要有某一長度 的時間。該時間對應於該記憶體區的讀取延遲時間。類似 的固有延遲時間係與程式化及抹除操作相關聯。因此，因 爲多記憶體區快閃記憶體裝置100 —次接收一個命令，所 以可在不同的記憶體區中循序地且以一個緊接另一個的方 式開始不同的操作。一旦開始之後，可將該等操作視爲是 同時的，這是因爲每一記憶體區的電路之操作係以獨立於 另一記憶體區的電路之方式進行。如果多記憶體區快問記 φ 憶體裝置100只包含被兩個記億體區116-1及116-2共用 之一核心控制器，則在完成了該第一記憶體區的操作之g ，無法開始第二記憶體區中之任何操作。 因此，在多個記憶體區中同時執行相同類型或不同_ 型的操作之能力將彈性及效能上的效益提供給使用者，胃 是因爲在一記憶體區（例如，記憶體區116-1)中對〜分 頁的資料執行讀取或程式化時，同時可在另一記憶體( 例如，記憶體區116-2)中對一第二分頁的資料執行讀取 或程式化。係同時在一區塊的分頁上執行抹除操作，且$ -27- 200947444 在一記億體區中執行抹除操作時，同時在另一記憶體 執行任何其他的操作。雖然多媒體應受益於大分頁大 但是SSD應用將加速記憶單元的損耗，這是因爲縱然 分頁中之一些記憶單元並未被程式化，也必需先被抹 因而使該等記憶單元經歷多餘且不必要的抹除週期。 可在背景中執行複雜的資料管理演算法，以便重新組 管理該等資料’例如雖然可執行分頁複製操作以便將 資料重新分佈在記憶體的實體位置，但是這些演算法 避免地將降低整體效能。爲了改善效能，記憶體區1 及116-2中之每一記憶體區具有可配置的分頁大小。 ，可根據應用而以獨立於另一記憶體區（記憶體區1 )的分頁大小之方式設定一記憶體區（例如，記憶 1 1 6 -1 )之分頁大小。 第5圖示出第4圖所示多記憶體區快閃記憶體 100的記憶體區1 16-1及1 16-2之一記憶體架構。請 第5圖，記憶體區（記憶體區1 ) 1 16A-1及（記憶體 )116A-2中之每一記憶體區具有可配置的分頁大小 多記憶體區快閃記憶體裝置1 00中，每一記憶體區具 類似的配置。記憶體區1 1 6A-1包含四個記憶體面“記 面1”200-1、“記憶體面2”202-1、“記憶體面3”204- 1 ' 記憶體面 4”206-1。記憶體面 200-1、202- 1、204-1 206-1分別具有分頁緩衝器208-1、210-1、212-1、及 1。同樣地，記憶體區1 16A-2包含四個記憶體面“記 面1”200-2、“記憶體面2”202-2、“記億體面3”204-2 ’ 區中 小， 相同 餘， 雖然 織並 該等 無可 16-1 因此 1 6-2 體區 裝置 參閱 區2 。在 有一 憶體 .及“ 、及 214- 憶體 、及“ 200947444 5己慮體面4 206-2。5己憶體面2〇〇_2、2〇2_2、2〇4·2、及 206-2分別具有分頁緩衝器2〇8_2、21〇_2、212_2、及2ΐ4· 2。分頁緩衝器 208-1、21〇、1、212_1、及214_1、以及 2〇8-2、21〇-2、212-2、及214_2中之每—分頁緩衝器具有 與第3圖所示的分頁緩衝冑58或6“目同之功能。爲了將 電路面積最小化，在記憶體區1 中，記憶體面200」 及202-1共用一共同列解碼器υο-〗，且記憶體面204」 0 及206-1共用一共同列解碼器152-1。同樣地，在記憶體 區116A-2中’記憶體面2〇〇·2及202-2共用一共同列解 碼器150-2’且記憶體面204-2及206-2共用一共同列解 碼器152-2。因此，兩個記憶體面共用一共同列解碼器， 且被稱爲一“記憶體塊”。因此，記憶體區i 16Α-1及ΐ16Α_ 2中中之每一記憶體區有兩個記憶體塊。每一記憶體區中 之記憶體面或記憶體塊之數目是多記憶體區快閃記憶體裝 置100之設計選擇。 〇 記憶體面200-1、202-1、及204-1、206-1具有自其 各別的共同列解碼器1 5 0 - 1及1 5 2 - 1水平地延伸之一些字 元線（圖中未示出）、以及自其各別的分頁緩衝器208-1 、210-1、及212-1、214-1垂直地延伸之一些位元線（圖 中未示出）。同樣地，記憶體面200-2、202-2、及204-2 、206-2具有自其各別的共同列解碼器150-2及152-2水 平地延伸之一些字元線（圖中未示出）、以及自其各別的 分頁緩衝器208-2、210-2、及212-2、214-2垂直地延伸 之一些位元線（圖中未示出）。在一替代電路配置中，每 -29- 200947444 一記憶體面可具有在其左側或右側被配置爲不與另一記憶 體面共用的一專用列解碼器之其各別的列解碼器。 記憶體區1 16A-1及1 16A-2分別包含分頁大小配置器 221-1及22 1-2。下文中將參照第11、12、及13圖而說明 該等分頁大小配置器之詳細配置及操作。 針對一記憶體區（例如，記憶體區1 1 6A-1 )而將一 最小分頁緩衝器大小提供給諸如分頁緩衝器208- 1等的一 單一記憶體面之分頁緩衝器。該最小分頁緩衝器大小在此 觀點上被稱爲“分頁緩衝器單位”。相應地，記憶體區 1 16A-1或1 16A-2之該最小分頁大小是一分頁單位。舉例 而言，該最小分頁緩衝器單位大小電路可以是512k位元 的寬度。例如，針對一讀取或程式化操作而選擇記憶體面 200-1中之一分頁220。如果該操作是一抹除操作，則針 對抹除操作而選擇包含分頁220的一記億體區塊。請參閱 第2B圖，該記憶體區塊可以是區塊〔1〕至區塊〔k〕。 對於所述之本例子言，一字元線的選擇類似於將一字元線 驅動到讀取、程式化、或抹除與該字元線連接的記憶單元 所需的電壓位準而啓動該字元線。如果記憶體區116A-1 或116A-2之分頁大小被配置爲一分頁緩衝器單位，則可 針對任何操作而選擇記憶體面200-1、202-1、204-1、及 206-1、或 200-2、202-2、204-2、及 206-2 中之任何分頁 。如將於下文中說明的，可將記憶體區116A-1或記憶體 區116A-2之分頁大小配置爲記憶體面200-1、202-1、 204-1 、及 206-1 、或 200-2 、 202-2 、 204-2 、及 206-2 之 200947444 任何組合。 因此，列解碼器150-1在一程式化、讀取、或抹除操 作期間將記憶體面200-1或202-1中之一字元線或記憶體 面200-1及202-1中之一字元線選擇性地致能或啓動。列 解碼器152-1也在該程式化、讀取、或抹除操作期間將記 憶體面204-1或206- 1中之一字元線或記憶體面204- 1及 206-1中之一字元線選擇性地致能或啓動。第4圖所示核 0 心電路控制器1 1 2之核心控制器1 40係與記憶體區1 1 6A-1及1 16A-2相關聯。係回應對應的命令而針對程式、讀 取、及抹除操作以控制記憶體區116A-1及116A-2的該等 電路之控制時序及啓動。因此，該記憶體區中之所有記憶 體面都執行對應於核心控制器所要求的相同操作。 下文是在第5圖所示記億體區116A-1及116A-2中執 行的同時操作之一例示操作。在本例子中，記憶體區 11 6 A-1具有兩個分頁緩衝器單位之分頁大小，且執行一 φ 讀取操作，而記憶體區116A-2具有三個分頁緩衝器單位 之分頁大小，且執行一程式化操作。 第6圖是以自左至右的方式示出第4圖所示多記憶體 區快閃記憶體裝置1〇〇接收的被發出命令以及第5圖所示 記憶體區1 16A-1及1 16A-2回應所接收的該等命令的操作 的順序之一序列圖。請參閱第4、5、及6圖，在時間t0 上接收的第一命令是針對記憶體區116 Α·1發出的一分頁 讀取命令。該分頁讀取命令包含分頁讀取操作碼以及用來 指示要自何處讀取該資料之位址資訊。提供用來選擇一記 -31 - 200947444 憶體區之一記億體區位址’且提供用來選擇一區塊及該區 塊內將要被啓動的一列之一列位址。在所示之本例子中’ 定址到記憶體面204-1及206-1中之字元線’且根據記憶 體區116A-1 (記憶體區1)之分頁大小配置而選擇分頁 222。一旦鎖存了該位址資料之後’即在時間u上開始用 4 來讀取分頁222之內部記憶體區操作。該操作包含：在啓 動了被選擇的字元線之後’感測來自分頁222之讀取資料 ，並將該讀取資料鎖存到分頁緩衝器212-1及214-1 ° 在接收了該分頁讀取命令之後’立即接收記憶體區 1 16A-2 (記憶體區2)之一叢訊資料載入命令。該叢訊資 料載入命令包含寫入資料，該寫入資料在時間t2上被載 入記憶體區116A-2之分頁緩衝器208·2、210-2、及212-2 。在所述之本例子中，該寫入資料將要被寫入跨越記憶體 區116Α-2的記憶體面200-2、202-2、及204-2之分頁224 。在此時點，記憶體區116Α-1之分頁緩衝器212-1及 214-1正在接收讀取資料，而記憶體區116Α-2之分頁緩衝 器208-2、210-2、及212-2正在接收用於程式化之寫入資 料，因而記憶體區1 16Α-1及1 16a-2係在同時操作。在以 該寫入資料載入了記憶體區1 16A-2的分頁緩衝器208-2、 210-2、及212-2之後，接收用於記憶體區1 16A-2之一程 式化命令，以便在時間t3上開始記憶體區116A-2中之程 式化操作。最後在時間t4上，完成了該內部讀取操作， 且該資料已準備好可供輸出。tl與t4之間的時間間隔是 內部讀取延遲期間tr。然後，接生用於記憶體區116A-1 200947444 之一叢訊準備好命令，該叢訊準備好命令包含對應於分頁 緩衝器212-1及214-1中將要被讀出第一位元的資料之位 元位置之行位址。在時間t5上，記憶體區1 16A-1之分頁 緩衝器212-1及214-1將其來自分頁2 22的被儲存之讀取 資料輸出到輸出埠Qn。在時間t6上完成了資料輸出，且 最後在時間t7上，在以時間t3與t7之間的tprg表示的一 內部程式化延遲期間之後，完成了該程式化操作。第6圖 ❹ 所示之該等時間期間並未按照比例繪製，且並不代表用來 處理一命令或用來執行內部記憶體區操作之實際經過時間 〇 可在多記憶體區快閃記憶體裝置100中同時執行可能 的記憶體區操作之任何組合。使用分別被用於記憶體區 116A-1/116A-2之標記法< 操作>/<操作 >時，可能的同 時操作之一非耗盡性清單包括讀取/讀取、程式化/程式 化、抹除/抹除、讀取/抹除、程式化/讀取、及抹除/ φ 程式化。對於在一記憶體區中執行的每一操作而言，可在 多記憶體區快閃記憶體裝置1〇〇的電力開啓時配置該記憶 體區之分頁大小，或在正常操作期間動態地配置該記憶體 區之分頁大小。 在說明多記憶體區快閃記憶體裝置1 〇〇的一記憶體區 的電路細節之前，先簡要地說明第4圖所示之核心電路控 制器112。第7圖示出第4圖所示多記憶體區快閃記憶體 裝置100的核心電路控制器112之一方塊圖。因爲可針對 特定操作之執行而選擇不同的記憶體區’所以可以命令中 -33- 200947444 提供的列位址及行位址資訊將記憶體區位址資訊預先解碼 。此外，係將該記憶體區位址用來將命令解譯器108自所 接收的操作碼解碼的控制信號CTRL傳送到對應於被定址 的該記憶體區之核心控制器（例如，408或4 1 0 )。 請參閱第4-7圖，核心電路控制器112包含一列預先 解碼器402、一行預先解碼器404、一選擇器406、記憶體 區1之核心控制器408、以及記憶體區2之相同核心控制 器4 1 0。核心控制器408及4 1 0被稱爲核心控制電路。列 預先解碼器402及行預先解碼器404對應於第4圖所示之 列及行預先解碼器143。核心控制器408及410對應於第 4圖所示之核心控制器1 40。列預先解碼器402接收列位 址資訊ROW及記憶體區位址資訊BANK，並輸出被預先 解碼的列位址RA、記憶體區位址B_ADD、記億體塊位址 T_ADD、及記憶體面位址P — ADD。視該記憶體陣列之密度 及設計而定，該等被預先解碼的位址中之每一位址可以是 多位元信號，且以“〔BANK1〕”或“〔BANK2〕”標註該位 址，以便指定特定的記憶體區。BANK1及BANK2分別指 定記憶體區1及記憶體區2。記憶體區1及2分別對應於 第4圖所示之記憶體區116-1及116-2、以及第5圖所示 之記憶體區116A-1及116A-2。因此，該記憶體區位址資 訊BANK指定記憶體區116-1，則被預先解碼的列位址RA 〔BANK 1〕將是一現用信號，而另一被預先解碼的列位址 RA〔 BANK2〕將是一被抑制的信號或被設定爲一非現用 邏輯位準。相同的體系適用於其他被預先解碼的記憶體區 -34- 200947444 位址B_ADD、記憶體塊位址T_ADD、及記憶體面位址 P — ADD。如將於下文中說明的，該命令包含一操作碼及一 列位址。該操作碼的某些位元包含記憶體區位址。該列位 址包含用來產生B_ADD、T_ADD、及P_ADD之一些位元 〇 行預先解碼器404接收行位址資訊COL及記憶體區 位址資訊BANK，並產生被預先解碼的行位址CA。視該 〇 記憶體陣列之密度及設計而定，該被預先解碼的被預先解 碼的行位址可以是多位元信號。以“〔BANK1〕”或“〔 B ANK2〕”標註該被預先解碼的行位址CA，以便指定特定 的記憶體區。列預先解碼器402及行預先解碼器404可產 生該等記憶體區的電路的適當操作所需之其他位址及控制 信號（圖中未示出）。 選擇器406被用來作爲一解多工器，用以回應該記憶 體區位址資訊BANK而將控制信號CTRL選擇性地傳送到 〇 記憶體區1的核心控制器408以及記憶體區2的核心控制 器410中之一核心控制器。請注意，CTRL代表該記憶體 區中之電路以及諸如（但不限於）高電壓產生器114等的 對應之電路的適當操作所需之複數個控制信號。該等控制 信號CTRL是因將多記憶體區快閃記憶體裝置100接收的 命令中之操作碼解碼而產生之信號。核心控制器408及 4 1 0中之每一核心控制器提供其各別記憶體區的對應於該 等控制信號CTRL之一組記憶體區控制信號CT，其中係 以與該命令有關的特定時序及序列啓動該等記憶體區控制 -35- 200947444 信號CT。記憶體區控制信號CT〔 BANKl〕被提供給記憶 體區116-1。記憶體區控制信號CT〔 BANK2〕被提供給記 憶體區116-2。核心控制器408及410可包含其本身之一 些暫存器，用以鎖存位址ROW、COL、及BANK、以及該 等控制信號CTRL，因而可同時操作該等核心控制器。在 該特定的例子中，因爲多記憶體區快閃記憶體裝置100具 有兩個記憶體區1 16-1及1 16-2，所以核心電路控制器1 12 之列預先解碼器402及行預先解碼器404只產生記憶體區 116-1及116-2之信號。擴展多記憶體區快閃記憶體裝置 100以便包含兩個以上的記憶體區時，需要對應地擴展核 心電路控制器1 1 2的列及行預先解碼器之電路，以便產生 該等記億體區的被預先解碼之位址及控制信號。 第8圖是第5圖所示列解碼器150-1及152-1或150-2及152-2中之一列解碼器之一方塊圖。如第5圖所示， 相同記憶體塊中之兩個鄰接的記憶體面共用諸如列解碼器 150_1等的一列解碼器。列解碼器150-1、152-1及150-2 、152-2之配置都相互類似。依此觀點而言，列解碼器 420代表列解碼器150-1、150-2及152-1、152-2中之一 列解碼器。列解碼器420包含列解碼邏輯電路422、以及 各別記憶體區塊的記憶體區塊驅動電路424-1-424-4。被 製造的一快閃記憶體裝置包含諸如1024、3048、或4096 個記憶體區塊等的複數個記憶體區塊。在該簡化的例子中 ’每一記憶體面具有總共四個記憶體區塊及總共四個記憶 體區塊驅動電路’且並未示出其中的兩個，以便簡化該示 -36- 200947444 Λ 意圖。記億體區塊驅動電路的數目是不受限制的。 請參閱第4、7、及8圖，列解碼邏輯電路422接收具 有來自核心電路控制器1 12的列預先解碼器402的複數個 位元之列位址RA〔 ΒΑΝΚ1〕或RA〔 ΒΑΝΚ2〕’並產生諸 如來源選擇信號SS、字元線驅動信號S〔l:i〕、及接地 點選擇信號GS等的個別全域列驅動信號。在所述之本例 子中，在該記憶體塊之所有記憶體區塊中設有一列解碼邏 ❹ 輯電路422，且該等列驅動信號SS、S〔 1 : i〕、及GS是 被提供給所有記憶體區塊驅動電路424-1-424-4之全域信 號。記憶體區塊驅動電路424-1 -424-4中之每一記憶體區 塊驅動電路選擇性地傳送全域列驅動信號SS、S〔l:i〕 、及GS，分別作爲區域列驅動信號SSLA、WLA〔 1 : i〕 、及 GSLA、及（或）SSLB、WLB〔 1 : i〕、及 GSLB。 列解碼邏輯電路422包含用來將列位址RA〔 BANK1〕（ 或RA〔 BANK2〕）解碼之習知的邏輯電路，且因而此處 G 無須說明列解碼邏輯電路422之細節。 其他的記憶體區塊驅動電路包含與記憶體區塊驅動電 路424- 1相同的電路元件，因而爲了顧及說明的簡潔，只 進一步詳細說明記憶體區塊驅動電路424- 1之該等元件。 記憶體區塊驅動電路424-1包含一區塊解碼器428及一些 列驅動器430。憶體區塊驅動電路424-1之區塊解碼器 428接收用來使其對應的列驅動器430致能之區塊位址 B一ADD〔 BANK1〕或 B_ADD〔 BANK2〕。針對 B一ADD〔 BANK1〕（或B_ADD〔 BANK2〕）的位元之任何組合而 -37- 200947444 使一區塊解碼器致能，以便選擇用於一抹除、程式化、或 讀取操作之記憶體區塊。如前文所述，每一記憶體面具有 四個記憶體區塊，因而該區塊位址B — ADDR有兩個位元。 在具有諸如1 024、3 048、或4096個等的複數個記憶體區 塊的一被製造之快閃記憶體裝置中，區塊解碼器428之配 置被設定成接收適當數目的區塊位址，以便針對一記憶體 操作而恰好選擇該等記憶體區塊中之一記憶體區塊。列驅 動器430包含用來將列驅動信號SS、S〔 1 : i〕、及GS φ 傳送到一記憶體面的一記憶體區塊中之NAND記億單元串 以及相同記憶體塊中之鄰接記憶體面的記憶體區塊中之 NAND記憶單元串之一些裝置。更具體而言，一記憶體面 的記憶體區塊中之該等NAND記憶單元串接收該等列驅動 信號SSLA、字元線WLA〔l:i〕、及GSLA，而該鄰接 記憶體面的記憶體區塊中之NAND記憶單元串接收列驅動 信號SSLB、字元線WLB〔 1 : i〕、及GSLB。回應區塊解 碼器428提供的信號，該等列驅動信號可而被傳送到該記 © 憶體塊的兩個記憶體面中之一記憶體面，或被同時傳送到 兩個記憶體面。 列解碼邏輯電路422回應列位址RA〔BANK1〕（或 RA〔 BANK2〕），而將列驅動信號SSL、GSL、及一字元 線WL1至WLi驅動至諸如供應電壓VCC等的現用邏輯位 準。回應該區塊位址B_ADD〔 BANK1〕（或B_ADD〔

BANK2〕），只將被選擇的記憶體區塊之列驅動器430致 能，以便將該等全域列驅動信號S S、S〔 1 ·· i〕、及G S -38- 200947444 驅動或傳送到該記憶體塊的一記憶體面或兩記憶體面中之 NAND記憶單元串。因爲只有一列解碼邏輯電路422被用 來產生該記憶體塊的兩個記憶體面共用之一組全域列驅動 信號SS、S〔l:i〕、及GS，所以在區塊解碼器428針對 —操作而選擇該記憶體塊的兩個記憶體面時，可同時驅動 兩個記憶體面中之相同的實體字元線。在一未被選擇的記 億體區塊中，列驅動器430被抑制，因而阻止該記憶體塊 〇 的一或兩個記憶體面中之NAND記憶單元串接收全域列驅 動信號SS、S〔l:i〕、及GS之電壓位準。 第9圖是諸如第8圖所示之記憶體區塊驅動電路424-1等的一記億體區塊驅動電路的區塊解碼器4 28之一電路 圖。請參閱第8及9圖，一區塊解碼器42 8係與一記憶體 區塊相關聯，且包含一鎖存電路及一充電泵。該鎖存電路 包含被交叉耦合的反相器45 0及452、一 η通道重定電晶 體454、以及η通道致能電晶體456及45 8。當鎖存致能 〇 信號LTCH_EN及一被解碼的區塊位址信號ΒΑ處於高邏 輯位準時，該鎖存電路被致能或設定。被解碼的區塊位址 信號BA也被稱爲區塊選擇信號。接收區塊位址信號 B_ADDR〔 1〕及B_ADDR〔 2〕之邏輯“及”閘460提供該 被解碼的區塊位址信號BA。 每一記憶體區塊驅動電路中包含的區塊解碼器428之 邏輯“及”閘460係回應區塊位址信號B_ADD〔BANK1〕 〔i〕及B_ADD〔 BANK1〕 〔 j〕之不同的邏輯狀態組合’ 而選擇用於讀取、程式化、及抹除操作之一記憶體區塊。 -39- 200947444 在第9圖中，使用了記憶體區1之區塊位址，然而’記憶 體區2之一區塊解碼器將記憶體區2之區塊位址解碼。用 來指示B_ADD〔 BANK1〕的不同的位元之變數“i”及“j”被 解碼。邏輯“及”閘460可包含用來接收區塊位址信號 B_ADD〔 BANK1〕 〔 i〕及 B_ADD〔 BANK 1〕 〔 j〕的邏輯 電路之不同的組合。此類的解碼體系是此項技術中習知的 。當被提供作爲該組記憶體區控制信號CT〔 BANK1〕及 CT〔 BANK2〕中之一者的一重定信號RST_BD被驅動至諸 如供應電壓VCC之高邏輯位準時，重定電晶體454被打 開，而將反相器452的輸入端耦合到源極線電壓VSS。重 定信號RST_BD可以是控制信號CT〔 BANK1〕及CT〔 BANK2〕中之一者。因而造成反相器450及452之鎖存電 路被重定。 區塊解碼器428包含被耦合到反相器450的輸出端之 一區域充電泵。該充電泵包含一空乏模式η通道傳輸電晶 體462、一原生η通道二極體連接式升壓電晶體464、一 高崩潰電壓η通道觸耦合電晶體466、一高崩潰電壓η通 道嵌位電晶體468、一邏輯“反及”閘470、以及一電容472 。邏輯“反及”閘470具有被耦合到反相器450的輸出端之 一輸入端、以及用來接收一受控制的振盪信號（OSC )以 便驅動電容4 72的一端點之另一輸入端。在需要使用高電 壓的記憶體操作期間提供受控制的振盪信號OSC ,且可提 供該受控制的振盪信號OSC作爲記憶體區控制信號CT〔 ΒΑΝΚ1〕及CT〔 ΒΑΝΚ2〕中之一記憶體區控制信號。被 4 200947444 稱爲PGMb的程式化信號PGM之補數信號控制傳輸電晶 體462。程式化信號PGMb可以是構成CT〔 BANK1〕或 CT〔 BANK2〕的控制信號中之一控制信號。觸耦合電晶體 466及嵌位電晶體468之共同端點被耦合到高電壓HV之 端點。第4圖所示之高電壓產生器114提供高電壓HV。 係經由嵌位電晶體468而在一端點469上將主控電壓BD 提供給其中包含被並聯的η通道傳輸電晶體4 74及476之 ❹ 一選擇電路。傳輸電晶體474被記憶體面選擇信號PLA控 制成傳送主控電壓BD作爲區塊解碼器輸出信號BDA ’而 傳輸電晶體476被記憶體面選擇信號PLB控制成傳送主控 電壓BD作爲區塊解碼器輸出信號BDB。第5圖所示分頁 大小配置器22 1-1及22 1-2之各別的記憶體面選擇器提供 該等記憶體面選擇信號PL Α及PLB。因此，對於任何操作 而言，區塊解碼器輸出信號BDA及BDB中之一者或兩者 可具有該主控電壓BD。記憶體面選擇信號PLA及PLB具 © 有高至足以使η通道傳輸電晶體474及476致能而完全傳 送該主控電壓BD之電壓位準，因而該等區塊解碼器輸出 信號BDA及BDB之電壓位準等於該主控電壓BD。例如 ，如果該主控電壓BD大約爲程式化電壓Vpgm + Vtn (其 中Vtn是η通道電晶體之臨界電壓），則該等記憶體面選 擇信號PLA及PLB之電壓位準將至少爲Vpgm + 2Vtn。因 此，該等區塊解碼器輸出信號BDA及BDB可等於該主控 電壓BD。

現在將說明該充電泵被該被解碼的區塊位址信號BA -41 - 200947444 致能時之操作。在一讀取或抹除操作期間，該補數程式化 信號PGMb係處於高邏輯位準，且OSC係保持在低邏輯位 準。因此，電路元件472、464、466、及468係爲非現用 ，且線路469上之該主控電壓BD反映了反相器450的輸 出端上出現的邏輯位準。在一程式化操作期間，該補數程 式化信號PGMb係處於低邏輯位準，且容許OSC於一預定 預定絞下在高與低邏輯位準之間振盪。如果反相器450之 輸出處於高邏輯位準，則電容472將在其另一端點上重複 地累積電荷，並經由升壓電晶體464而將該累積的電荷放 電。觸耦合電晶體466使高電壓VH與升壓電晶體464的 閘極上之升高的電壓隔離。嵌位電晶體468將端點469上 的該主控電壓BD之電壓位準保持在大約VH + Vtn，其中 Vtn是嵌位電晶體468的臨界電壓。第6圖所示之該區域 充電泵是可被用來信號驅動至比供應電壓VDD的電壓位 準高的一電壓位準之一例示電路。該充電泵未被選擇時， 將該主控電壓BD保持在非現用源極線電壓VSS電壓位準 。因此，該區塊解碼器輸出信號BDA及BDB保持在該源 極線電壓VSS。

第1〇圖是第8圖所示的一列驅動器430之一電路圖 。被放置在列驅動器430-1-430-k的是一些記憶體區塊， 以便示出該等記憶體區塊與列驅動器43 0- 1間之相對位置 。舉例而言，該相對位置與列解碼器150-1相對於第4圖 所示記憶體區1 16A-1中之記憶體面200- 1、202- 1、204-1 、及206-1之位置一致。該等記憶體區塊示出先前在第2B 200947444 圖中示出的一區塊之N AND記憶單元串。一列驅動器包含 第一組η通道傳輸電晶體480及第二組η通道傳輸電晶體 482。這兩組傳輸電晶體480及482將列驅動信號ss、S 〔l:i〕、及GS傳送到記憶體塊的一或兩個記憶體面之 NAND記億單元串。更具體而言，該第一組n通道傳輸電 晶體480回應該區塊解碼器輸出信號BDA而傳送信號SS 、S〔 1 : i〕、及GS作爲信號SSLA、字元線WLA〔 1 : i 〇 〕、及GSLA，且該第二組η通道傳輸電晶體482回應該 區塊解碼器輸出信號BDB而傳送信號SS、S〔l:i〕、及 GS作爲信號SSLB、字元線WLB〔 1 : i〕、及GSLB。於 操作中，當該區塊解碼器輸出信號BDA被驅動至高於供 應電壓VDD時，則高於該供應電壓VDD之該等列驅動信 號SS、S〔 1 : i〕、及GS可被分別傳送到SSLA、WLA〔 1 : i〕、及GSLA線。如果該區塊解碼器輸出信號BDA處 於該源極線電壓VSS，則該等傳輸電晶體480將被關閉， © 以便使該等列驅動信號SS、S〔l:i〕、及GS分別與 SSLA、WLA〔l:i〕、及GSLA觸耦合。該區塊解碼器輸 出信號BDB及傳輸電晶體482之操作也是相同的。 前文所述之第8、9、及10圖所示之電路例子係有關 一種可消除每一記憶體面的電路重複配置而將電路面積耗 用最小化之共用列解碼器架構。利用該共用列解碼器架構 而得到的電路面積節省所付出之代價是無法選擇相同記憶 體塊的兩個記憶體面中之不同的字元線。這是由於只有一 列解碼邏輯電路422提供該記億體塊的兩個記憶體面所共 -43- 200947444 用之一組列驅動信號。在所考慮的電路面積的節省是較小 的問題之替代例子中，可替代性地使用一專用列解碼器架 構。在一專用列解碼器架構中，每一記憶體面設有一列解 碼器420’因而可同時選擇—記憶體塊的兩個鄰接之記憶 體面且選擇每一記憶體面中要驅動之不同的字元線。將列 解碼器420轉換爲用於一記憶體面的一專用列解碼器之主 要修改包括：設定區塊解碼器428之配置，以便只提供一 區塊解碼器輸出信號。例如，此種經過修改的區塊解碼器 @ 只提供BDA。列驅動器430之配置被設定成只提供兩組列 驅動信號中之一組列驅動信號。例如，此種經過修改的列 驅動器只提供SSLA、WLA〔 1 · i〕、及GSLA。因此，另 一記憶體面之列解碼器具有配置被設定成提供諸如BDB 等的另一區塊解碼器輸出信號之區塊解碼器。然後，另一 記憶體面之列驅動器提供SSLB、WLB〔 1 : i〕、及GSLB 。爲了顧及說明的清晰及一致性，後文中將在假設每一記 憶體塊使用一共用列解碼器之情形下說明各電路實施例。 〇 因爲第7圖所示核心電路控制器1 1 2之列及行預先解 碼器將記憶體區位址預先解碼’所以未被選擇的一記憶體 區之被預先解碼的位址信號尺人及B-ADDR保持在諸如0 伏特等的一非現用邏輯位準。因此’該未被選擇的記憶體 區之所有該等列驅動信號SS、S〔 1 : i〕、及GS、以及來 自區塊解碼器428之該主控電壓BD都保持在0伏特。因 此，該等字元線、SSL、及GSL保持在0伏特的非現用狀 態，或浮接在非現用電壓位準。對於被選擇的記憶體區而 -44- 200947444 言，係根據 RA〔 BANKl〕（或 RA〔 BANK2〕) 列驅動信號驅動至現用邏輯位準，且將該主控電 動至一高電壓位準。因此，在一或多個被選擇的 中驅動被選擇的字元線，且該一或多個多個被選 體面被用來配置記憶體區之分頁大小。下文中將 明如何根據本發明之實施例而選擇記憶體面以便 大小配置。 φ 第11圖是根據本發明所述的一實施例的一 置的一記憶體區的功能電路方塊（尤其是用來配 體區的分頁大小之電路）之一方塊圖。多記憶體 憶體裝置100之每一記憶體區具有第11圖所示 功能電路方塊。記憶體區116-B包含前文所述之 記憶體面200、202、204、及206之記億體陣列 器150及152、以及分頁緩衝器208、210、212、 記億體面200及202被配置在共用列解碼器150 〇 因而被稱爲記憶體陣列記憶體塊，同樣地，記憶 及206被配置在共用列解碼器152之兩側。該等 及該等分頁緩衝器接收自一些位址暫存器（圖中 提供的位址信號以及在程式化、抹除、及讀取操 制電路所需之其他控制信號。這些控制信號被包 圖所示之該等CT控制信號中，且係由諸如第7 核心控制器408或核心控制器410等的與各別記 關聯之一核心控制器提供該等控制信號。該核心 責回應該記憶體裝置接收的一被解碼之命令而啓 而將該等 壓BD驅 記憶體面 擇的記憶 進一步說 進行分頁 記憶體裝 置一記憶 區快閃記 之相同的 具有四個 、列解碼 及 214。 之兩側， 體面204 列解碼器 未示出） 作期間控 含在第7 圖所示的 憶體區相 控制器負 動記憶體 -45- 200947444 區116-B中之電路。爲了能夠進行記憶體區116_B中之選 擇性分頁大小配置’―分頁大小配置器502被包含在記憶 體區1 16-B內。分頁大小配置器5 02對應於第5圖所示之 分頁大小配置器221。分頁大小配置器502包含一·第一 g己 憶體面選擇器504、一第二記憶體面選擇器506、以及一 配置解碼器5 0 8。在電力開啓時靜態地設定記憶體區的分 頁配置以及以用來特別配置被選擇的一記憶體區的分頁大 小之一專用命令動態地設定記憶體區的分頁配置之實施例 中，包含了 一配置暫存器510。 靜態分頁配置意指所有記憶體操作的分頁大小在該記 憶體裝置電力關閉或重定之前都是固定的。在以諸如一讀 取、一程式化、及一抹除命令等的一正常之快閃記憶體命 令動態地配置一記憶體區的分頁大小之實施例中’可省略 掉配置暫存器510。或可將此種類型的分頁大小配置稱爲 即時（on-the-fly )動態分頁配置’其中可以每—命令改 變分頁大小。在本發明所述之實施例中’假設係針對靜態 分頁大小配置及專用命令動態分頁大小配置而包含配置暫 存器510。下文中將說明分頁大小配置器502之功能方塊 〇 第一記憶體面選擇器5 04提供記憶體面選擇信號’用 以使列解碼器1 5 〇選擇性地致能，以便驅動記憶體面2 0 0 及202中之一或兩個記億體面中之字元線。同樣地’第二 記憶體面選擇器506提供記憶體面選擇信號，用以使列解 碼器152選擇性地致能，以便驅動記憶體面204及206中 200947444 之一或兩個記億體面中之字元線。兩個記憶體面選擇器被 控制成以相互獨立之方式操作，或被控制成根據其自配置 解碼器508接收的控制信號而以彼此相同之方式操作。下 文中將說明進一步此特徵之細節。 配置解碼器50 8包含用來提供控制記憶體面選擇器 5 04及5 06的控制信號之解碼電路。這些控制信號類似於 致能信號，這是因爲該等控制信號可被用來將記憶體面選 ❹ 擇器504及506中一者或兩者選擇性地致能。配置解碼器 508回應記憶體面位址 PLANE_ADD、一記憶體塊位址 TILE_ADD、以及配置暫存器510提供之配置資料CONF 而提供該等控制信號。配置暫存器510儲存經由諸如第4 圖所示之鏈路介面132等的一資料輸入而自外部接收之配 置資料PAGE_SIZE。如將於下文中說明的，在靜態地配置 記憶體區1 1 6-B的分頁大小之情形中，可在該記憶體裝置 的電力開啓時提供配置資料PAGE_SIZE，或者可在成功的 〇 電力開啓之後的正常操作期間，在用來動態地配置記憶體 區116-B的分頁大小之一被接收的命令中提供PAGE_SIZE 。配置暫存器5 1 0之大小可以是任何適當的位元數，以便 適用於記憶體區中之記憶體面數目或可被選擇的記憶體面 數目。 現在將參照諸如一讀取操作而說明記憶體區116-B之 操作。將一讀取命令提供給該記憶體裝置，該讀取命令包 含一讀取操作碼、以及對應於讀取資料的所需記憶體陣列 位置之位址資訊。該位址資訊可包括一列位址、一行位址 -47- 200947444 、一記憶體區位址、一記憶體面位址、以及一記憶體塊位 址。假設在將任何位址資訊解碼之前已將分頁大小配置資 料載入了配置暫存器510。可在該記憶體裝置的電力開啓 期間載入該分頁大小配置資料，或者可以作爲連同一命令 提供的位址資訊的一部分之方式動態地載入該分頁大小配 置資料。配置解碼器508回應配置暫存器510中儲存的該 分頁大小配置資料，而改變其將所接收的TILE_ADD及 PLANE_ADD信號解碼之方式。更具體而言，配置解碼器 _ 5 08根據該配置資料而改變其提供給記憶體面選擇器504 及5 06的控制信號之邏輯狀態。因此，可根據該配置資料 而改變配置解碼器 5 08 回應特定 PLANE_ADD 及 TILE — ADD信號之輸出。此種彈性可對記憶體區進行分頁 大小配置。 如前文所述，記憶體面選擇器504及506中之每一記 憶體面選擇器提供記憶體面選擇信號，用以將其對應的列 解碼器選擇性地致能，以便驅動其鄰接的一或兩個記憶體 © 面中之字元線。 雖然第11圖示出具有可配置的分頁大小的一記憶體 區之一般性實施例，但是第12圖示出一記憶體裝置的一 記憶體區之一例示可配置的分頁大小架構。在第12圖所 示之實施例中，記憶體區116C包含相同的記憶體面200 、202、204、及206、列解碼器150及152、分頁緩衝器 208、210、212、及214。另一方面，分頁大小配置器5 22 之配置被特別設定成：回應分頁配置資料' 記憶體面位址 -48- 200947444 資訊、及記憶體區位址資訊，而選擇特定的記憶體面。分 頁大小配置器522對應於第5圖及第11圖所示之分頁大 小配置器221及5 02。一般而言’分頁大小配置器522靜 態地或動態地設定記憶體區116C，以便有大小爲一個分 頁緩衝器單位、兩個分頁緩衝器單位、或四個分頁緩衝器 單位的分頁大小。下文中將提供對分頁大小配置器522的 功能電路方塊之詳細說明。 φ 分頁大小配置器522包含一第一記憶體面選擇器524 、一第二記憶體面選擇器526、一配置解碼器528、以及 具有兩個位元RB1及RB2 (第12圖中並未示出）之一配 置暫存器530»配置暫存器530接收並儲存分頁大小配置 資料P_SIZE，該分頁大小配置資料P_SIZE在所述之本例 子中包含兩個位元。在所述之本實施例中，P-SIZE對應 於第1 1圖所示之PAGE_SIZE，且係經由諸如第4圖所示 的鏈路介面132等的該記憶體裝置之輸入/輸出介面而在 © 被一內部命令暫存器（圖中未示出）解碼的一預定命令中 提供P_SIZE，且該內部命令暫存器將P_SIZE的位元傳送 到配置暫存器5 30。如前文所述，可在電力開啓時提供該 命令，或者在正常操作命令之間動態地提供該命令。在總 共四個記憶體面被分組成兩個記憶體陣列記憶體塊的第1 2 圖所示之本例子中，P_SIZE的一個位元被用來配置記億 體陣列記憶體塊之選擇，且P_SIZE的第二位元被用來配 置記憶體面選擇。P_SIZE的兩個位元被儲存在配置暫存 器530的位元暫存器RB1及RB2，且對應於RB1及RB2 -49- 200947444 中儲存的資料之CONF〔1:2〕自該等位元暫存器提供給 配置解碼器5 28。該第一及第二位元被分別稱爲CONF1及 CONF2。配置解碼器528包含可配置的邏輯解碼閘，用以 接收一記億體塊位址位元T_ADD及一記憶體面位址位元 P — ADD，以便提供被解碼的記憶體塊致能信號TSEL1及 TSEL2、以及記憶體面致能信號PSEL1及PSEL2。CONF1 及CONF2控制配置解碼器528內之該等可配置的邏輯解 碼閘，以便針對該記憶體塊位址位元T_ADD及該記憶體 面位址位元P_ADD之任何特定邏輯狀態而改變該等記憶 體塊致能信號TSEL1、TSEL2、以及記憶體面致能信號 PSEL1、PSEL2之邏輯狀態。 如第12圖所示，該記憶體塊致能信號TSEL1被提供 給第一記憶體面選擇器5 24，該記憶體塊致能信號TSEL2 被提供給第二記憶體面選擇器526，而該等記憶體面致能 信號PSEL1及PSEL2被提供給兩個記憶體面選擇器524 及526。第一記憶體面選擇器524回應該記憶體塊致能信 號TSEL1、該等記憶體面致能信號PSEL1及PSEL2，而提 供列解碼器致能信號PL1及PL2。第二記憶體面選擇器 526回應該記憶體塊致能信號TSEL2、該等記憶體面致能 信號PSEL1及PSEL2，而提供列解碼器致能信號PL3及 PL4。配置解碼器528被用來作爲一第一階解碼器，而第 一及第二記億體面選擇器524及526被用來作爲第二階解 碼器。在所示之本例示配置中，當該記憶體塊致能信號 TS ELI處於現用邏輯位準時，第一記憶體面選擇器524被 200947444 致能，且當該記憶體塊致能信號TSEL2處於現用邏輯位準 時，第二記憶體面選擇器526被致能。第一記億體面選擇 器524回應處於現用邏輯位準之該記憶體面致能信號 PSEL1，而將PL1驅動至現用邏輯位準，且回應處於現用 邏輯位準之該記憶體面致能信號PSEL2，而將PL2驅動至 現用邏輯位準。同樣地，第二記憶體面選擇器526回應處 於現用邏輯位準之該記憶體面致能信號PSEL1，而將PL3 驅動至現用邏輯位準，且回應處於現用邏輯位準之該記憶 體面致能信號PSEL2，而將PL4驅動至現用邏輯位準。然 後，列解碼器150及152回應PL1、PL2' PL3、及PL4之 現用邏輯位準，而驅動被選擇的該等記億體面中之字元線 。請參閱第9圖之區塊解碼器42 8，信號PL1及PL2在邏 輯上分別等於PLA及PLB，且信號PL3及PL4在邏輯上 分別等於PLA及PLB。可將記憶體區116C擴展成包含兩 個以上的記憶體陣列記憶體塊，因而需要額外的記億體面 © 選擇器、定址位元、以及更多的分頁大小配置資料位元。 第13圖是第12圖所示配置解碼器528及配置暫存器 5 30之一電路圖。請參閱第12及13圖，所述的本例子中 之配置暫存器5 30是二位元暫存器，其中每一暫存器可以 是任何適當的資料儲存電路。配置暫存器53 0接收並儲存 P_SIZE1及P — SIZE2，且分別提供對應的位元CONF1及 CONF2。在所述之本例子中’ CONF1被用來配置記憶體陣 列記憶體塊之選擇，而CONF2被用來配置記憶體面之選 擇。配置解碼器5 28包含兩個獨立操作的解碼電路。第一 -51 - 200947444 解碼電路是包含邏輯“反及”閘550及552以及反相器554 之記憶體塊解碼電路。第二解碼電路是包含邏輯“反及”閘 556及558以及反相器560之記憶體面解碼電路。 在該記憶體塊解碼電路中，邏輯“反及”閘5 5 0接收記 憶體塊位址T_ADD及配置位元CONF1，以便提供被解碼 的記憶體塊致能信號TSEL1。邏輯“反及”閘552經由反相 器5 54接收記憶體塊位址T_ADD之補數，並接收配置位 元CONF1，以便提供被解碼的記憶體塊致能信號TSEL2。 當CONF1處於高邏輯位準時，邏輯“反及”閘5 50及552 都被致能，因而使該等邏輯“反及”閘能夠回應T_ADD而 將記憶體塊致能信號TSEL1及TSEL2中之一者驅動至現 用高邏輯位準。 在該記億體面解碼電路中，邏輯“反及”閘556接收記 憶體面位址P_ADD及配置位元CONF2，以便提供被解碼 的記憶體面致能信號PSEL1。邏輯“反及”閘558經由反相 器5 60接收記憶體面位址P_ADD之補數，並接收配置位 元CONF2，以便提供被解碼的記憶體面致能信號PSEL2。 當CONF2處於現用高邏輯位準時，邏輯“反及”閘5 5 6及 5 5 8都被致能，因而使該等邏輯“反及”閘能夠回應P_ADD 而將記憶體面致能信號PSEL1及PSEL2中之一者驅動至 現用高邏輯位準。下表1總結配置解碼器528回應CONF1 及CONF2的不同邏輯位準組合之功能操作。在一替代例 子中，可將配置解碼器528的邏輯電路之配置設定成將被 反相的 CONF1及 CONF2解碼。例如，當 CONF1及 200947444 CONF2都處於“0，，邏輯狀態時，選擇1分頁緩衝器單位作 爲最小分頁大小。 表1 CONF1 CONF2 記憶體塊選擇 記憶體面選擇 最小分頁大小 1 1 被致能 被致能 1分頁緩衝器單位 1 0 被致能 被抑制 2分頁緩衝器單位 0 1 被抑制 被致能 2分頁緩衝器單位 0 0 被抑制 被抑制 4分頁緩衝器單位 ❹ 配置解碼器528之輸出被提供給記億體面選擇器524 及 526。 第14Α及14Β圖是第12圖所示分頁大小配置器522 的第一及第二記憶體面選擇器5 24及5 26之電路圖。請參 閱第14Α及14Β圖，第一記憶體面選擇器524包含兩個邏 輯“及”閘572及574。邏輯“及”閘572具有用來接收該記 憶體面致能信號PSEL1之一第一輸入端、以及用來接收該 記憶體塊致能信號TSEL1之一第二輸入端。邏輯“及”閘 574具有用來接收該記憶體面致能信號PSEL2之一第一輸 入端、以及用來接收該記憶體塊致能信號TSEL1之一第二 輸入端。邏輯“及”閘572之輸出驅動信號PL1，而邏輯“及 ”閘5 74之輸出驅動信號PL2。第二記憶體面選擇器526 包含兩個邏輯“及”閘5 78及5 8 0。邏輯“及”閘5 78具有用 來接收該記憶體面致能信號PSEL1之一第一輸入端、以及 用來接收該記憶體塊致能信號TSEL2之一第二輸入端。邏 輯“及”閘5 80具有用來接收該記億體面致能信號PSEL2之 -53- 200947444 —第一輸入端、以及用來接收該記憶體塊致能信號TSEL2 之一第二輸入端。邏輯“及”閘578之輸出驅動信號PL3, 而邏輯“及”閘5 80之輸出驅動信號PL3。 如表1所示，第12圖所示之記憶體區116C可被靜態 地或動態地配置爲具有1、2、或4個分頁緩衝器單位之分 頁寬度。然而，可選擇不同的記憶體面組合，以便提供1 及2分頁緩衝器單位分頁大小。請參閱第1 3及1 4圖，係 將CONF1及CONF2都設定爲“1”邏輯狀態，而選擇該1 分頁緩衝器單位分頁大小配置。此種方式可回應P_ADD 及T_ADD而將該等記憶體面致能信號PSEL1、及PSEL2 、以及該等記憶體塊致能信號TSEL1、TSEL2驅動至不同 的邏輯位準。更具體而言，係回應T_ADD而將該等記憶 體塊致能信號TSEL1及TSEL2中之一記憶體塊致能信號 驅動至現用邏輯狀態，而係回應P_ADD而將該等記憶體 面致能信號PSEL1及PSEL2中之一記憶體面致能信號驅 動至現用邏輯狀態。在第一記億體面選擇器5 24中之解碼 邏輯之後，第12圖所示記憶體面選擇器524及5 26中只 有一記憶體面選擇器被致能。在該被致能的記憶體面選擇 器中，係回應該等記憶體面致能信號PSEL1及PSEL2中 之一記憶體面致能信號，而只將PL1及PL2(或PL3及 PL4)中之一者驅動至現用邏輯位準。因此，可針對—讀 取、程式化、或抹除操作而定址到記憶體面200、202、 2 04、及206中之任一記憶體面。 對於2分頁緩衝器單位分頁大小配置而言，可使用兩 -54- 200947444 個不同的配置設定。在兩個設定中，如表1所示，CONFl 及C0NF2係處於互補的邏輯狀態。雖然兩個設定達到相 同的最終結果，但是選擇了不同的記憶體面組合。檢視該 第一設定，處於“1”邏輯狀態之CONF1使記憶體塊選擇致 能，而處於邏輯狀態之C0NF2抑制記憶體面選擇。在 第13圖中，邏輯“反及”閘556及5 58被抑制，且該等記 憶體面致能信號PSEL1及PSEL2中之兩個記憶體面致能 0 信號都被設定爲高邏輯狀態。因此，P_ADD被禁止解碼。 因爲係回應T_ADD而只將該等記憶體塊致能信號TSEL1 、TSEL2中之一記憶體塊致能信號驅動至現用邏輯位準， 所以經由記憶體面選擇器524之邏輯而將PL1及PL2 (或 PL3及PL4)中之兩者驅動至現用邏輯位準。因此，同時 選擇了一記憶體塊中之兩個記憶體面。因此’該例示配置 設定只容許其中包含相同記憶體塊中之記憶體面的分頁緩 衝器單位組合。 Ο 檢視該第二設定’處於“〇”邏輯狀態之C0NF1抑制記 憶體塊選擇致能，而處於“1”邏輯狀態之c〇NF2使記憶體 面選擇致能。在第13圖中，邏輯"反及”閘550及552被 抑制，而使該等記憶體塊致能信號TSEL1及TSEL2中之 兩個記億體塊致能信號都被設定爲高邏輯狀態。因此’ T_ADD被禁止解碼，且記億體面選擇器524及526都被致 能。因爲係回應P_ADD而只將該等記憶體面致能信號 PSEL1及PSEL2中之一記憶體面致能信號驅動至現用邏輯 位準，所以經由記億體面選擇器524之邏輯而將PL1及 -55- 200947444 PL3或PL2及PL4之配對驅動至現用邏輯位準。換言之’ 在該配置設定中’只同時選擇了兩個記憶體塊中之一記憶 體面。 對於4分頁緩衝器單位分頁大小配置而言’ CONF1及 CONF2都係處於“〇，，邏輯狀態。邏輯“反及，’閘5 50、5 52、 5 56、及5 58被抑制，因而使記憶體面致能信號PSEL1、 PSEL2、以及記億體塊致能信號TSEL1、TSEL2被設定爲 高邏輯狀態。因此，P_ADD及T-ADD被禁止解碼。記憶 0 體面選擇器524及526都被致能’且列解碼器致能信號 PL1、PL2、PL3、及PL1被驅動至現用邏輯位準，以便同 時選擇記憶體區1 1 6 C中之所有四個記憶體面。 因爲第4圖所示之多記憶體區快閃記憶體裝置1〇〇具 有鍋的記憶體區，且第7圖所示之核心電路控制器1 1 2以 一列位址ROW將記憶體區位址BANK預先解碼，所以被 選擇的該記憶體區中只有列解碼電路是現用的，以便驅動 該記憶體區之字元線。如前文所述，未被選擇的記憶體區 © 之被預先解碼的位址信號保持在非現用邏輯位準。 在該等1、2、及4分頁緩衝器單位大小配置的前文所 述之例子中，可知道或不知道第1 2圖所示記憶體區1 1 6C 的分頁大小配置之情形下，在命令中提供位址p_add及 T_ADD。例如，該記憶體控制器維護該等分頁大小與該等 對應的位址間之映射關係。此即意指：只需要提供將要被 配置解碼器52 8解碼的該等位址，但將其他的位址保持在 非現用電壓位準。 -56- 200947444 請再參閱第12圖，雖然記憶體區116C可被配置爲具 有不同的分頁大小’但是不容許有3分頁緩衝器單位之分 頁大小，也不提供選擇2分頁緩衝器單位的任何組合之完 全彈性。例如，無法同時選擇記億體面202及204 ’且無 法同時選擇記憶體面200及206。可能有選擇不同的記億 體面組合之情況，例如，當該記億體控制器要遵循一均衡 損耗演算法時之情況。熟悉此項技術者應可了解：均衡損 Φ 耗是一種藉由平衡記憶體區的所有記憶體塊或記憶體面中 之程式化及讀取操作而將一記憶體裝置的使用期限最大化 之習知技術。 前文所述之第13圖的實施例包含一些配置暫存器530 ，用以接收分頁大小配置資料P__SIZE之位元。在使用即 時動態分頁大小配置之替代實施例中’剩略了配置暫存器 53 0，且P_SIZE1及P_SIZE2被分別直接連接到CONF1及 CONF2線。因此，當操作命令被解碼時，P_SIZE1及 © P_SIZE2被直接傳送到配置解碼器。 第15圖示出一多記憶體區快閃記憶體裝置100的一 記億體區之另一例示可配置的分頁大小架構。在第15圖 所示之例子中，記憶體區116D包含與第12圖所示者相同 的記憶體面200、202、2 04、及206、列解碼器150及152 、分頁緩衝器208、210、212、及214。另一方面，分頁 大小配置器602之配置被特別設定成回應分頁配置資料、 記憶體面位址資訊、及記憶體區位址資訊而選擇特定的記 憶體面。如現在將要說明的，分頁大小配置器602對應於 -57- 200947444 第5、11、及12圖所示之分頁大小配置器221、502、及 5 22，但是被修改成在功能上有差異之情形下操作。分頁 大小配置器602靜態地或動態地將記憶體區11 6D配置爲 具有大小爲一個分頁緩衝器單位、兩個分頁緩衝器單位、 三個分頁緩衝器單位、或四個分頁緩衝器單位之分頁大小 。在所述之本例子中，可針對2及3個分頁緩衝器單位之 大小而選擇分頁緩衝器單位之任何組合。下文中將提供對 分頁大小配置器602的功能電路方塊之詳細說明。 © 分頁大小配置器602包含一第一記憶體面選擇器604 、一第二記憶體面選擇器606、一配置解碼器608、以及 一配置暫存器610。配置暫存器610接收及儲存在所述之 本例子中包含三個位元之分頁大小配置資料P_SIZE。 第16圖是第15圖所示的配置解碼器608及配置暫存 器610之一電路圖。請參閱第15及16圖，總共有四個記 憶體面，且這四個記憶體面被組成兩個記憶體陣列記憶體 塊。P_SIZE中之一位元被用來配置記憶體陣列記憶體塊 〇 之選擇，且SIZE的另外兩個位元被用來配置記憶體面 選擇。該第一位元被稱爲CONF1，且第二及第三位元被稱 爲CONF2及CONF3，而該等位元被提供給配置解碼器 608作爲配置信號CONF〔1:3〕。配置解碼器608包含 可配置的邏輯解碼閘，用以接收一記憶體塊位址位元 T — ADD及兩個記憶體面位址位元P_ADD1及P_ADD2。配 置解碼器608提供被解碼的記憶體塊致能信號TSEL1及 TSEL2、以及記憶體面致能信號PSEL1、PSEL2、PSEL3 ' -58- 200947444 及PSEL4。CONFl、CONF2、及CONF3控制配置解碼器 608內之該等可配置的邏輯解碼閘，以便針對記憶體塊位 址位元T_ADD及記億體面位址位元P_ADD1及P_ADD2 之任何特定邏輯狀態而改變該等記憶體塊致能信號TSEL 1 、TSEL2、以及該等記憶體面致能信號PSEL1、PSEL2、 PSEL3、PSEL4之邏輯狀態。 配置解碼器608將該記憶體塊致能信號TSEL1以及該 〇 等記憶體面致能信號PSEL1及PSEL2提供給第一記憶體 面選擇器604。此外，配置解碼器608將該記憶體塊致能 信號TSEL2以及該等記憶體面致能信號PSEL3及PSEL4 提供給第二記憶體面選擇器606。第一記憶體面選擇器 604回應該記憶體塊致能信號TSEL1以及該等記憶體面致 能信號PSEL1及PSEL2，而提供列解碼器致能信號PL1 及PL2。第二記憶體面選擇器606回應該記憶體塊致能信 號TSEL2以及該等記憶體面致能信號PSEL3、PSEL4，而 © 提供列解碼器致能信號PL3及PL4。配置解碼器608被用 來作爲一第一階解碼器，而第一及第二記億體面選擇器 604及606被用來作爲第二階解碼器。在所示之本例示配 置中，當該記憶體塊致能信號TS ELI處於現用邏輯位準時 ，第一記憶體面選擇器604被致能，且當該記憶體塊致能 信號TSEL2處於現用邏輯位準時，第二記憶體面選擇器 606被致能。第一記憶體面選擇器6 04回應處於現用邏輯 位準之該記憶體面致能信號PS ELI，而將PL1驅動至現用 邏輯位準，且回應處於現用邏輯位準之該記憶體面致能信 -59- 200947444 號PSEL2，而將PL2驅動至現用邏輯位準。同樣地，第二 記憶體面選擇器606回應處於現用邏輯位準之該記憶體面 致能信號PSEL3，而將PL3驅動至現用邏輯位準，且回應 處於現用邏輯位準之該記憶體面致能信號PSEL4，而將 PL4驅動至現用邏輯位準。然後，列解碼器150及152回 應PL1、PL2、PL3、及PL4之現用邏輯位準，而驅動被選 擇的該等記憶體面中之字元線。請參閱第8及9圖，信號 PL1及PL2在邏輯上分別等於被對應於一記憶體塊的一區 © 塊解碼器428接收之PLA及PLB，且信號PL3及PL4在 邏輯上分別等於於被對應於另一記憶體塊的一區塊解碼器 428接收之PL A及PLB。因此，對應於該記憶體區中之一 記億體塊的所有區塊解碼器428接收PL1及PL2，而對應 於該記憶體區中之另一記憶體塊的所有區塊解碼器428接 收PL3及PL4。可將記憶體區1 16D擴展成包含兩個以上 的記憶體陣列記憶體塊，因而需要額外的記憶體面選擇器 、定址位元、以及更多的分頁大小配置資料位元。 〇 在該特定例子中，配置暫存器610是具有位元RB1、 RB2、及RB 3的一個三位元暫存器。該暫存器可以是任何 適當之資料儲存電路。配置暫存器610分別接收並儲存 P SIZE1、P_SIZE2、及 P_SIZE3 在位元 RBI、RB2、及 RB3暫存器。位元RBI、RB2、及RB3暫存器分別提供位 元CONF1、CONF2、及CONF3。CONF1被用來配置記憶 體陣列記憶體塊之選擇。CONF2被用來配置第一記憶體塊 中之記憶體面之選擇。CONF3被用來配置第二記憶體塊中 -60- 200947444 之記憶體面之選擇。該第一記憶體塊包含記憶體面200及 2 02，且該第二記憶體塊包含記憶體面204及206。配置解 碼器608包含三個獨立操作的解碼電路。第一解碼電路是 具有邏輯“反及”閘650及652以及反相器654之記憶體塊 解碼電路。第二解碼電路是具有邏輯“反及”閘656及658 以及反相器660之記憶體面解碼電路。第三解碼電路是包 含邏輯“反及”閘662及664以及反相器666之記憶體面解 〇 碼電路。 在該記憶體塊解碼電路中，邏輯“反及”閘650接收記 憶體塊位址T_ADD及配置位元CONF1，並提供被解碼的 記憶體塊致能信號TSEL1。邏輯“反及”閘652經由反相器 654接收記憶體塊位址T_ADD之補數，並接收配置位元 CONF1，且提供被解碼的記憶體塊致能信號TSEL2。當 CONF1處於高邏輯位準時，邏輯“反及”閘650及552都被 致能，因而回應T_ADD而將記憶體塊致能信號TSEL1及 ❹ TSEL2中之一者驅動至現用高邏輯位準。 在該第一記憶體面解碼電路中，邏輯“反及”閘65 6接 收記憶體面位址P_ADD1及配置位元CONF2 ’且提供被解 碼的記憶體面致能信號PSEL1。邏輯“反及”閘658經由反 相器660接收記憶體面位址P_ADD 1之補數，並接收配置 位元CONF2，且提供被解碼的記憶體面致能信號PSEL2。 當CONF2處於現用高邏輯位準時，邏輯“反及”閘656及 558都被致能，因而回應P_ ADD而將記憶體面致能信號 PSEL1及PSEL2中之一者驅動至現用高邏輯位準。在該第 -61 - 200947444 二記憶體面解碼電路中’邏輯“反及”閘662接收記憶體面 位址P_ADD2及配置位元CONF3 ’且提供被解碼的記億體 面致能信號PSEL3。邏輯“反及”閘664經由反相器666接 收記憶體面位址P-ADD2之補數，並接收配置位元C0NF3 ，且提供被解碼的記憶體面致能信號PSEL4 ° 配置解碼器608之輸出被提供給第15圖所示之記憶 體面選擇器604及606»第17A及17B圖中示出第一及第 二記億體面選擇器604及606之例示電路配置。請參閱第 ® 17A及17B圖，第一記憶體面選擇器604包含兩個邏輯“ 及，，閘670及672。邏輯“及”閘670接收該記憶體面致能信 號PSEL1及該記憶體塊致能信號TSEL1。邏輯“及”閘670 之輸出驅動信號PL1。邏輯“及”閘672接收該記憶體面致 能信號PSEL2及該記憶體塊致能信號TSEL1，且提供係爲 PSEL2與TSEL1間之邏輯“及”運算結果之信號PL2 〇記憶 體面選擇器606包含兩個邏輯“及”閘674及676。該記憶 體面致能信號PSEL3及該記憶體塊致能信號TSEL2被傳 〇 送到邏輯“及”閘674，而邏輯“及”閘674又提供信號PL3 。同樣地，該記憶體面致能信號PSEL4及該記億體塊致能 信號TSEL2被傳送到邏輯“及”閘676，而邏輯“及”閘676 又提供信號PL3。 下表2總結配置解碼器608回應CONF1、CONF2、 CONF3、P_ADD、P_ADD2、及T_ADD的不同邏輯位準組 合之功能操作。可將配置解碼器608設計成將CONF1、 CONF2、及CONF3中之任何一或多個配置位元之反相位 -62- 200947444 元解碼，而提供相同的被解碼結果。 表2 CONF1 CONF2 CONF3 最小分頁大小 被選擇之記憶體面 1 1 1 1分頁緩衝器單位 任何記億體面 1 1 0 無效 無此項 1 0 1 無效 無此項 1 0 0 2分頁緩衝器單位 任何記憶體塊之兩個記憶體面 0 1 1 2分頁緩衝器單位 每一記億體塊中之一記憶體面 的任何組合 0 1 0 3分頁緩衝器單位 被P_ADD2定址的記憶體塊 及被P—ADD1定址的一記憶 體面之任何組合 0 0 1 3分頁緩衝器單位 被1>_廳1定址的記憶體塊 及被P—ADD2定址的一記憶 體面之任何組合 0 0 0 4分頁緩衝器單位 所有的記憶體面 如表2所示，可將第1 5圖所示之記憶體區1 1 6D配置 〇 爲具有一分頁緩衝器單位至四分頁緩衝器單位中之任何分 頁大小。此外，對於二及三分頁緩衝器單位大小配置而言 ，可同時選擇任何的記憶體面組合。此種方式提供了該記 憶體控制器執行均衡損耗機制以便延長每一記憶體面的使 用期限之彈性。請注意，CONF1、CONF2、及CONF3中 共有兩個無須被使用之組合，且針對所述之本例子而被標 示爲無效的配置設定。這是由於無法提供可匹配的記憶體 塊及記憶體面，因而縱然已提供了記憶體面及記憶體塊位 址，也無法選擇任何記憶體面。例如，T_ADD可選擇包含 -63- 200947444 記憶體面200及202之記憶體塊，但是只有處於現用邏輯 位準之P_ADD2可選擇記憶體面204及206中之一記憶體 面。此種定址對於兩個無效的配置設定被視爲是無效的。 第15圖所示之記憶體區116D包含配置暫存器610， 用以接收分頁大小配置資料P_SIZE之位元。在使用即時 動態分頁大小配置之情形中，可省略掉配置暫存器610，

且分別直接提供P_SIZE1、P_SIZE2、及P_SIZE3作爲 CONF1、CONF2、及C ON F 3。因此，當操作碼被解碼時’ Q P_SIZE1、P_SIZE2、及P — SIZE3被直接傳送到配置解碼 器 608。 前文所述之實施例係有關具有兩個記憶體塊之一記憶 體區，其中每一記憶體塊包含被耦合到一共用列解碼器之 一對記憶體面。替代實施例可包含具有兩個以上的記憶體 塊之一記憶體區。因此，將適當地擴展對應的分頁大小配 置器，以便接收對應數目的位址信號，因而可提供用來控 制該等共用列解碼器之對應數目的致能信號。此外，前文 © 所述之實施例例示了將記憶體塊致能信號及及記憶體面致 能信號同時解碼以便產生列解碼器致能信號之解碼架構。 可將該等記憶體面致能信號編碼成包含該記憶體塊致能信 號之邏輯狀態資訊，因而無須記憶體面選擇器，這是因爲 將包含另外的解碼邏輯，用以將記憶體面位址資訊與記憶 體塊位址資訊結合，以便提供該等記憶體面致能信號。因 此’在該替代實施例中，該等記憶體面致能信號變成該等 列解碼器致能信號。在一另外的替代實施例中，並不將記 -64- 200947444 憶體面組織成記憶體塊。在該替代實施例中，無須記憶體 塊位址，這是因爲每一專用列解碼器將直接接收一對應的 記憶體面致能信號，以便使其能夠驅動其各別記憶體面的 字元線。 如前文所述，第4圖所示之多記憶體區快閃記憶體裝 置100接收命令，其中一命令包含一操作碼及（或）寫入 資料及位址資料。該位址資料包括第12及15圖所示的分 〇 頁大小配置器522及602分別使用之記憶體面位址及記憶 體塊位址資訊。可將或有的分頁大小配置資料包含在命令 中，以供進行動態即時分頁大小配置。 第18圖示出用來提供第4圖所示的多記憶體區快閃 記憶體裝置100執行操作所需之資訊的一命令封包之一例 子。更具體而言，所示之該命令封包被用來將各命令序列 地提供給第3A、3M、及3C圖所示之記憶體裝置，這是因 爲這些記憶體裝置以一或多個位元流之方式接收命令。第 ® 18圖所示之該命令封包示出可被使用之所有可能的欄位， 然而，如將於後文中參照第19圖所示之可能命令表說明 的，某些命令並不使用所有該等欄位。請參閱第18圖， 命令封包700具有圖中所示之結構，且包含三個欄位，且 視該記憶體控制器發出的特定命令而定，其中兩個欄位是 或有的。係爲一強制性欄位之第一欄位是一命令欄位702 。第一或有的欄位是一位址欄位7 04，且第二或有的欄位 是一資料欄位706。命令欄位702包含兩個子欄位，第一 子欄位是一裝置位址（Device Address;簡稱DA)欄位 -65 - 200947444 708，且第二子欄位是一操作碼欄位710。裝置位址欄位 708之長度可以是任何數目的位元，且裝置位址欄位70 8 可被用來定址到包含一些記憶體裝置的一系統中之一特定 的記憶體裝置。例如，長度爲一位元組的裝置位址欄位 7〇8足以定址到256個記憶體裝置。操作碼欄位710之長 度可以是任何數目的位元，以便代表多記憶體區快閃記憶 體裝置100可執行的命令，且操作碼攔位710包含記憶體 區位址BANK。視該操作碼指定的操作類型而定，位址欄 0 位7 04可被用來提供一記憶體陣列的一列位址ROW或一 行位址COL。資料欄位706包含將要被寫入或程式化的任 何數目的位元之資料。因爲將命令封包700序列地提供給 多記億體區快閃記憶體裝置1 〇〇，所以先接收到命令欄位 7 02，然後接收到或有的位址欄位704，且最後接收到或有 的資料欄位706。 第1 9圖是具有位元組模式的模組化命令的快閃記憶 體的一例示命令組之一表。該表包含14個操作：分頁讀 〇 取、用於複製之分頁讀取、叢訊資料讀取、叢訊資料載入 開始、叢訊資料載入、分頁程式化、區塊位址輸入、分頁 對位址輸入、抹除、操作中斷、讀取狀態暫存器、讀取裝 置資訊暫存器、讀取鏈路配置暫存器、以及寫入鏈路配置 暫存器。每一操作具有一命令，該命令包含一裝置位址（ DA) ( 1位元組）及一操作碼（1位元組）。某些命令包 含一列位址（3位元組）、一行位址（2位元組）’且某 些命令包含輸入資料（例如’ 1至21 12位元組）。例如’ -66- 200947444 國際專利公告WO/2 008/101317 ( 2008年8月28日）中說 明了該等命令之細節，且本發明特此引用該專利公告之內 容全文以供參照。 在本發明所示之實施例中，係以三種不同格式中一種 格式提供命令封包700。 請參閱第18及19圖，在該第一格式中，命令封包 7 00指包含命令欄位702，而命令欄位702在本例子中之 0 大小是2位元組。該第一位元組（亦即，裝置位址欄位 708 )提供了被用來選擇或指定由一些裝置構成的一系統 (例如，第3B及3C圖所示之被串聯的一些裝置）中之一 特定裝置之裝置位址。該第二位元組（亦即，操作碼欄位 710)提供了操作碼。視特定之操作而定，該第二位元組 中之某些位元位置被指定爲記憶體區位址BANK。在該第 二格式中，命令封包7〇〇包含命令欄位702及位址攔位 704，其中位址欄位704可以是一列位址ROW或一行位址 © COL。例如，該列位址的大小可以是任何適當數目的位元 組，其中特定的位元位置被指定給被選擇的一字元線位址 、記憶體面位址PLANE — ADD、記憶體塊位址TILE_ADD 、區塊位址B_ADD、以及配置資料P_SIZE。該行位址可 以是用來指定一起始行位址之大小爲任何適當數目的位元 組。在該第三格式中，命令封包700包含命令欄位702、 位址欄位704、以及資料欄位706。該第三格式之位址欄 位704具有被指定給係爲叢訊讀取操作的一起始位址的行 位址資料COL之一些位元位置，且資料欄位706包含將 -67- 200947444 要被程式化之資料。被分配給第19圖所示且於前文中述 及的命令封包700之每一欄位之位元組數目指是舉例。每 一欄位的特定位元組數目係取決於記憶體裝置的數記。 雖然第18圖所示之該命令封包係用於將命令傳輸到 一些被串聯的記憶體裝置，但是熟悉此項技術者應可了解 :可以與具有平行介面的一些記憶體裝置（例如，第2A 圖所示之非同步快閃記憶體裝置10)平行之方式提供具有 操作碼、位址、及寫入資料之命令。在具有八位元寬度的 @ I/O之情形下，係以平行於記憶體裝置10之方式提供一命 令的八個位元。因此，在不同的時間上提供了多組的八位 兀，以便完成一命令之輸入。 第20圖是回應所接收到的諸如第18圖所示命令封包 700等的命令封包而在第4圖所示之多記憶體區快閃記憶 體裝置100中執行同時操作的一方法之一流程圖。因此， 本例子假設：在諸如第3A、3B、及3C圖所示的串聯式記 憶體系統中，多記憶體區快閃記憶體裝置1 〇〇之配置被設 © 定成與另一快閃記憶體裝置串聯。將參照第6圖所示之序 列圖而說明第20圖所示之該流程圖，且將採用記憶體區 116-1將要執行一讀取操作而記憶體區116-2將要同時執 行一程式化操作之例示狀況。係在記憶體裝置1〇〇的不同 記憶體區中執行該等同時操作，其中係在接收第一記憶體 操作命令之前配置每一記憶體區之分頁大小，或者以所接 收的記億體操作命令配置每一記憶體區之分頁大小。 請參閱第4、6、及11圖，係在第一記億體操作命令 -68- 200947444 之前配置每一記憶體區之分頁大小。在步驟800中，載入 記億體區1 16-1及1 16-2的諸如第1 1圖所示配置暫存器 510等的配置暫存器。係以虛線框示出步驟800，以便顯 示可省略掉該步驟，並以將於下文中簡要說明之即時分頁 大小配置取代該步驟。在記憶體裝置1〇〇的電力開啓之後 ，可發出記憶體區1 16-1及1 16-2中之每一記憶體區的其 中包含配置資料之一專用配置命令，而在步驟800中載入 〇 配置暫存器510。該配置命令可具有諸如第18圖所示的命 令封包結構。 因此，可發出兩個獨立的配置命令，其中一個配置命 令係用於載入該等兩個記憶體區116-1及116-2中之每一 記憶體區的配置暫存器5 1 0。在本例子中，係在第4圖所 示之鏈路介面132上接收該等配置命令。如果該分頁大小 配置將要保持不變，則將該分頁大小配置視爲被靜態地設 定，且在記憶體裝置100的次一電力開啓之前無法改變該 Φ 分頁大小配置。或者，可在各記憶體操作命令之間利用專 用配置命令設定配置暫存器510之配置。在此種情形中， 則將該分頁大小配置視爲被動態地設定，這是因爲在該記 憶體保持電力開啓期間可改變該分頁大小配置任意次。該 記億體控制器針對特定的應用而預先設定對該等配置暫存 器的靜態或動態載入之決定。無論是哪一種情形’都是回 應被載入各別配置暫存器510的資料，而設定每一記憶體 區的分頁大小配置器502的配置解碼器508之邏輯。 然後，在步驟8 0 2中，一記憶體控制器發出且由記憶 -69- 200947444 體裝置100接收諸如記憶體區116-1的一分頁讀取命令等 的一第一命令封包。一旦接收了整個封包（命令欄位、位 址欄位、及資料欄位）之後，命令解譯器108提取操作碼 、任何位址、及寫入資料，並將該操作碼解碼。因此’然 後將諸如CTRL、ROW、COL、及BANK等的信號提供給 核心電路控制器112,使對應於記憶體區116-1之核心控 制器可針對記憶體裝置100的第一記憶體區116-1而在步 驟8 04中執行核心操作。列解碼器120、感測放大器（SA )及分頁緩衝器122、行解碼器124、以及高電壓產生器 114執行核心操作。根據指令組、記憶體裝置100之架構 、及將要被執行的操作，需要一組命令封包，以便在可開 始核心操作之前，先提供被選擇的記憶體區之必要資訊。 在此種情形中，步驟8 0 2變成發出及接收一組命令封包。 係在記憶體區116-1的被配置的分頁大小下執行該核心操 作，這是因爲先前已經由在多記憶體區快閃記憶體裝置 100中以配置資料載入配置暫存器510，而配置了記憶體 區116-1之分頁大小配置器502。根據一替代實施例，可 在取代步驟800之步驟806中，以即時方式配置記億體區 1 1 6-1或任何其他記憶體區之分頁大小。因此，係以一虛 線框示出步驟806，以便指示可以前文所述之步驟800取 代該步驟。如前文中針對即時分頁大小配置所述的，不需 要配置暫存器510，且將被嵌入步驟802中接收的該命令 封包之該分頁大小配置資料P_SIZE直接提供給該目標記 憶體區之配置解碼器508。 -70- 200947444 在開始該第一記憶體區核心讀取操作之後，幾乎立即 在步驟808中由該記憶體控制器發出諸如記憶體區116-2 之一叢訊資料載入命令等的一第二命令封包，且記憶體裝 置100經由鏈路介面132而接收該第二命令封包。在步驟 810中，係回應該第二命令而執行該第二記憶體區之核心 操作。仍然可在步驟808中接收一組命令封包。在本例子 中，該步驟包含以連同該命令而接收的寫入資料載入分頁 0 緩衝器208、210、212、及214。對於即時分頁大小配置 而言，步驟810包含下列步驟：配置該第二目標記億體區 (該第二目標記憶體區在本例子中爲記憶體區116-2)之 分頁大小。在步驟812中，以被嵌入步驟808中接收的該 命令封包中之配置資料設定對應於記憶體區116-2的分頁 大小配置器502的配置解碼器508之配置。在本例子中， 記憶體區1 1 6-2之一程式化命令被該記憶體控制器接收， 且被記憶體裝置100接收，以便開始記憶體區116-2的分 ❹ 頁緩衝器208、210、212、及214中儲存的資料之分頁程 式化。由於較長的程式化延遲期間tprg，所以該記憶體控 制器最好是在所有的資料都被載入記憶體區1 1 6-2之該等 分頁緩衝器時立即開始記憶體區116-2之該程式化操作。 最後，在步驟814中，回應對記憶體區1 16-1之一叢訊讀 取命令，而以來自記憶體區116-1的分頁緩衝器208、210 、212、及214的讀取資料之形式將與該第一命令有關的 結果資訊輸出到鏈路介面132之資料輸出埠。其他的結果 資訊可包括回應一補充讀取命令封包而提供之狀態資訊。 200947444 狀態資訊提供了對諸如一程式化或抹除操作等的一特定類 型的操作的成功或失敗之指示，且係回應該記憶體控制器 發出的一補充“讀取狀態”命令封包而自與該記憶體區相關 聯的一狀態暫存器讀取該狀態資訊。 在步驟816中，將提供與該第二命令有關之結果資訊 ，而該結果資訊在本例子中是回應一讀取狀態命令封包而 在鏈路介面132的一輸出埠上提供之狀態資訊（第6圖中 未示出）。如前文所述之例示同時操作可知’可在至少兩 ❿ 倍之速率下執行步驟802至810之序列。在步驟802至 810之第二迭代期間，當記億體區1 16-1正忙碌於執行內 部核心讀取操作時，同時接收記憶體區H6-2之程式化命 令封包，且當記憶體區1 1 6-2正忙碌於執行內部核心程式 化操作時，同時接收記憶體區116-1之該叢訊讀取命令封 包。第20圖所示之方法示出兩個記憶體區之同時操作’ 但是本方法也適用於記憶體裝置1〇〇中之任何數目的記憶 體區之同時操作。 © 如前文中參照第20圖所述之方法’記憶體裝置100 可接收一組命令，以便準備被選擇的一記憶體區之一核心 操作。可能需要一組命令封包的操作之例子包括在即時動 態地配置該記憶體區的分頁大小的情形中之讀取、程式化 、及抹除操作。如前文所述’係以被嵌入—命令中之分頁 大小配置資料配置被被選擇的該記憶體區之分頁大小°在 每一記憶體面有專用的列解碼器之一第一記憶體陣列架構 中，可針對讀取、程式化、或抹除操作而啓動每一記憶體 -72- .200947444 面中之不同的實體列。因此，各別的位址載入或輸入命令 被用來提供選擇每一所選擇的記憶體面的字元線所需之位 址。在各對記憶體面共用列解碼器之一第二記憶體陣列架 構中，係針對讀取、程式化、或抹除操作而啓動每一記億 體面中之相同的實體列或字元線。在該列架構中，一列位 址即足以啓動一或多個記憶體面中之該等字元線。 第2 1圖所示之流程圖說明了諸如第1圖所示之記憶 Φ 體控制器等的該記憶體裝置外部之一控制裝置爲了存取該 記憶體裝置的一記憶體區而執行之步驟。更具體而言，該 方法假設可獨立地定址到記憶體區的不同記憶體面中之字 元線。該方法開始於步驟8 50，此時記憶體控制器6接收 一操作要求。可自與該記憶體控制器通訊的一主機4接收 這類要求，且該操作要求可包括一讀取、程式化、或抹除 操作要求中之一操作要求。在步驟852中，該記憶體控制 器決定最後一個記億體面/列位址是否已準備好要被提供 ® 給該記憶體裝置。如果並非如此，則本方法繼續執行步驟 8 54，此時將一多記憶體面命令連同位址及（或）寫入資 料發出到該記憶體裝置。在一例子中，該列位址之大小是 3位元組，且包括用來選擇一記憶體面中之一特定分頁、 列、或字元線之位址資料、記憶體面位址資料、以及記憶 體塊位址資料。例如，該列位址可以是ROW，該記憶體 面位址可以是P_ADD1及P_ADD2，且該記憶體塊位址可 以是T_ADD。該方法反覆地執行步驟85 2與854之間的迴 圈’直到已將最後一個列位址提供給該記憶體裝置爲止。 -73- 200947444 在每一次迭代中，位址資訊被鎖存在該記憶體裝置的電路 內。一旦最後一個列位址已準備好要被發出’則該記憶體 控制器在步驟856中發出對應於該操作要求之一命令、以 及最後一個位址資料。該記憶體裝置於回應時利用其中包 括步驟856中提供的最後的位址之該等被鎖存的位址而執 行該命令。一旦該記憶體裝置在步驟858中向該記憶體控 制器確認其已準備好之後’在步驟860中執行進一步的完 成步驟，以便完成該操作。 ❹ 已說明了前文中之該等方法步驟，而一般性地包含了 讀取、程式化、及抹除操作。因此，有了針對讀取、程式 化、及抹除操作中之每一操作而在步驟854、856、及860 中執行的特定步驟。對於一程式化操作而言，步驟85 4包 含：連同將要被程式化的資料而發出一行位址及一列位址 ，且步驟856包含：連同最後一個行位址、列位址、及寫 入資料而發出一程式化命令。針對程式化操作之完成步驟 860包含：檢査該記憶體裝置之程式化狀態，而其結果可 © 能是指示一程式化錯誤、或程式化的成功完成。對於諸如 —區塊抹除操作等的一抹除操作而言，步驟8 54包含：發 出其中包括將要被抹除的區塊位址之一位址，且步驟856 包含：連同將要被抹除的最後一個區塊位址而發出該區塊 抹除命令。針對區塊抹除操作之完成步驟8 60包含：檢查 該記憶體裝置之抹除狀態，而其結果可能是指示一抹除錯 誤、或成功的抹除。一記憶體區塊通常是記憶體中一次可 被抹除的最小單位。然而，如國際專利公告 -74- 200947444 WO/2008/1 06778 ( 2008年9月12日）中所述，可抹除一 記憶體區塊中之一些部分，且本發明特此引用該專利公告 之內容全文以供參照。因此，可將實施例所述之實施例應 用於國際專利公告WO/2008/1 06778所述之快閃記憶體。 一讀取操作之完成步驟需要比程式化及抹除操作更多 的步驟。下文中將參照先前第21圖所示之流程圖、第22 圖所示之讀取操作完成流程圖、以及第23圖所示之對應 φ 的讀取序列，而提供對根據本發明的實施例的一多記憶體 面讀取操作之完整說明。在本例子中，將要選擇兩個不同 的記憶體塊中之兩個記憶體面，以便自該等兩個記憶體面 讀取資料。開始於第21圖，該記憶體控制器在步驟852 中檢查最後一個記憶體面/列位址是否已準備好要被發出 。因爲將要發出第一位址，所以本方法繼續執行步驟854 ，此時同列及記憶體面位址而發出該第一多記憶體面位址 輸入夢令。在第23圖中，係將十六進位格式的一例示多 〇 記憶體面位址輸入命令位元組示爲〇lh，接續的是其中包 括記憶體面位址之一個3週期的列位址輸入序列。在所述 之本例子中，選擇了記憶體面2中之一分頁或列。於此時 點，該列位址及記憶體面位址被鎖存在對應於記憶體面2 之解碼電路。回到第21圖所示之步驟852，已準備好要提 供第二及最後一個記憶體面/列位址，且本方法繼續執行 步驟8 56，此時提供一讀取命令、以及一 5週期的行及列 位址輸入序列。在第23圖中，係將十六進位格式的一例 示多記憶體面位址輸入命令位元組示爲〇 Oh，接續的是一 -75- 200947444 個5週期的行及列位址輸入序列。在該等位址被發出之後 ，提供了一讀取確認命令30h。在所述之本例子中’選擇 了記憶體面4中之一分頁或列。 因爲已發出了一分頁讀取命令’所以該記憶體裝置之 控制電路開始內部操作’以便自記憶體面2及4中選擇的 分頁讀取資料。更具體而言，一旦結束了該等最後位址的 位址鎖存週期之後，即開始該等內部讀取操作。在短於tR 之期間中，該等被選擇的分頁之資料被同時感測及傳輸到 0 分頁緩衝器，其中tR是自記憶單元陣列至分頁緩衝器之 傳輸時間。請注意，不論已被選擇的記憶體面數目爲何’ tR都是相同的。

在第21圖中，該記憶體裝置最後將提供諸如一準備 好/忙碌中信號等的一指示，用以在步驟8 5 8中將該tR 期間已結束且資料已準備好將自分頁緩衝器輸出之訊息通 知該記憶體控制器。現在多記憶體面的操作完成步驟860 將遵循第22圖所示之流程圖。 Q 第22圖所示之第一完成步驟8 70將決定是否將要自 被提供給該記憶體裝置的該最後一個記憶體面位址（該最 後一個記憶體面位址對應於所述的本例子中之記憶體面4 )讀出資料。或者’步驟870可決定是否將自被提供給該 記憶體裝置的第一記憶體面位址讀出資料。這兩種不同的 體系是記憶體裝置的設計選擇，且可使用任一種體系。因 爲符合該條件，所以在步驟874中發出一叢訊資料讀取命 令’且自該記憶體裝置中讀出對應於記憶體面4的分頁緩 -76- 200947444 衝器中儲存的資料。否則，如果要自一先前被定址的記憶 體面讀取資料’則本方法繼續執行步驟872，此時發出一 隨機讀取命令以及一行位址，其中該行位址對應於將要被 讀出資料的該分頁緩衝器中之一特定的位元位置。在所述 之本例子中，該隨機讀取命令是用來使該記憶體裝置之解 碼電路能夠接收新的行位址，以便自該對應的分頁緩衝器 讀出資料。然後在步驟876中，該記憶體控制器決定是否 © 還有要被讀取資料的另一記憶體面。因爲還有記憶體面2 中之資料要被讀取，所以本方法回到步驟872，此時秧一 隨機讀取命令以及一新的行位址發出到該記憶體裝置。第 23圖中將該隨機讀取命令示爲〇5h，接續一個2週期的行 位址輸入序列，且以一確認命令EOh終止。然後在步驟 874中進行一叢訊資料讀取，以便自記憶體面2讀出資料 。在步驟876中，已沒有要被讀取資料之另外的記憶體面 ’且該讀取操作終止於步驟878。 ❹ 現在將參照第24圖及第25圖所示之序列而提供對根 據本發明所述的實施例的多記憶體面程式化及抹除操作之 簡要例示說明。第24圖是用來將具有4個記憶體面的一 記憶體區中之2個記憶體面程式化之一例示序列。該程式 化序列以一多記憶體面寫入資料輸入命令81h開始，接續 一個5週期的行及列位址輸入序列，且該行及列位址輸入 序列接續了該程式化資料。在所述之本例子中，該程式化 資料被載入對應於記憶體面2之分頁緩衝器，且記憶體面 2中之一特定的列被選擇作爲用來將該分頁緩衝器中之資 -77- 200947444 料程式化之目標位置。發出一分頁程式化命令’接續一 5 週期的行及列位址輸入序列，且該行及列位址輸入序列接 續另外的程式化資料，而提供將要被程式化的該第二及最 後一個分頁之位址。在所述之本例子中，針對記憶體面4 而選擇不同於記憶體面2的一列位址。在該另外的程式化 資料之後接續一分頁程式化確認命令10h。一旦完成了位 址鎖存之後，即開始將該等分頁緩衝器中之資料程式化的 內部操作。在短於分頁程式化經過時間tPROG的期間中 0 將被載入記憶體面2及4的分頁緩衝器之資料同時程式化 。請注意，不論該記憶體區中被選擇的記憶體面數目爲何 ，分頁程式化時間tPROG都是相同的。 第25圖示出用來抹除具有4個記憶體面的一記憶體 區中之2個記憶體面的區塊之一例示序列。該抹除序列開 始於一多記憶體面位址輸入命令接續一個3週期的 列位址輸入序列。在所述之本例子中’該列位址選擇記憶 體面2中之一特定的區塊。發出一區塊抹除命令60h以及 ❹ 接續的一個3週期之列位址輸入序列’而提供將要被抹除 的該第二及最後一個區塊之區塊位址。在所述之本例子中 ，針對記億體面4而選擇不同於記憶體面2的一區塊位址 。在提供了該等列位址之後接續一區塊抹除確認命令DOh 。一旦完成了位址鎖存之後’即開始抹除記憶體面2及4 的被選擇的區塊中之資料的內部操作。在短於區塊抹除時 間tBERS的期間中同時抹除該等被選擇的區塊中之資料。 請注意，不論該記憶體區中被選擇的記憶體面數目爲何’ -78- 200947444 區塊抹除時間tBERS都是相同的。 請注意，因爲對應於一核心操作的一組命令封包包含 一記億體控制器發出的個別之命令封包，所以可在不同的 時間上發出這些個別之命令封包’且無須在發出了該組命 令封包的前一個別的命令封包之後立即發出該等個別之命 令封包。此即意指：可以一種交插的樣式發出被指定給該 等記憶體區之個別的命令封包，以便將該記憶體裝置的一 ❹ 預定效率參數最大化。例如，一效率參數是用來保證儘速 地開始每一記憶體區中之核心操作。在先向一第一記憶體 區要求一最大分頁大小的資料之一讀取要求之後接續向一 第二記憶體區要求一最小分頁大小的資料之一讀取要求之 情形中，可能發生前文所述之狀況。因爲可能針對發出該 第一記憶體區的不同之列位址而要求一組命令封包，所以 可在發出用來開始該第二記憶體區中之讀取操作的一單一 命令封包時，中斷該組命令封包的發生。另一個例示效率 ❹ 參數可將尖峰電力消耗最小化，此種狀況在接收兩個記憶 體區的程式化或抹除操作時可能是必要的。在此種情形中 ，該記憶體控制器可保證在相互之間有足夠的時間間隔下 開始兩個記憶體區的核心程式化/抹除操作，以便減少該 等高電壓產生器的負載。可根據被要求的操作以及該記億 體裝置的架構，而以此類效率演算法將該記憶體控制器程 式化。 因此，多記憶體區存取的電路及方法可讓主機系統選 擇性地配置一記憶體裝置的每一記憶體區之分頁大小，而 -79- 200947444 將完全的彈性提供給該主機系統。可在在該記憶體裝置的 電力開啓時靜態地執行該配置’或者可利用該記憶體裝置 接收的命令動態地執行該配置。動態配置之一優點在於： 可根據被提供給記憶體區'的列位址，而將該記憶體區在邏 輯上分割成具有不同的分頁大小。第26圖示出如第11、 12、及15圖所示的具有4個記憶體面的一記憶體區之— 第一例示邏輯分割。請參閱第26圖，記億體區900包含 被設置在兩個記億體塊中之四個記憶體面902、904、906 Q 、及908。係在一對稱分割體系下配置該等四個記憶體面 。在該對稱分割體系中，每一記憶體面具有相同的邏輯配 置。更具體而言，每一記憶體面具有相同數目及實體分割 之列，而該等列代表了該記憶體區之最小分頁大小、或預 定分頁大小之一部分。該等記憶體面之每一記億體面具有 邏輯列編組9 1 0、9 1 2、及9 1 4。這只是許多可能組合裝之 一例示邏輯列配置。每一列編組包含一循序數目之列或分 頁。列編組9 1 0被設定成使每一記憶體面提供記憶體區 © 9 0 0的一分頁單位之一最小分頁大小。列編組9 1 2被設定 成使每一記憶體面提供一個2分頁單位的分頁之一半。列 編組914被設定成使每一記憶體面提供一個4分頁單位的 分頁之四分之一。一旦該記憶體控制器已知該邏輯映射體 系，則可將特定應用資料選擇性地程式化到最適當的列編 組。例如，大的多媒體檔案被程式化到列編組9 1 4 ’這是 因爲該列編組的分頁大小在記億體區900中是最大的。小 的資料檔案被程式化到列編組9 1 〇。中等大小的資料檔案 -80- * 200947444 被程式化到列編組9 1 2。 在第26圖中，1分頁單位之分頁大小具有記憶體區塊 916(圖中只示出一個記憶體區塊916)，其中係由每一 NAND記憶單元串的字元線數目以及一記憶體面的NAND 記憶單元串數目決定記憶體區塊的大小。2分頁單位之分 頁大小具有記憶體區塊918 (圖中只示出一個記憶體區塊 9 1 8 )，且記憶體區塊9 1 8有每一NAND記憶單元串的相 0 同字元線數目。因此，記憶體區塊918之大小爲記憶體區 塊916大小的兩倍，這是因爲記憶體區塊918包含兩個記 憶體面之NAND記憶單元串。2分頁單位之分頁大小具有 記憶體區塊920，且記憶體區塊920有每一NAND記憶單 元串的相同字元線數目。因此，記憶體區塊920之大小爲 記憶體區塊9 1 8大小的兩倍，且爲記憶體區塊9 1 6大小的 四倍，這是因爲記憶體區塊92〇包含所有四個記憶體面之 NAND記憶單元串。 © 第27圖示出如第11、12、及15圖所示的具有4個記 憶體面的一記憶體區之一第二例示邏輯分割。請參閱第27 圖，記憶體區950包含被設置在兩個記憶體塊中之四個記 憶體面952、954、956、及958。係在一非對稱分割體系 下配置該等四個記憶體面。在該非對稱分割體系中’每一 記憶體面之邏輯列編組可有所不同。例如’記憶體面952 及954具有邏輯列編組960及962，而記憶體面9 52、954 、956、及958具有邏輯列編組964。然而，記憶體面956 及958具有列編組918。因此’只有記憶體面952及954 -81 - 200947444 可提供單一分頁單位的分頁，而記憶體面95 6及95 8並不 提供任何單一分頁單位的分頁。記憶體面95 6及95 8反而 被配置爲提供比記憶體面952及954大的2分頁單位的分 頁。 前文中第11、12、及15圖所示之實施例示出了被包 含在記憶體區內之各別的分頁大小配置器502、522、及 602。此即意指：所製造的晶片具有被設置在接近記憶體 塊之分頁大小配置器，因而載有第一記億體面選擇器及第 二記憶體面選擇器提供給該等記憶體塊的信號之導線的長 度被最小化。因此，具有一些記憶體塊及其分頁大小配置 器的記憶體區可被視爲可在該半導體晶片中被複製之一巨 集區塊（macro )、或具有一預定“晶片面積”的較大電路 區塊之一實例。此種巨集區塊有助於具有嵌入式多記憶體 區快閃記憶體的晶片之設計、或具有多個記憶體區的分立 式快閃記憶體裝置之設計。然而，爲了將集積密度（ packing density)最大化並將半導體面積使用最小化，最 好是可將記憶體塊以及分頁大小配置器電路之佈局客製化 〇 第28圖示出具有第4圖所示多記憶體區快閃記憶體 裝置100的記憶體區中之可配置的分頁大小的一記憶體架 構之另一例子。在第28圖中，一記憶體區116E類似於第 11圖所示者，但不同之處在於記億體區116E只包含兩對 記憶體面（記憶體面1、2以及記憶體面3、4 )。在第28 圖中，一分頁大小配置器5 02E被設置在記億體區11 6E之 » »200947444 外。因此，可將分頁大小配置器5 0 2E設置在遠離記憶體 面200、202、2 04、206、以及其對應的列解碼器及分頁緩 衝器之處。 在所述之本例子中，複數對的記憶體面（例如，兩對 記億體面）係與一分頁大小配置器相關聯。在一替代實施 例中，可使一記憶體區中之每一對記憶體面與一分頁大小 配置器相關聯。換言之，每一對記憶體面（或一記億體塊 )可具有一專用的分頁大小配置器。 第29A圖示出具有第4圖所示多記憶體區快閃記憶體 裝置100的記憶體區中之可配置的分頁大小的一記億體架 構之另一例子。請參閱第2 9A圖，一記憶體區11 6F之各 對記憶體面1、2及3、4係分別與被包含在記億體區 116F中之分頁大小配置器502F-1及502 F-2相關聯。分 頁大小配置器502F-1包含記憶體面選擇器5 04- 1、配置解 碼器508-1、以及配置暫存器510_1。分頁大小配置器 502F-2包含記憶體面選擇器504-2、配置解碼器508-2、 以及配置暫存器510-2。兩個分頁大小配置器502F-1及 502 F-2之該等配置解碼器及配置暫存器接收TILE_ADD 、PLANE_ADD、及P AGE_S IZE。請參閱示出不同的特定 分頁大小配置器實施例之第13、14A、14B、16、17A、及 17B圖，熟悉此項技術者應可了解：記憶體面選擇器5 (Η-ΐ、 配置解碼器 508-1、 及配置暫存器 510-1 只包含提供列 解碼器150使用的信號之電路元件。同樣地，記憶體面選 擇器504-2、配置解碼器508 _2、及配置暫存器510-2只包 -83- 200947444 含提供列解碼器152使用的信號之電路元件。因此’ TILE_ADD、PLANE — ADD、及 PAGE_SIZE 之特定位元被 提供給分頁大小配置器5 02F-1及分頁大小配置器502F-2 中之每一分頁大小配置器。 第29B圖示出具有第4圖所示多記億體區快閃記憶體 裝置100的記憶體區中之可配置的分頁大小的一記憶體架 構之另一例子。請參閱第29B圖’一記憶體區116G之各 對記憶體面1、2及3、4係分別與被設置在在記憶體區 0 116G之外的分頁大小配置器502G-1及502G-2相關聯。

分頁大小配置器502G-1對應於第29A圖所示之分頁大小 配置器502F-1，且分頁大小配置器502G-2對應於第29A 圖所示之分頁大小配置器502F_2。 在第28、29A、及29B圖所示之該等例子中’可以第 12圖所示之分頁大小配置器522或第15圖所示之分頁大 小配置器602取代該等分頁大小配置器。 本發明所述之多記億體區記憶體架構可被實施在分立 © 式記億體裝置中’或被嵌入—ASIC中。因此’可以具有 前文所述之多記憶體區記憶體架構之並聯或串聯的記憶體 裝置實施第1圖所示之快閃記憶體系統2 ° 雖然第26及27圖所示之例示分割體系並未示出’但 是可將具有3分頁單位分頁大小之一列編組設定成跨越三 個記憶體面。對於2及3分頁單位分頁大小而言’可將不 同的記憶體面組合合倂在一起’其中不鄰接的各記憶體面 構成分頁。因此’一記憶體區之可配置的分頁大小可有效 -84- .200947444 率地將可用記憶體容量用於不同的應用。 因此’前文所述之實施例可根據應用而將資料儲存在 —記憶體裝置的一記憶體區中。爲了將儲存效率最大化， 且因而將涉及不必要的程式化及抹除週期的記憶單元之數 目最小化’可將資料儲存在被指定具有比該資料的長度大 的最小分頁大小的記憶體區之各列中。此外，因爲在分頁 大小增加時，內部讀取、程式化、及抹除時間實質上保持 〇 不變’所以增強了效能。已提供了一記憶體裝置之一些電 路實施例，以便解說動態地設定或利用配置資料靜態地設 定邏輯解碼操作的方式之例子。已提供了一記憶體控制器 爲了控制具有這些電路的記憶體裝置而執行之存取操作， 以便解說用來存取構成一可被配置的分頁大小之個別記憶 體面之例示序列。 本發明所述之實施例提供了一種記憶體陣列被組織成 一些記憶體區之快閃記憶體裝置架構，其中每一記憶體區 〇 具有可配置的分頁大小，且每一記憶體區可在實質上相同 的時間上操作，以便同時執行記憶體操作，這是因爲每一 記憶體區具有其本身的核心控制邏輯。靜態地配置每一記 憶體區之分頁大小，或在該記憶體裝置的正常操作期間以 配置資料動態地配置每一記憶體區之分頁大小。即時動態 分頁大小配置中，可將該分頁大小配置資料嵌入該記憶體 裝置接收的記憶體命令的位址資訊中。 在前文所述之實施例中，爲了簡化圖式，該等圖式中 示出各裝置元件及電路係相互耦合或連接。在將本發明實 -85- 200947444 際應用於設備時，各裝置、元件、及電路等的組件可直接 地相互耦合或連接。此外，各裝置、元件、及電路等的組 件可經由該設備的操作所必要之其他的裝置、元件、電路 、及介面等的組件而間接地相互耦合或連接。因此，在實 際的配置中，該等電路元件及裝置係直接或間接地相互耦 合或連接。 在前文之說明中，爲了便於解說，本發明述及了許多 細節，以便提供對本發明的該等實施例之徹底了解。然而 ，熟悉此項技術者應可了解：可在無須這些特定的細節即 可實施本發明。在其他的情形中，係以方塊圖之形式示出 一些習知的電氣結構及及電路，以便不會模糊了本發明。 例如，並未提供以軟體常式、硬體電路、韌體、或以上各 項的組合之方式實施本發明所述的實施例之特定細節。 前文所述之本發明的本發明只是舉例。熟悉此項技術 者可在不脫離由最後的申請專利範圍所唯一界定的本發明 之範圍下，對該等特定的實施例作出各種改變、修改、及 變化。 【圖式簡單說明】 前文中已參照各附圖而以只是舉例之方式說明了本發 明之實施例，在該等附圖中： 第1圖是其中包含可應用本發明的一主機系統、一記 憶體控制器、及一些快閃記憶體裝置的一全域系統之一方 塊圖； -86- 200947444 第2A圖是被用於第1圖所示的快閃記憶體系統的一 快閃記憶體裝置之一例子之一方塊圖； 第2B圖是第2A圖所示的一記憶單元陣列的一快閃記 憶體組織的一例子之一示意圖； 第2C圖示出被組織爲四個子陣列以便用於第2A圖所 示的記億單元陣列之一記憶體陣列的一例子； 第3A圖是其中包含一記憶體控制器及可應用本發明 φ 的實施例的複數個快閃記憶體裝置的一系統的一例子之一 方塊圖； 第3B圖是其中包含一記億體控制器及可應用本發明 的實施例的複數個快閃記憶體裝置的一系統之另一例子之 一方塊圖； 第3C圖示出第3A及3B圖所示該複數個半導體裝置 之一串聯配置； 第3D及3E圖是記憶體裝置的單倍資料速率及雙倍資 ® 料速率操作之時序圖； 第3F圖是其中包含一記憶體控制器及可應用本發明 的複數個被並聯的快閃記憶體裝置的一系統的一例子之一 方塊圖； 第3G圖示出第3F圖所示該複數個半導體裝置之一並 聯配置； 第4圖是根據本發明的一實施例的一快閃記憶體裝置 之一方塊圖； 第5圖示出具有第4圖所示快閃記憶體裝置的各記憶 -87- 200947444 體區中之可配置的分頁大小的一記憶體架構之一例子； 第6圖是第5圖所示各記憶體區中之同時操作之一序 列圖； 第7圖是第4圖所示快閃記憶體裝置的預先解碼器/ 核心控制電路之一方塊圖； 第8圖是第5圖所示該等記憶體區中包含的一列解碼 器之一方塊圖； 第9圖是第8圖所示的一記憶體區塊驅動電路的一區 ® 塊解碼器之一電路圖； 第10圖是第8圖所示的一列驅動器之一電路圖； 第11圖示出具有具有第4圖所示快閃記憶體裝置的 記憶體區中之可配置的分頁大小的一記憶體架構之另一例 子； 第12圖示出具有具有第4圖所示快閃記憶體裝置的 記憶體區中之可配置的分頁大小的一記憶體架構之另一％ 子； ❹ 第13圖是第12圖所示記憶體區的一配置解碼器及一 配置暫存器之一電路圖； 第14A及14B圖是第12圖所示記憶體區的一分頁大 小配置器的第一及第二記憶體面選擇器之電路圖； 第15圖示出具有具有第4圖所示快閃記憶體裝置的 記憶體區中之可配置的分頁大小的一記憶體架構之另一例1 子； 第16圖是第15圖所示的一配置解碼器及一配置暫存 -88- 200947444 器之一電路圖； 第17A及17B圖是第15圖所示記億體區的第一及第 二記億體面選擇器之電路圖； 第18圖不出一命令封包； 第19圖是例示操作命令之一表； 第20圖是用來執行第4圖所示的快閃記憶體裝置中 之同時操作的一方法之一流程圖； φ 第21圖示出一控制裝置爲了存取快閃記憶體裝置的 一記憶體區而執行之步驟； 第22圖是一讀取操作完成方法的步驟之一流程圖； 第23圖是一記憶體區的一讀取操作之一序列圖； 第24圖是將具有4個記憶體面的一記憶體區中之兩 個記憶體面程式化之一序列圖； 第25圖是抹除具有4個記憶體面的一記憶體區中之 兩個記憶體面的區塊之一序列圖； 〇 第26圖示出根據本發明的一實施例的具有4個記憶 體面的一記億體區之一第一例示邏輯分割； 第27圖示出具有4個記憶體面的一記憶體區之一第 二例示邏輯分割； 第28圖示出具有具有快閃記憶體裝置的記憶體區中 之可配置的分頁大小的一記憶體架構之另一例子；以及 第29A及29B圖示出具有具有快閃記億體裝置的g己憶 體區中之可配置的分頁大小的一記億體架構之其他例子。 -89- 200947444 【主要元件符號說明】 2 :快閃記憶體系統 6 :快閃記憶體控制器 4 ·主系統 10，70- 1 -70-N，74- 1 -74-N, 82- 1 -82-4:快閃記憶體裝 置 1 2 :輸出緩衝器 1 4 :控制緩衝器 1 6 :資料緩衝器 18 :命令暫存器 20 :位址暫存器 22 :狀態暫存器 2 4 :控制電路 26, 114:高電壓產生器 28,402:列預先解碼器 3 0, 55, 64, 1 20, 1 50, 1 5 2, 42 0 ：歹！J 解碼器 32, 404 :行預先解碼器 34, 1 24 :行解碼器 3 6, 49, 5 8, 66, 208- 1, 2 1 0- 1, 2 1 2- 1, 2 1 4- 1, 208-2, 210-2，212-2，214-2, 208, 210，212, 214 :分頁緩衝器 3 8，118 :記憶單元陣列 40 :記憶體陣列 42 :快閃記憶單元 44 :串選擇裝置 -90- 200947444 46 :位元線 48 :接地點選擇裝置

54，56, 60，62 :子陣歹U 68, 09 :分頁部分 72, 76, 80，：記憶體控制器 78- 1 -78-N :半導體裝置 84 :共同匯流排 φ 1 〇〇 :多記憶體區快閃記憶體裝置 102:輸入/輸出介面 104，5 1 0, 530,610，510-1，5 10-2 ：配置暫存器 106 :控制邏輯電路 1 0 8 :命令解譯器 1 1 0 : I/O控制邏輯及狀態暫存器 1 1 2 :核心電路控制器 140, 408, 41 0 :核心控制器 φ 144:列及行預先解碼器 116-1，11 6A-1 :第一記憶體區 116-2, 116A-2 ··第二記憶體區 132 :鏈路介面 122 :感測放大器及分頁緩衝器 1 3 0 :控制介面 1 4 3 :列及行預先解碼器 200-1, 202-1, 204-1, 206-1, 200-2, 202-2, 204-2, 206-2, 200-2, 202-2, 204-2, 200, 202, 204, 206, 902, 904, 906, -91 - 200947444 908，952，954，956, 958 :記憶體面 150-1, 152-1，150-2，152-2:共同列解碼器 221-1, 221-2, 502, 522, 602, 502E, 502F-1, 502F-2, 502G-1，502G-2 :分頁大小配置器 220, 222, 224 ：分頁 406 :選擇器 422 :列解碼邏輯電路 424-1 -424-4:記憶體區塊驅動電路 428 :區塊解碼器 430, 430-1-430-k:列驅動器 450，452, 554, 560，654，660, 666 :反相器 454:重定電晶體 4 5 6 , 4 5 8 :致能電晶體 460, 5 72, 574, 578, 5 80, 670, 672, 674, 676 ：邏輯‘‘及 ，，閘 462, 474, 476, 480, 482 :傳輸電晶體 464 :升壓電晶體 466 :觸耦合電晶體 468 :嵌位電晶體 470, 550，552，556, 558，650，652, 656, 658, 662, 664 :邏輯“反及”閘 472 :電容 469 :端點 1 1 6B, 1 16C, 1 1 6D, 116E, 1 16F, 1 16G900, 950 ：記憶 200947444 體區 5 04, 524, 604:第一記憶體面選擇器 5 06, 5 26, 6 06 :第二記憶體面選擇器 508，528，608，508-1，508 -2:配置解碼器 700 :命令封包 702 :命令欄位 704 :位址欄位 0 706 :資料欄位 708 :裝置位址攔位 7 1 0 :操作碼欄位 910，912, 914, 960，962，964 ··歹!]編組 9 1 6, 9 1 8, 920 :記憶體區塊 504- 1, 504-2 :記憶體面選擇器

-93-

Claims (1)

1. 200947444 七、申請專利範園： 1 一種快閃記憶體裝置，包含： 配置成執行記憶體操作之一記憶體元件，該記憶體元 件包含至少兩個記憶體區，每一記憶體區具有區域核心電 路’該至少兩個記憶體區中之每一記憶體區具有可配置的 分頁力小’以便在記億體操作期間接收及提供具有不同分 頁大小的資料；以及 核心控制電路，該核心控制電路被配置成：接收對應 @ 於該等記憶體操作之控制信號，並回應所接收的該等控制 信號而同時控制該至少兩個記憶體區。 2 ·如申請專利範圍第1項之快閃記憶體裝置，進一 步包含用來接收列位址及記憶體區位址之一列預先解碼器 ’該列預先解碼器回應該記憶體區位址及該列位址，而提 供對應於該至少兩個記憶體區中之被選擇的一記憶體區之 被預先解碼的列位址。 3-如申請專利範圍第1項之快閃記憶體裝置，進一 © 步包含用來接收行位址及記憶體區位址之一行預先解碼器 ，該行預先解碼器回應該記憶體區位址及該行位址，而提 供對應於該至少兩個記憶體區中之被選擇的一記憶體區之 —被預先解碼的行位址。 4.如申請專利範圍第1項之快閃記憶體裝置，其中 該核心控制電路包含配置成接收對應於該等記憶體操作的 該等控制信號之至少兩個核心控制器，該至少兩個核心控 制器回應該等控制信號而同時操作該至少兩個記憶體區的 -94- 200947444 該區域核心電路。 5. 如申請專利範圍第4項之快閃記憶體裝置’進一 步包含一選擇器，用以回應一記憶體區位址而將該等控制 信號選擇性地傳送到該至少兩個核心控制器中之一被選擇 的核心控制器，該被選擇的核心控制器回應該等控制信號 而提供記憶體區控制信號。 6. 如申請專利範圍第5項之快閃記憶體裝置’進一 0 步包含一命令解譯器，用以接收命令’並將該命令解碼’ 以便提供該等控制信號及該記憶體區位址。 7. 如申請專利範圍第1項之快閃記憶體裝置’其中 該至少兩個記憶體區中之每一記憶體區包含兩個記憶體面 ，每一記憶體面具有被連接到位元線之NAND記憶單元串 、以及被連接到該等NAND記憶單元串中之每一 NAND記 憶單元串的快閃記憶單元之字元線。 8. 如申請專利範圍第7項之快閃記憶體裝置，其中 © 該等兩個記憶體面係分別鄰接一共用之列解碼器。 9 ·如申請專利範圍第7項之快閃記憶體裝置，其中 被連接到一字元線之該等快閃記憶單元構成具有一預定分 頁大小之一分頁單位。 I 〇·如申請專利範圍第9項之快閃記憶體裝置，其中 該可配置的分頁大小包含該等兩個記憶體面中之一記憶體 面的一單一分頁單位以及兩個分頁單位中之一者。 II ·如申請專利範圍第9項之快閃記憶體裝置，進一 步包含對應於該至少兩個記憶體區中之每一記憶體區之分 -95- 200947444 頁大小配置器，用以回應一位址而選擇性地致能啓動該等 兩個記憶體面中之每一記憶體面的至少一字元線。 12.如申請專利範圍第11項之快閃記憶體裝置，其 中該至少兩個記憶體區中之每一記憶體區包含該等分頁大 小配置器中之一分頁大小配置器。 1 3 ·如申請專利範圍第1 1項之快閃記憶體裝置，其 中該等兩個記憶體面中之每一記憶體面包含被該分頁大小 配置器致能之一列解碼器，該列解碼器以一全域列驅動信 Q 號驅動該至少一字元線。 14.如申請專利範圍第1 1項之快閃記憶體裝置，其 中該等兩個記憶體面係分別鄰接被該分頁大小配置器致能 之一共用列解碼器，用於以一全域列驅動信號驅動該至少 —字元線。 1 5 ·如申請專利範圍第1 4項之快閃記憶體裝置，其 中該共用列解碼器包含一列驅動器，用以回應該分頁大小 配置器提供的第一及第二致能信號而將該全域列驅動信號 0 選擇性地傳送到該至少一字元線。 16.如申請專利範圍第15項之快閃記億體裝置，其 中該列驅動器包含：一第一傳輸電晶體，用以回應該第一 致能信號而將該全域列驅動信號傳送到一第一字元線；以 及一第二傳輸電晶體，用以回應該第二致能信號而將該全 域列驅動信號傳送到一第二字元線。 1 7·如申請專利範圍第1 6項之快閃記憶體裝置，其 中該第一致能信號及該第二致能信號被驅動到高於該全域 -96- A 200947444 列驅動信號的電壓位準之一高電壓位準。 18. 如申請專利範圍第1 7項之快閃記億體裝置，其 中該共用列解碼器進一步包含一區塊解碼器，用以回應一 第一記憶體面選擇信號而提供作爲該第一致能信號之一主 控電壓’並回應一第二記憶體面選擇信號而提供作爲該第 二致能信號之一主控電壓。 19. 如申請專利範圍第1項之快閃記憶體裝置，其中 〇 該至少兩個記憶體區中之每一記憶體區包含四個記憶體面 ’每一記億體區具有被連接到位元線之NAND記憶單元串 、以及被連接到該等NAND記憶單元串中之每一 NAND記 憶單元串的快閃記憶單元之字元線。 20. 如申請專利範圍第19項之快閃記憶體裝置，進 一步包含對應於該至少兩個記憶體區中之一記憶體區之一 分頁大小配置器，用以回應一位址而選擇性地致能啓動該 至少兩個記憶體區中之一記憶體區的該等四個記憶體面中 φ 之每一記憶體面的至少一字元線。 21 .如申請專利範圍第20項之快閃記憶體裝置，其 中該至少兩個記憶體區中之一記憶體區的該等四個記憶體 面被配置爲一第一記憶體塊及一第二記憶體塊，該第一記 憶體塊及該第二記憶體塊分別具有鄰接一共用列解碼器的 記憶體面。 22.如申請專利範圍第2 1項之快閃記憶體裝置，其 中該分頁大小配置器回應一記憶體塊位址及一記憶體面位 址而將該等四個記憶體面中之每一記憶體面的至少一字元 -97- 200947444 線選擇性地致能啓動。 23. 如申請專利範圍第22項之快閃記憶體裝置，其 中被連接到一字元線的該等快閃記憶單元構成具有一預定 分頁大小之一分頁單位，且該可配置的分頁大小包含該等 四個記憶體面中之每一記憶體面的分頁單位之任何組合。 24. —種用來操作快閃記憶體裝置之方法，包含： 在具有一可配置的分頁大小之一第一記憶體區中執行 一第一記憶體操作；以及 當正在該第一記憶體區中執行該第一記憶體操作時， 在具有一可配置的分頁大小之一第二記憶體區中執行一第 二記憶體操作。 25 .如申請專利範圍第24項之方法，其中在該快閃 記憶體裝置之電力開啓時，配置一第一記憶體區分頁大小 及一第二記憶體區分頁大小。 26.如申請專利範圍第25項之方法，其中在該快閃 記憶體裝置的電力開啓之後，提供用來配置該第一記憶體 區分頁大小及該第二記憶體區分頁大小之分頁大小配置命 令。 2 7.如申請專利範圍第26項之方法，其中該等分頁 大小配置命令包含被儲存在對應於該第一記憶體區及該第 二記憶體區的配置暫存器中之配置資料。 28.如申請專利範圍第27項之方法，其中在執行該 第一記憶體操作及該第二記憶體操作之前及之後的任何時 間上，提供該等分頁大小配置命令。 200947444 29·如申請專利範圍第24項之方法，其中執行該第 一記億體操作包含配置一第一記憶體區分頁大小，且執行 該第二記憶體操作包含配置一第二記億體區分頁大小。 30·如申請專利範圍第29項之方法，其中執行該第 一記億體操作包含：接收其中包含對應於該第一記憶.體操 作的一操作碼以及對應於該第一記憶體區分頁大小的配置 資料之一第一命令。 〇 3 1.如申請專利範圍第29項之方法，其中執行該第 二記憶體操作包含：接收其中包含對應於該第二記憶體操 作的一操作碼以及對應於該第二記憶體區分頁大小的配置 資料之一第一命令。 32. 如申請專利範圍第24項之方法，其中該第一記 億體操作及該第二記億體操作包含一讀取操作、一程式化 操作、及一抹除操作中之一操作。 33. —種系統，包含： φ 一記憶體控制器’該記憶體控制器提供用來執行對應 的記億體操作之命令；以及 一記憶體系統，該記憶體系統具有至少一記憶體裝置 ，該至少一記億體裝置具有至少兩個記憶體區，該至少兩 個記憶體區中之每一記憶體區具有一可配置的分頁大小’ 且該至少兩個記憶體區中之每一記憶體區可被控制成同時 執行對應於該等命令之記憶體操作。 3 4.如申請專利範圍第33項之系統’其中該記憶體 系統包含： -99- 200947444 被連接到一共同匯流排之一第一記憶體裝置，該共同 匯流排被連接到該記憶體控制器；以及 被連接到該共同匯流排且被並聯到該第一記憶體裝置 之一第二記憶體裝置。 35. 如申請專利範圍第33項之系統，其中該記憶體 系統包含： 被串聯到該記憶體控制器之一第一記憶體裝置，且該 第一記憶體裝置具有用來接收該等命令之輸入端、及用來 提供該等命令之輸出端；以及 被串聯到該第一記憶體裝置之一第二記憶體裝置，且 該第二記憶體裝置具有用來接收該等命令之輸入端。 36. 如申請專利範圍第35項之系統，其中該第二記 憶體裝置具有用來將該等命令提供給該記憶體控制器之輸 出端。 37. 如申請專利範圍第33項之系統，其中該至少一 記憶體裝置包含： 核心控制電路，用以接收對應於該等命令之控制信號 ，該核心控制電路被配置成回應所接收的該等控制信號而 同時控制對應於該至少兩個記億體區中之每一記億體區的 區域核心電路。 38. 如申請專利範圍第37項之系統’進一步包含一 命令解譯器，用以將該等命令解碼，並提供該等控制信號 -100-