TW200933879A - Semiconductor storage device - Google Patents

Semiconductor storage device

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TW200933879A
TW200933879A TW098102793A TW98102793A TW200933879A TW 200933879 A TW200933879 A TW 200933879A TW 098102793 A TW098102793 A TW 098102793A TW 98102793 A TW98102793 A TW 98102793A TW 200933879 A TW200933879 A TW 200933879A
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Fujio Masuoka
Shintaro Arai
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Unisantis Electronics Jp Ltd
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Description

200933879 六、發明說明： 【發明所屬之技術領域】 本發明是關於半導體記憶裝置及其製造方法。 【先前技術】 為 了實現 LSI(Large-Scale Integration;大型積體 電路）的高積體化與高性能化，已提案有一種具有在半導體 基板的表面形成柱狀半導體層，且在柱狀半導體層的侧壁 以圍繞柱狀半導體層之方式所形成之閘極（gate)之縱型閘 Q 極電晶體的 SGT(Surrounding Gate Transistor:環繞閘極 式電晶體）（專利文獻1:曰本國特開平2-188966)。在SGT 中因汲極（drain)、閘極（gate)、以及源極（source)配置於 垂直方向，故與習知的平面型電晶體（planar type transistor)相比，可大幅縮小佔有面積。 當使.用SGT形成DRAM(動態隨機存取記.憶體）時，由於 可構成交叉點（cross point)型的記憶體單元陣列（memory cell array)，所以理論上可實現4F2的單元尺寸（cell ® size)。因此，與使用具有6F2或8F2的單元尺寸之習知的 平面型電晶體的DRAM相比，可大幅地縮小單元尺寸。因 此，使用SGT的DRAM(以下表示為SGT-DRAM)非常有希望作 為以高積體化為最重要課題之DRAM或同時搭載有需要大 容量化的快取（cache)用記憶體之CPU等之記憶體。專利文 獻1及專利文獻2係顯示有SGT-DRAM之習知例。以下針對 此等習知例來說明。 使用第60圖（a)的俯視圖及（b)的鳥瞰圖來說明專利 3 319916R1 200933879 -文獻1的SGT-DRAM。參照第60圖（a)的俯視圖，在字線（w〇rd line)701與位元線（bit line)7〇2的交點上形成有柱狀矽 層703 ’使用該柱狀矽層形成有選擇電晶體Qm7(>此外，在 選擇電晶體的上部形成有電容元件cm7。因此，在位元線 •與字線的交點存在記億體單元，構成交叉點型單元。參照 第60圖（b)的鳥瞰圖，位元線是藉由N+擴散層7〇2所形成， 子線701疋藉由多晶矽（p〇iysilic〇n)所形成。柱狀矽層 703是藉由在由字線的上部所形成的接觸孔（c〇ntact ❹中使閘極絕緣膜及矽膜予以磊晶成長（epitaxial growth) 而形成，構成選擇電晶體Qm7。此外，在選擇電晶體Qm7 的上部形成有與習知的堆疊同樣的電容元 件Cm7。在該習知例中雖然記憶體單元面積小至4F2，但具 有如以下的問題點：因位元線是藉由N+擴散層7〇2所形 成，·故與一般在具有習知的，或8F2..的單元尺寸之DRam 所使用的鎢等之金屬膜相比，電阻非常高。特別是在該 ❹SGT-DRAM中為了實現4F2的單元尺寸，因位元線必須以最 小尺寸（F)形成，故隨著微細化的進行’因位元線電阻的増 加所造成的DRAM動作速度的降低會變大，今後很難達成所 要求的DRAM的動作速度。 專利文獻2係顯示已考慮此問題點之SGT-DRAM。使用 第61圖（a)的俯視圖及（b)的剖面圖來說明專利文獻2的 SGT-DRAM。參照第61圖（a)的俯視圖及（b)的剖面圖，因在 該DRAM單元中電容接觸窗805由柱狀矽層803的上部引出 至旁邊’故單元尺寸比專利文獻1.還大，變成8F2左右。值 4 319916R1 200933879 -是，諫元線802可藉由多晶石夕化鶴（tungstenp〇iycide) 化物aungsten silicide)與多晶石夕的疊層膜）所形 成，故為比_散層還低電阻，可抑制起因於專利文獻工 中的位元線電阻的增加所導致DRAM動作速度的下降。 但是，在該習知例中具有如以下之問題點：與專利文獻 1 _樣’柱狀_ _是在閘極電極的上部形成接觸孔， 並在接觸孔中使錢多晶鹤之位元線成長而形成。因該 矽是在電晶體形成用的熱處理後變成多晶石夕，故在柱狀石夕 ❿層產生許多石夕的粒界（grainboundary)等缺陷。因DRAM的 良率（yield)對電晶體的缺陷所產生的接面漏電（細cti〇n leakage)非常減’故在上述製造方法巾⑽確保充分的 良率因此’在專利文獻2的SGT-DRAM中雖然位元線可低 電阻化，但因很難確保充分的良率，故很難實用化。 作為解決上述位元線之高電阻化之手段，係考慮減少 連接於位元線的記憶體單元數，並縮小位元線的長度。在 ❹使用平面型電晶體的Dram中，位元線是以低電阻的金屬膜 所形成，通常在一條位元線連接有256個或512個左右的 忑隐體單元。例如只要能將連接於一條位元線的記憶體單 =減少至32個或64個左右，即使使用高電阻的位元線也 此抑制動作速度的降低。但是，當減少連接於位元線的記 : 元的數目來減小DRAM單元陣列的尺寸時，由於周邊 電路或多餘的面積會增加，故晶片面積大幅地增大。 [專利文獻1]日本國特開平7-99311號公報 [專利文獻2]日本國特開平7-244414號公報 5 319916R1 200933879 . 【發明内容】 (發明所欲解決之課題） 由於上述的問題點，為了使SGT-MAM實用化，必須實 現記憶體單元尺寸縮小至处2左右、而位元線為低電阻、並 • 且可確保充分的良率之記憶體單元構造。 使位元線低電阻化之手段有：第一、如專利文獻2般， =吏用低電阻的材料之方法，第二、藉由低電阻的配 ϋ線）實質上予以低電阻化之方法。在本發 r 方法是使繼低電阻的配線層來概褙第:位元& 本發明提供—種在記憶體單元 1 g 配線層來襯褙由擴散層所形成的高電阻更低電阻的 質上予以低電阻化，且將多餘 的位元線’藉此實 記憶體單元構造。 、3加抑制於最小限之 ◎(解決課題之手段） 本發明的第一態樣的半導體記 極、閘極、以及源極配置於柱狀矽岸〜裝置是使用具有汲 電極圍繞柱狀半導體層的構造之/的垂直方向，且閘極 徵為： 皱型電晶體而構成.，其特 在記憶體單元陣列部中，形成 接於感測放大器（senseampnfi由第—層所構成且連 與前述第-層不同的層所構成且位力線’ u及由 並比前述第-位元線還低電阻的第接於前述感測放大器， 年〜位元線；在第一位元 319916R1 6 200933879 _ 線上前述縱型電晶體是形成一列；前述縱型電晶體的閘極 電極是形成配線於與前述第一位元線垂直方向之字線；前 述縱型電晶體包含用以選擇記憶體單元的第一電晶體及用 以連接前述第一位元線與前述第二位元線之第二電晶體； , 在記憶體動作中，上述第二電晶體會變成導通（on)，藉此 使前述第一位元線藉由前述第二位元線予以襯褙，且前述 第一位元線及前述第二位元線會實質上形成低電阻的位元 線。 〇 本發明的第二態樣的半導體記憶裝置，其特徵為在上 述第一態樣中，前述第一電晶體及第二電晶體具有相同構 造及佈局（layout) 〇 本發明的第三態樣的半導體記憶裝置，其特徵為在上 述第一態樣或第二態樣中，前述半導體裝置的記憶體單元 陣列為字線與位元線互相正交而構成，且在字線與位元線-· 的交點形成有記憶體單元之交叉點型單元陣列。 本發明的第四態樣的半導體記憶裝置，其特徵為在上
Q 述第一態樣至第三態樣的任一態樣中，前述半導體裝置的 記憶體單元為包含一個第一電晶體及一個電容元件之動態 記憶體。 本發明的第五態樣的半導體記憶裝置，其特徵為在上 述第一態樣至第四態樣的任一態樣中，在前述第一電晶體 上形成有第一接觸窗，且第一接觸窗是連接於形成於第一 接觸窗上部的電容元件，在前述第二電晶體上形成有第二 接觸窗，且前述第二接觸窗是連接於形成於比形成在第二 7 319916R1 200933879 接觸窗上部的電容元件還下層之第二位元線，且在第二位 元線之間第一接觸窗以不與第二位元線接觸之方式而形 成。 本發明的第六態樣的半導體記憶裝置，其特徵為在上 , 述第五態樣中，為了在前述第二電晶體上保持記憶體單元 陣列内的電容元件的規則性，而形成有實質上未被使用的 虛擬的（dummy)電容元件。 本發明的第七態樣的半導體記憶裝置，其特徵為在上 ❹述第一態樣至第四態樣的任一態樣中，在前述第一電晶體 上形成有第一接觸窗，且第一接觸窗是連接於形成在第一 接觸窗上部的電容元件，在前述第二電晶體上形成有第二 接觸窗，且前述第二接觸窗是透過在形成於第二接觸窗上 部的電容元件的電極所形成之接觸孔而被引出至電容元件 的上部，並與由形成於電容元件的上層之配線層所構成的 第二位元線連接。 本發明的第八態樣的半導體記憶裝置，其特徵為在上 〇 述第一態樣中，第一位元線與第二位元線不透過第二電晶 體，而是透過全體由擴散層所構成，且在周圍未形成有閘 極電極之柱狀半導體層而連接。 本發明的第九態樣的半導體記憶裝置，其特徵為在上 述第一態樣中，第一位元線與第二位元線不透過第二電晶 體，而是透過接觸窗直接連接。 本發明的第十態樣的半導體記憶裝置，其特徵為在上 述第一態樣中V前述第一層是形成於塊狀珍基板（bulk 8 319916R1 200933879 . silicon substrate)上。 【實施方式】 在本發明中解決上述課題之手段，是在每個連接於位 元線上之16個或32個記憶體單元，在記憶體單元陣列内 插入襯褙用單元，且在襯褙用單元中藉由以更低電阻的位 元線來襯褙由N+擴散層所形成的高電阻的位元線，而實質 的降低位元線電阻。但是，在使用上述的襯褙用單元的情 形中，當襯褙用單元的佈局為與記憶體單元陣列内的一般 〇 的記憶體單元不同的佈局或構造時，由於微影 (1 i thography )或蝕刻（e t ch i ng )造成的尺寸或形狀的變動 之影響’有鄰接於襯褙用單元的記憶體單元的特性會產生 變動之虞。因此，襯褙用單元具有與一般的記憶體單元極 度相同的佈局及構造較佳。在本發明中提出一種記憶體單 元構造，係形·成具有與一般的記憶體單元極度杻同的佈局 及構造之襯褙用單元，藉此不會對鄰接的記憶體單元的特 性造成影響，而實質的降低位元線電阻。 ❹[實施例一] 在本實施例中’因襯褙用單元部的選擇電晶體及電容 元件的佈局及構造與—般的記憶體單元相同，故針對鄰接 於襯禎1用單元部之記憶體單元的特性不會受到形成襯褙用 單元部所造成的特性變動等影響之SGT-DRAM來進行說明。 第1圖係顯示習知的交叉點型SGT-DRAM的記憶體單元 陣列及一部分的阔邊電路的等效電路。記憶體單元是形成 於全部的位元線及字線WL的交點。位元線連接於周邊 9 319916R1 200933879 _ 電路之感測放大器SA，字線連接於周邊電路之字線驅動器 WD。第2圖係顯示形成於位元線BL與字線WL的交點之記 憶體單元的等效電路。一般的記憶體單元MC是由用以儲存 電荷之一個電容元件Cm與用以傳送電荷之選擇電晶體Qm 所構成。藉由在電容元件Cm儲存有電荷而記憶資料 (data)，且記憶於電容元件Cm的資料是藉由選擇電晶體
Qm的閘極電極之字線WL導通（on)而被位元線BL讀出，所 讀出的信號係藉由連接於位元線的感測放大器所放大。 ❹ 第3圖係顯示本實施例中的SGT-DRAM的記憶體單元陣 列及一部分的周邊電路的等效電路。在該等效電路中因籍 由高電阻的N+擴散層所形成的位元線BLal是透過由金屬 等所形成的低電阻的位元線BLbl予以襯精，故實質上位元 線被低電阻化。位元線是透過形成於記憶體單元陣列内的 襯褙用單元部DA1的襯褙用單元予以襯褙。·· 第4圖係顯示本實施例中一般的記憶體單元MCI及襯 褙用單元DC1的等效電路。一般的記憶體單元MCI是由用
Q 以儲存電荷之一個電容元件Cml與用以傳送電荷之選擇電 晶體Qml所構成。動作與第2圖的情形一樣。襯褙用單元 DC1是由用以連接由N+擴散層所形成的高電阻的位元線 BLal與低電阻的位元線BLbl之襯稽用電晶體Qdl所構成。 於記憶體動作時在襯褙用電晶體Qdl的字線DWL1施加特定 的電壓，故在記憶體動作時電晶體Qdl會變成導通。因此， 因透過襯褙用電晶體Qdl來連接高電阻位元線BLal與低電 阻位元線BLbl，故位元線實質上被低電阻化。 10 319916R1 200933879 .圖。U視^㈣本實施财的記憶體單元陣列的俯視 DM:第顯示有一般的記憶體單元部及㈣ 第6圖係顯示橫穿第5圖的俯视 憶體單元部及概褙用單元部之切斷面“，己 第7圖係顯示一般的記憶體單元部之仰二: 圖來單元的俯視 〇 成的-電阻广 擴散層103所構 成的间電阻的仅元線BLal是配線於橫方向。在 =Γ下部擴散層103上形成有用以存取記憶體; Γο ^ 的周圍形成有閘極絕緣膜107及閘極電極1〇8，由自閘 =極，閘極配線108a所構成的字線WL1是配線於縱 =向二在構成選擇電晶體Qml的柱狀矽層1〇4的上部形成 電谷接觸窗109’電容接觸窗⑽連接於電容元件d 〇 襯褙用單元部⑽中，於下部擴散層103上形成有 124的周^如1 °在構成㈣用電晶體Qdl的柱狀石夕層 杯雷Y形成有間極絕緣膜107及閘極電極108,由自閘 配線128a所構成的襯精用字線顧是 的上w/。在形成襯剌電晶體Qdl的柱狀㈣124 接於=有位元線接觸窗129，位元線接觸請是連 電阻的位元^形成的低電阻的位元線U3BLbl。此外，低 電容接觸窗形成般的記憶體單元部之 式疋配線於橫方向。如此，經由襯精 319916R1 11 200933879 用電晶？di ’由下部擴散層103所構成的高電阻的位元 線BLal是透過低電阻的位元線BLbl予以概精。 —在襯稽用單元部中因電晶體及電容元件二佈局及構造 ，全與1的記憶體單元相同，故不會產生因形成概稽用 早=而w成的鄰接的記憶體單元的選擇電晶體或電容元件 ^寸性變動。因此’可僅追加最低限度的襯精用單元面積 來將位元線予以襯褙而低電阻化。 Ο 接著，參照第6圖、第7圖及第8圖，針對剖面構造 來說明。 在埋入氧化膜101上形成有高電阻的位元線BLal之下 部擴散層（第一層）103。在第6圖及第7圖所示的一般的記 憶，單元部中，於下部擴散層103上形成有用以存取記憶 體單π»用的選擇電晶體Qua。在構成選擇電晶體Qml的柱 狀矽層104的周圍形成有閘極絕緣膜1〇7及閘極電極1〇8, 藉由自閘極電極延伸的閘極配線108a來形成字線WL。在 ◎構成選擇電晶體Qml的柱狀矽層104的上部形成有上部擴 散層105,在上部擴散層上形成有電容接觸窗1〇9。此外， 電谷择觸窗109連接於電容元件Cmi。電容元件Cml是由 下部電極11〇、電容絕緣膜ill及上部電極112所構成。 在第6圖及第8圖所示的襯褙用單元部DM中，於下 部擴散層103上形成有襯精用電晶體如。在構成襯稽用 電晶體Qdl棘狀石夕層124的周圍形成有閘極絕緣膜1〇7 及閘極電極108 ’且藉由自閘極電極延伸的閑極配線128& 來形成襯褙用字線DWU。在形成襯褙用電晶體Qdl的柱狀 319916R1 12 200933879 -石夕層124的上部形成有上部擴散層1〇5,在上部擴散層ι〇5 的上部形成有位元線接觸窗129。此外，位元線接觸窗129 疋連接於以金屬膜（第二層）所形成的低電阻的位元線 113BLbl。為了在位元線上保持電容元件的佈局的規則性， 形成有虛擬的電容元件Cdl。 以下參照第9圖至第22圖說明用以製造本實施例的製 造方法之一例。在各圖中（a)為記憶體單元陣列的俯視圖， (b)為橫穿單元陣列内的一般的記憶體單元部及襯褙用單 ❹元部之切斷面A-A’中的剖面圖，（c)為記憶體單元陣列内 的一般的記憶體單元部之B-B’中的剖面圖。 如第9圖所示，使用在埋入氧化膜ιοί上形成有 S0I(Silic〇n-0n-Insulat〇r :絕緣層上覆矽）層膜厚 2〇〇nm 左右之soi基板。在soi層上形成氮化矽膜的遮罩(mask) 層’並利用微影來進行圖案化（patterning)及餘刻， 藉此形成選擇電晶體用柱狀矽層1〇4及襯褙部柱狀石夕層 〇 124。此外’選擇電晶體用柱狀石夕層1〇4及襯精部的柱狀石夕 層124是以完全相同的佈局及構造所形成。在蝕刻後於柱 狀半導體底部以50nm左右的膜厚形成平面狀矽層1〇2a。 如第ίο圖所示’藉由蝕刻來分離平面狀矽層1〇2a以 形成線狀矽層102 〇 、如第η圖所示，藉由離子注入等在平面狀矽層102a 注入雜質，形成高電阻的位元線BLal之N+下部擴散層 1〇3。此時，調整注入條件，俾使雜質到達埋入氧化膜， 且雜質覆蓋柱狀矽層的底部而分布較佳。此外，藉由氮化 319916R1 13 200933879 石夕膜120使雜質不會導人柱㈣層上部。 如第12圖所示’在形成閘極絕緣膜107後，將閘極 導電膜嶋埋入柱切層間而成膜^ 如* 13 圖所示，藉由 CMP(Chemical Mechanical P〇llShing ’化學機械研磨）研磨閘極導電膜108b、柱狀矽 層上部的閘極絕_ 1Q7，使酿頂部平坦化。
藉由CMP 使間極頂部平坦化，可實現良好的閘極形狀，並可抑制閘 極長度的變動。在進行⑽_，將柱狀♦層上部的氮化石夕 膜遮罩120當作CMP的阻止層（st〇pper)來使用。藉由將氮 化石夕膜鮮120當作cMP阻止層來錢，可再現性佳地控 制CMP研磨量。 如第14圖所不’為了決定閘極長度，將閘極導電膜 l〇8b予以深侧（etch bad〇，形成柱狀♦層侧壁㈣極 電極。此時’為了將氮切顏罩㈣減少抑制在最小限 度’對氮化發膜遮罩12G使用選擇比高的餘刻條件。 Ο 如第15圖所示，藉由形成氮化石夕膜並進行深姓刻， 在閘極的上部形成氮化矽膜側壁（sidewall)ii5。因氮 膜側壁115的膜厚會變成閘極電極的膜厚，故調整^ 膜的成賴厚及深蝴量，並驢最㈣氮化㈣側 厚’俾使成為所要的閘極膜厚。 、 如第16圖所示，塗佈光阻（resist)或多阻，择 微影及光阻116形成字線等之閘極配線圖案。 精由 如第Π圖所示’將光阻116作為遮罩，飯刻間極導 膜及閘極絕緣膜，形成閘極電極1G8及閘極配線⑽導電 Q j 319916R1 14 200933879 • 128a)。 如第18圖所示，藉由濕蝕刻（wet etch)或乾蝕刻（dry etch)去除柱狀石夕層上部的氮化销12〇 &氮化石夕膜侧壁 如第19圖射，藉由雜質注人等在柱狀♦層的 導入P或As等之雜質’形成料下部擴散層1〇5。 ❹ 如第2〇圖所示，形成層間膜之氧化石夕膜，在襯褙用 柱狀石夕層124的上部形成位元線接觸窗129。 如第21圖所示，形成由金屬臈所構成的低電阻的位元 線材料，藉由微影及_形成位元線113。位元線⑴^ 連接於位元線摘窗129，且料接觸在下—製程形成= 電容接觸窗之方式形成於電容接觸窗間。 如第22圖所示，在形成層間絕緣膜之氧化發膜後，在 -般的記憶體單元的柱狀料104上部形成電容 109。 〇 如第23圖所示’藉由與用於習知的堆疊(stack)型 DRAM —樣的方法，形成由下部電極11〇、絕緣膜m、以 及上部電極112所構成的電容元件。在襯褙部中為了保持 記憶體單元陣列内的電容元件的規則十生，形成虛擬的電容 元件。 如上述，在本實施例中，即使在襯褙用單元部中，柱 狀矽層及電谷元件的佈局也完全與—般的記憶體單元部相 同。因此，因鄰接於襯褙用單元部之記憶體單元的選擇電 晶體及電容元件完全不受到因形成概精用單元部所造成的 319916R1 15 200933879 .影響，故可藉由僅追加最低限度的襯褙用單元的面積來襯 褙位元線而予以低電阻化。 為了讓使用本實施例的DRAM穩定動作，需將實質的位 元線電阻抑制在由感測放大器的能力所能估計到的位元線 電阻的最大值（Rmax)以下。第24(a)圖係顯示習知構造中 的位元線電阻，第24(b)圖係顯示使用本實施例的情形的 位元線電阻的示意圖。在第24(b)圖中，假設在每η個記 憶體單元進行襯褙，並將每η個記憶體單元的高電阻位元 Ο 線（BLal)的電阻值設為Ra=Ral=Ra2=..·Ram，將低電阻位元 線（BLbl)的電阻值設為Rb=Rbl=Rb2=…Rbm，將襯褙用選擇 電晶體的導通電阻設為Rd。此外，將連接於每一位元線的 記憶體單元的個數設為mxn個。 首先’在第24(a)圖所示的習知構造中，由感測放大 器（SA)至最遠·的記憶體單元之位元線電阻係成為..mxRa。在 一般的DRAM中，因大多於位元線連接有256個左右的記憶 體單元，故位元線電阻mxRa變成非常高的電阻，為了滿足 Rmax>mxRa的關係，需大幅降低連接於位元線的記憶體單 元數。 其次’在第24(b)圖所示的本實施例中，因在由擴散 層匠形成的局電阻位元線的電阻Ra與由金屬所形成的低 電阻位元線的電阻Rb之間成立Ra》Rb的關係，由電容元 件讀出的電荷透過低電阻位元線到達感測放大器，故由感 測放大器（SA)至最遠的記憶體單元之位元線電阻成為大約 (m-l)xRb+Rd+Ra/2 左右。在該公式中的 mxRb、Rd 及 Ra/2 319916R1 16 200933879 的值中，電路構成可減小副作用而調整者為Ra，故為了使 上述關係式成立，需調整Ra的值，亦即將η的值調整成最 佳的值。若加大η的值，雖然能改善記憶體單元的面積效 率但位元線電阻會增加，若減小η的值，雖然記憶體單元 的面積效率惡化，但位元線電阻會減少。因此，η的值需 考慮記憶體單元的使用效率與位元線電阻的折衷 (trade-off)來最佳化。這種最佳化的方法不僅在本實施例 中，在以下所示的其他的實施例也一樣。 ❹ 在本實施例中，較佳為將位於記憶體單元陣列的最外 周之記憶體單元作為襯褙用單元。此原因為位於最外周的 記憶體單元因佈局的不規則性造成特性而造成特性與單元 陣列内部的記憶體單元特性不同，故通常不當作記憶體單 元使用。藉由將位於最外周的記憶體單元當作襯褙用單元 使用，可有效地使用以往當作虛擬圖案配置而成為晶片 (chip)面積增加的主要原因之最外周的記憶體單元。 ^ [實施例二] 〇 在實施例一中高電阻的位元線是藉由形成記憶體單元 陣列内專用的低電阻的位元線層來襯褙而低電阻化，而在 本實施例中則是顯示使用周邊電路部與共通的第一層配線 來襯褙由擴散層所形成的高電阻的位元線之SGT-記憶體單 元構造。在本實施例中因無需形成記憶體單元陣列内專用 的位元線層，故可削減製程數。 此外，在本實施例中雖然襯褙用單元的電晶體的佈局 及構造與一般的記憶體單元相同，但因電容元件未形成於 17 319916R1 200933879 襯褙用單元部，故電容元件的佈局在襯褙用單元部中變成 不規則。因此，鄰接於襯褙用單元的記憶體單元的電容元 件的特性與其他的記憶體單元相比有變動的可能性，但透 過 0PC(0ptical Proximity Correction:光學鄰近修正）的 最佳化或蝕刻條件的調整，可將鄰接於襯褙用單元的記憶 體單元的電容元件的佈局及構造調整成與其他的記憶體單 元同等。 本實施例的記憶體單元陣列與記憶體單元的等效電路 〇及利用襯褙之位元線低電阻化的機構係與實施例一的情形 一樣。 苐25圖係顯示本實施例中的記憶體單元陣列的俯視 圖。在俯視圖顯示有一般的記憶體單元部及襯褙用單元部 DA2。第26圖係顯示橫穿第25圖的俯視圖中的一般的記憶 體單元部及襯褙單元部之切斷面A_A，.的剖面構造，第27 圖係顯示一般的記憶體單元部之B-B，中的剖面構造，第 28圖係顯示襯褙用單元部之c-C，中的剖面構造。 首先，參照第25圖及第26圖，針對記憶體單元的俯 視圖來說明。在埋入氧化膜201上由下部擴散層203所構 成的高電阻的位元線BLa2是配線於橫方向。 在一般的記憶體單元部中，於下部擴散層（第一 層）203上形成有用以存取記憶體單元的選擇電晶體Qm2。 在構成選擇電晶體Qm2的柱狀矽層204的周圍形成有閘極 絕緣膜207及閘極電極208，由閘極電極延伸的閘極配線 208a所構成的字線WL2是配線於縱方向。在構成選擇電晶 18 319916R1 200933879 體Qm2的桎狀矽層204的上部形成有第一接觸窗209，在 第一接觸窗209連接於電容元件Cm2的襯褙用單元部DA2 中，於下部擴散層203上形成有襯稽用電晶體Qd2。在構 成襯稽用電晶體Qd2的柱狀矽層224的周圍形成有閘極絕 緣膜207及閘極電極208’由閘極電極延伸的閘極配線228a 所構成的襯褙用字線DWL2是配線於縱方向。在形成襯褙用 電晶體Qd2的柱狀石夕層224的上部形成有第一接觸窗2〇9, 第一接觸窗209是連接於在形成於電容元件的上部電極之 ❾接觸孔216内所形成之第二接觸窗215，第二接觸窗215 是連接於由第一層配線（第二層）所形成的低電阻的位元線 213BLb2。如同上述，經由襯褙用電晶體Qd2，由N+擴散層 203所構成的高電阻的位元線BLa2是透過由第一層配線所 形成的低電阻的位元線BLb2予以襯褙。 在襯褙用單元部中因電晶體的佈局及構造完全與一 般的記憶體單元相同，故不會發生因形成襯褙用單元造成 ◎ 鄰接的記憶體單元的選擇電晶體的特性變動。此外，因必 須在電容元件的上部電極212形成接觸孔216，故鄰接於 襯稽用單元部之記憶體單元的電容元件的佈局會受到電容 元件佈局的不規則所成的影響。但是，透過〇PC(Optical Proximi ty Correct ion:光學鄰近修正）的最佳化或蝕刻條 件的調整，可配合電容元件的佈局及構造。此外，在本實 施例中因低電阻的位元線是由第一層配線213所形成’無 須形成如實施例一的記憶體單元内專用的位元線層’故可 削減製程數。 19 319916R1 200933879 接著’參照第26圖、第27圖及第抑固ALjLr 造來說明。 岐心圖，針對剖面構 在埋入氧化膜201上形成有高電阻的位元線 下部擴散層203 〇 ^ 在第26圖及第27圖所示的—般的記憶體單元部 於下部擴散層203上形成有用以存取記憶體翠元 晶體在構成選擇電晶體㈣陳切層綱 Ο Ο 形成有閘極絕緣膜207及閘極電極2〇8， 用固 柯田目閘極電極 延伸的閘祕線2G8a來形成字線WL。在構成選 Qm2的柱㈣㈣4的上部形成有上部擴散層·，在= 擴散層上形成有第-接觸窗209。此外，第一接觸窗· 是連接於電容元件Cm2。電容元件Cm2是由下部電極2ι〇、 電容絕緣膜211及上部電極212所構成。 在第26圖及第28圖所示的襯褙用單元部da2中，於 下部擴散層2G3上形成有襯精用電晶體⑽。在構成概稽 用電晶體Qd2的柱狀石夕| 224的周圍形成有閘極絕緣膜2〇7 及閘極電極208，藉由自閘極電極延伸的閘極配線228&來 形成襯褙用字線D W L 2。在形成襯制電晶體Q d 2的柱狀石夕 層224的上部形成有上部擴散層2〇5,在上部擴散層2〇5 的上部形成有第-接觸窗209。此外，第一接觸窗2〇9是 透過形成於電容元件的上部電極212的接觸孔216而連接 於低電阻的位元線之第一配線層213。 _以下參照第29圖至第33圖說明用以製造本實施例的 製造方法的i。在本實_中因至第—接觸窗形成為止 319916R1 20 200933879 •是與實施例-相同的製程 以後的製程。在以下的圖中，的第2〇圖 ® » (b)Ai^^ « - sr 隱體單元陣列的俯視 a 為板穿早兀陣列内的一般 - 單元部之切斷面A-A’中的剖面圖 内的-般的記憶趙單元部之b-f中的剖面圖隐雜早_列 如第29獨所示，形成層間臈之氧化 ❹ 2的24記ΓΓ單元部之柱㈣層m的上部及襯邮柱狀石夕層 224的上部形成第一接觸窗209。 ^第3G圖所示，藉由與用於f知的堆疊型醜一樣
Hr由下部電極210、絕緣臈211、以及上部電極 212所構成的電容元件Cm2。在襯褙部的 形成電容元件Cm2。 3上未 如第31圖所示，在襯褙部雜狀硬層上的上部電極上 形成接觸孔216。 ._ 如第32圖所示，在襯褙部柱狀矽層上以貫通形成於上 ❹。卩電極之接觸孔216之方式來形成第二接觸窗215。 如第33圖所示，在第二接觸窗215上形成低電阻的位 元線之第一配線層213。 [實施例三] 在本實施例中’係顯不非由電晶體來進行位元線的概 褙’而是藉由由高濃度的N+擴散層所形成的柱狀梦層來進 行位元線的襯褙之SGT-DRAM的構造。 在本實施例中，使用周圍的閘極電極及閘極絕緣膜藉 由钱刻去除，且高濃度地摻雜（doped)有雜質的柱狀石夕層來 21 319916R1 200933879 _ 襯褙位元線。因此，能以比使用電晶體來襯褙的實施例一 與實施例二的情形還低的電阻來連接高電阻的位元線與低 電阻的位元線。 第34圖係顯示本實施例中的SGT-DRAM的記憶體單元 陣列及一部分的周邊電路的等效電路。在該等效電路中， 因由高電阻的Μ擴散層所形成的位元線BLa3是透過更低 電阻的位元線BLb3予以襯褙，故位元線實質上被低電阻 化。位元線是透過形成於記憶體單元陣列内的襯褙用單元 Ο 部DA3之襯褙用單元予以襯褙。 第35圖係顯示本實施例中的一般的記憶體單元MC3及 襯褙用單元DC3之等效電路。一般的記憶體單元MC3是由 用以儲存電荷之一個電容元件Cm3與用以傳送電荷之選擇 電晶體Qm3所構成。動作與第2圖的情形一樣。襯褙用單 元DC3是由摻雜有高濃度的雜質的柱狀矽層Qd3所構成， 該柱狀矽層Qd3係用以連接由N+擴散層所形成的高電阻的 位元線BLa3與低電阻的位元線BLb3。與到此為止的實施
Q 例不同，因不需要襯褙用電晶體的字線，故可使電路構成 簡略化。 第36圖係顯示本實施例中的記憶體單元陣列的俯視 圖。在俯視圖顯示有一般的記憶體單元部及襯褙單元部 DA3。此外，第37圖係顯示橫穿第38圖的俯視圖中的一般 的記憶體單元部及襯褙用單元部之切斷面A-A’的剖面構 造，第38圖係顯示一般的記憶體單元部之B-B’中的剖面 構造，第39圖係顯示襯褙用單元部之C-C’中的剖面構造。 22 319916R1 200933879 . 首先，參照第36圖及第37圖針對記憶體單元的俯視 圖來說明。在埋入氧化膜301上，由下部擴散層303所構 成的高電阻的位元線BLa3是配線於橫方向。 在一般的記憶體單元部中，於下部擴散層3〇3上形成 有用以存取記憶體單元的選擇電晶體Qm3。在構成選擇電 晶體Qm3的柱狀梦層3 04的周圍形成有閘極絕緣膜3 0 7及 閘極電極308，由自閘極電極延伸的閘極配線308a所構成 的字線WL3是配線於縱方向。在構成選擇電晶體Qm3的柱 Ο 狀矽層304的上部形成有電容接觸窗309，且電容接觸窗 309是連接於電容元件Cm3。 在襯褙用單元部DA3中，於下部擴散層3〇3上形成有 襯褙用柱狀矽層Qd3。藉由蝕刻去除形成於襯褙用柱狀矽 層Qd3的周圍之閘極絕緣膜及閘極電極，且柱狀石夕層_ 整體摻雜有高濃度的嶋質。在襯褙用柱狀石夕層._的上 部形成有位元線接觸窗329，且位元線接觸窗329是連接 於以金屬膜形成的低電阻位元線3l3BLb3。如同上述，因 經由襯褙用柱狀石夕層Qd3，由N+擴散層3〇3所構成的高電 阻的位元線BLa3是透過低電阻的位元線漏予以觀褚， ^如實把爿及只施例一般，能比藉由電晶體連接的情形 還降低襯褙用的連接部的電阻。 纟襯褙用單^部中因柱狀㈣及電容元件的佈局及構 造完全與-般的記憶體單元相同，故不發生因形成概褚用 早㈣造成鄰接的記憶體單元的選擇電晶體或電容元件的 特性變動。 319916R1 23 200933879 * 接著，參照第37圖、第38圖及第39圖，針對剖面構 造來說明。 於埋入氧化膜301上形成高電阻的位元線BLa3之下部 擴散層303。 在第37圖及第38圖所示的一般的記憶體單元部中， 於下部擴散層（第一層）3〇3上形成有用以存取記憶體單元 的選擇電晶體Qm3。在構成選擇電晶體Qm3的柱狀矽層3〇4 的周圍形成有閘極絕緣膜3〇7及閘極電極3〇8，藉由自閘 ❹極電極延伸的閘極配線308a形成有字線WL3。在構成選擇 電晶體Qm3的柱狀矽層304的上部形成有上部擴散層3〇5, 在上部擴散層上形成有電容接觸窗3〇9。此外，電容接觸 窗309連接於電容元件Cm3。電容元件Cm3是由下部電極 310、電容絕緣膜311及上部電極312所構成。 在第_ 37圖及第39圖所示的襯褙用單元部DA3中，於 下部擴散層303上形成有襯褙用柱狀矽層Qd3。藉由蝕刻 ❹去除形成於襯褙用柱狀矽層Qd3周圍的閘極絕緣膜及閘極 電極，且柱狀矽層Qd3整體摻雜有高濃度的N+雜質。在柱 =矽層324的上部形成有位元線接觸窗329，位元線接觸 窗329是連接於以金屬膜（第二層）所形成的低電阻位元線 \13BLb3。為了在位元線上保持電容元件的佈局的規則性， 形成有虛擬的電容元件Cd3。 以下參照第4〇圖、第41圖說明用以製造本實施例的 製k方法之一例。在本實施例中因至閘極電極及閘極配線 形成製程為止是與實施例—相同的製程，故顯示第18圖以 319916R1 24 200933879 •後的製程。在各圖中⑷為記憶體 為橫穿單元陣列⑽-般的記储單侮視圖，⑻ 之切斷面Α〜Α，中的剖面圖，（〇 =及_用單元部 憶體單^部之B-B,巾的剖面圖Γ 歹内的一般的記 碎層似周圍的閉極電極及閉極配線任叫除形成於柱狀 ο 如第41圖所示’在—般的記憶 等在柱狀石夕層導入P或As等的雜質中：由雜質注入 3〇5。針對襯精用柱狀石夕層324,若有需HN+下部擴散層 俾使整體摻雜有高濃度的_質。則進行追加注入， 以後的製程與實施例一相同。 稽二St在本實施例中與實_〜樣，即使在概 記情體Γ-Γ 及電容元件的佈局也完全與一般的 〇 體ΐ元因此’因鄰接於概稽用單元部之記憶 單元體及電容元件完全不受到因形成襯褙用 必口所造成的影響’故在記憶體單元陣列内不會增加非 f 0面積，可實現由位元線的襯精產生的低電阻化。 W此外，因在本實施例中高電阻的位元線303及低電阻 郝=線313是透過藉由高濃度的N+擴散層所形成的柱狀 田來連接，故與實施例一或實施例二的情形相比，可以 更低的電阻來進行位元線的襯褙。 。並且，在實施例一或實施例二中雖然需經常施加一定 電壓至襯褙用電晶體用的字線DWL1，但在本實施例中不需 319916R1 25 200933879 ^要，故可使周邊電路構成簡略化。 本實施例中車交佳為將位於記憶體 之記憶體單元作為襯褚田留；r 彳J取外周 _體單1 相為位於最外周的記 ===規則性導致特性會與單元陣列内部的 由將妙最外m ’故通常不#作記憶體單元使用。藉 == 憶體單元當作襯稽用單元使用，可有 ο 要原因之最外周的記憶體單元。成為日曰片面積增加的主 [實施例四] 形之^實施例中是顯示以接觸窗進行位元線的襯精的情 可預施例中因未在襯褙用單元部形成柱㈣層，故 變於，用單元部之—般的記憶㈣ 但疋，若能藉由利用0PC的佈局補 〇 最佳化來抑制特性的變動，則容5二條件的 褙位亓鏠L, ^ _吊谷易地以低電阻來襯 兀線。此外，本實施例的等效電路與實施例三一樣。 第42圖係顯示本實施例中的記憶體單元陣列的俯視 圖。在俯視圖顯示有-般的記憶體單^部及襯褙單元部 DAj。此外，第43圖係顯示橫穿第42圖的俯視圖中的一般 己憶體單元部及襯褙用單兀部之切斷面，的剖面構 造，第44圖係顯示一般的記憶體單元部之β_Β，中的剖面 構造’第45圖係顯示襯褙用單元部之〇c，中的剖面構造。 首先，參照第42圖及第43圖針對記憶體單元的俯视 圖來說明。在埋入氧化膜401上，由下部擴散層4〇3所構 319916R1 26 200933879 •成的高電阻的位元線BLa4是配線於橫方向。 在一般的記憶體單元部中，於下部擴散層4〇3上形成 有用以存取記憶體單元的選擇電晶體Qm4。在構成選擇電 晶體Qm4的柱狀矽層404的周圍形成有閘極絕緣膜4〇7及 閘極電極408 ’由自閘極電極延伸的閘極配線4〇8a所構成 的字線WL4是配線於縱方向。在構成選擇電晶體Qm4的杈 狀矽層404的上部形成有電容接觸窗4〇9，且電容接觸窗 409是連接於電容元件cm4。 〇 〇 在襯褙用單元部DA4中，於下部擴散層4〇3上未形成 有襯褙用柱狀矽層，位元線接觸窗429是直接連接於下部 擴散層403,透過位元線接㈣429連接有下部擴散層4〇3 以及由金屬膜所形成的低電阻位元線41犯1^4。如同上述， 因=的連接部Μ料的金屬膜卿成的位讀接觸窗 來形成，故能以低電阻形成位元線襯稽的連接部。 在本實施例的襯刺單元部中因柱㈣層的佈局在 襯相早7L部中成為不規則，故上 a , 故有對鄰接的記憶體單元的選 響之可能性。但是’若能藉由利用〇pc 絲刻條件的最佳化來抑 可 非吊谷易地以低電阻來襯褙位元線。 接著，參照第43圖、第〇门 造來說明。 圖及第45圖，針對剖面構 在埋入氧化膜4()1上形 部擴散層（第一層）4〇3 ^ 向電阻的位元線BLa4之 在第43圖及第44圖所 的一般的記憶體單元部中 319916R1 27 200933879 .=部擴散層權上形成有用以存取記憶體單㈣選 :體Qm4。在構成選擇電晶體_的挺狀傾4〇 %成有閘極絕緣膜407及閘極雷極4n 周圍 絲私 啊極電極4〇8 ’藉由自閘極電極 、申的閘極配線術來形成字祕4。在構成選擇電晶體 =的柱狀石夕層綱的上部形成有上部擴散層棚 ^^上形成有f接觸窗彻。此外，接觸窗· ο =接於電容㈣Cm4。電容元件㈤是由下部電極41〇、 备絕緣膜411及上部電極412所構成。 在第43圖及第45圖所示的襯魏單元部d =擴散層_上直接形成有位元線接觸窗奶 線 接觸窗429是連接於以金屬膜卩镇—|、私 疋線 元綠413。為了在低電崎 =；；==低電阻位 綠413上保持電容元件的佈 的規則性，形成有虛擬的電容元件Cd4。 此外，本實施例的製造方法與實施例一相同。 〇 在本實施例中因高驗的位元線備及低電阻的位元 413是透過低電阻的位元線接觸窗來襯褙，故可以非常 :^且來進行位元線的_。並且，在實施例—或實施例 中雖然需經常施加一定電壓至襯褙用電晶體用的字線 但在本實施例中不需要，故可使周邊電路構成簡略化。 此外，在僅藉由GPC魏刻條件的調整仍無法抑 $襯褙用單元部刚的單⑽特性變動的情形下，例如 ^刪除鄰接的單元中的電容接觸窗等，可作成實際上未 戈輝功能的虛擬單元。 [貧施例五] 319916R1 28 200933879 • 在本實施例中與實施形態四一樣’係顯示以接觸窗進 行位元線的襯褙的情形之構造。 在實施形態四中因在襯褙用單元部中未保持柱狀石夕層 的規則性，故有透過鄰接於襯褙單元部的柱狀矽層所形成 的選擇電晶體的特性變動之虞。在本實施例中因可在保持 柱狀石夕層的規則性下進行襯褙，故不會對選擇電晶體的特 性造成影響’可形成襯褙。 ❹ 此外，本實施例的等效電路與實施例四一樣。 第46圖係顯示本實施例中的記憶體單元陣列的俯視 圖。第47圖係_46圖的俯視圖中的a_a，的剖面構 造，第48圖係顯示b—b，中的剖面構造，帛49圖係顯示 C-C’中的剖面構造。 料’參㈣46圖及第47圖針對記龍單元的俯視 =來說明。在埋入氡化膜501上，由下部擴散層娜所構 成的尚電阻的位元線BLa5是配線於橫方向。 〇 在下㈣散層5G3上形财心絲記龍單元的選 ，電晶體Qm5。在構成選擇電㈣⑽的柱狀石夕層5〇4的 f圍形成有閘極絕緣膜5〇7及閘極電極咖，由自閉極電 =延二的閘極配線通a所構成的字線則是配線於縱方 電容接電晶體㈣的柱狀石夕層5〇4的上部形成有 電谷=固509,且電容接觸窗5〇9是連接於電容元件㈤。 =實施例中襯褙是透過形成於下部擴散層上的位元 旦^1529 _行°此外K線接觸窗529是以不會 〜到柱狀石夕層的配置之方式形成於柱狀石夕層之間。上述 319916R1 29 200933879 •位元線接觸冑529是形成於下部擴散㉟5〇3上 線接觸窗529連接有下部擴散層 糟由位几 因位疋線接觸窗529是由镇望 的金屬所形成，故㈣低電_纽元線的襯褙。等 接著，參照第47圖、第48圖及第 造來說明。 圖針對剖面構 在埋入氧化膜501上形成有高電阻的位元線BLa5之下 部擴散層503。 r ❹ 〇 在第47 ®及第48 @所示的一般的記憶體單元部中， 於下部擴散層（第-層）5G3上形成有用以存取記憶體單元 的選擇電晶體Qm5。在構成選擇電晶體Qm5的柱狀石夕層5〇4 的周圍形成有閘極絕緣膜507及閑極電極5〇8，藉由自閑 極電極延伸的閘極配線508a形成有字線WL5。在構成選^ 電晶體Qm5的柱狀矽層504的上部形成有上部擴.散層5〇5, 在上部擴散層上形成有電容接觸窗5〇9。此外，電容接觸 窗509連接於電容元件Cm5。電容元件Cm5是由下部電極 510、電容絕緣膜511及上部電極512所構成。 在第49圖所示的襯褙部中，於下部擴散層5〇3上直接 形成有位元線接觸窗529 ’位元線接觸窗529是連接於以 金屬膜（第二層）所形成的低電阻位元線513BLb5。此外， 本實施例的製造方法與實施例一相同。 在本實施例中因高電阻的位元線503及低電阻的位元 線513是透過低電阻的位元線接觸窗來襯褙，故可以非常 低的電阻來進行位元線的襯褙。此外，在實施例一或實施 30 319916R1 200933879 例二中氣然需經常施加4電壓至_用電晶體用的 肌，但在本實補中^；需要，故可使周邊電路構成簡略化。 並且，由於無需變更柱狀矽層或電容元件的配置即可 形成襯褙用的位元線接觸窗，故可不對選擇電晶體或電容 元件的特性造成影響來形成襯褙。 [實施例六] 本實施例是顯示使用塊狀矽基板（b u 1 k s i 1 i e (3 n subs trate )來實施本發明的情形之記憶體單元的構造及製 © 造方法。此外，以下雖顯示在實施例一使用塊狀石夕基板的 情形，惟同樣可針對實施例二至實施例五使用塊狀石夕基板 來形成。 第50圖係顯示本實施例中的記憶體單元陣列的俯視 圖。在俯視圖顯示有一般的記憶體單元部及襯褙·用單元部 DA6。第51圖係顯示橫穿第50圖的俯視圖中的一般的記憶 體單元部及襯褙用單元部之切斷面A-A’的剖面構造，第 52圖係顯示一般的記憶體單元部之B-B’中的剖面構造， 第53圖係顯示襯褙用單元部之C-C’中的剖面構造。 首先，參照第50圖及第51圖針對記憶體單元的俯視 圖來說明。在矽基板600上，由下部擴散層603所構成的 高電阻的位元線BLa6是配線於橫方向。 在一般的記憶體單元部中，於下部擴散層603上形成 有用以存取記憶體單元的選擇電晶體Qm6。在構成選擇電 晶體Qm6的柱狀矽層604的周圍形成有閘極絕緣膜607及 閘極電極608，由自閘極電極延伸的閘極配線608a所構成 31 319916R1 200933879 的字線WL6是配線於縱方向。在構成選擇電晶體伽6的柱 狀矽層604的上部形成有電容接觸窗6〇9，且電容接觸窗 609連接於電容元件Cm6。 在襯褙用單元部DA6中，於下部擴散層6〇3上形成有 襯褙用電晶體Qd6。在構成襯褙用電晶體Qd6的柱狀矽層 624的周圍形成有閘極絕緣膜6〇7及閘極電極6〇8，由自閘 極電極延伸的閘極配線628a所構成的襯褙用字線DWLg是 配線於縱方向。在形成襯褙用電晶體Qd6的柱狀矽層624 Ο的上部形成有位元線接觸窗629，且位元線接觸窗629是 連接於以金屬膜所形成的低電阻的位元線613BLb6。此外， 低電阻的位元線BLb6係以避開形成於一般的記憶體單元 邛之電各接觸窗6〇9之方式配線於橫方向。如此，經由襯 精用電晶體Qd6，由N+擴散層β〇2所構成的高電阻的位元 線BLa6是透過低電阻的位元線BLb6來襯褙。 在襯褙用單元部中因電晶體及電容元件的佈局及構造 ❹，全與一般的記憶體單元相同，故不會產生因形成襯褙用 單元所造成的鄰接的記憶體單元的選擇電晶體或電容元件 的特性變動。因此，可僅追加最低限度的襯褙用單元面積 來襯褙位元線而低電阻化。 接著’參照第51圖、第52圖及第53圖，針對剖面構 造來說明。 在石夕基板600上形成有高電阻的位元線BLa6之下部擴 (第一層）6〇3。在第51圖及第52圖所示的一般的記憶 &單元部中’於下部擴散層603上形成有用以存取記憶體 32 319916R1 200933879 單几的選擇電ss體Qm6。在構成選擇電晶體Qm6的柱狀石夕 層604的周圍形成有聞極絕緣膜6〇7及閑極電極6〇8，由 閑極電極延伸的閘極配線_來形成字線猶。在構成選 擇電晶體㈣的柱狀⑪層_的上部形成有上部擴散層 605 ’在上部擴散層上形成有電容接觸窗_。此外，電容 接觸窗609連接於電容元件—。電容元件⑽是由下部 電極610、電容絕緣臈611及上部電極612所構成。 Ο Ο 在第51圖及第53圖所示的襯褙用單元部DA6中，於 下部擴散層603上形成有襯稽用電晶體_。在構成概褚 用電晶體Qd6❺柱狀石夕層624的周圍形成有閘極絕緣膜6〇7 及=極電極608 ’由閘極電極延伸的閘極配線62如來形成 襯竭用字線DWL6。在形成襯褙用電晶體如6的柱狀矽層犯4 的上。卩形成有上部擴散層605，在上部擴散層6〇5的上部 形成有位元線接觸窗629。此外，位元線接觸窗629是連 接於以金屬膜（第二層）所形成的低電阻的位元線 61兆Lb6。為了在位元線上保持電容元件的佈局的規則性， 形成有虛擬的電容元件Cd6。 (以下參照第54圖至第59圖說明用以製造本實施例的 襄化方法之一例。在各圖中（a)為記憶體單元陣列的俯視 ，（b)為橫穿單元陣列内的一般的記憶體單元部及襯精用 單7^^部之切斷面A-A’中的剖面圖，（c)為記憶體單元陣列 内的〜般的記憶體單元部之B-B，中的剖面圖。 如第54圖所示，在塊狀矽基板600上形成氮化矽膜 的遮罩層620，藉由利用微影之圖案化及蝕刻來形成選擇 33 319916R1 200933879 .電晶體用柱狀矽層604及襯褙部柱狀矽層624。此外，選 擇電晶體用柱狀梦層604及概褙部柱狀碎層624是以完全 相同的佈局及構造形成。 如第55圖所示，藉由蝕刻在矽基板表面形成線狀的 溝槽601a，而形成線狀矽層602。 如第56圖所示，以埋入柱狀矽層的方式來形成氧化 矽膜630。 如第57圖所示，藉由CMP將氧化矽膜予以平坦化。 〇此時，能將柱狀矽層上部的氮化矽膜620當作CMP的阻止 層來使用。 如第58圖所示，將氧化矽膜予以深蝕刻達至與矽基 板相同的高度，而形成元件分離6〇1。 如第59圖所示，藉由離子注入等在石夕基板表面注入 雜質，形成高電阻的位元線BLa6之N+下部擴散層6〇3。此 外，藉由氮化矽膜620使雜質不會導入柱狀矽層上部。 〇 之後的製程因與實施例一一樣，故省略。 如上述般，即使在使用塊狀矽基板的情形中，也能用 與使用SOI基板的情形—樣的方法來襯稽位元線。 Μ上朗，本發㈣提供—種半導體魏裝置，係 使用SGT所構成，其特徵為由形成於埋入氧化膜上的擴散 層所構成的第-位元線是經由與記憶體單元的選擇電晶體 ，同構造之位元馳則的電晶體而減於比第—位元線 還低電阻的第二位元線’藉此可—邊將面積的增加抑制於 最J、限度邊將位元線予以低電阻化。 319916R1 34 200933879 . 此外，在本發明的其他實施例中係提供一種半導體裝 置，其特徵為為了襯褙位元線，使用已去除形成於周圍的 閘極電極之柱狀矽層，藉此能以更低電阻來襯褙位元線。 並且，在本發明的其他實施例中係提供一種半導體裝 置，其特徵為為了襯褙位元線，藉由使用接觸窗而可以更 低電阻容易地襯褙位元線。 【圖式簡單說明】 第1圖是習知的SGT-DRAM的記憶體單元陣列及周邊 〇 電路之等效電路圖。 第2圖是習知的SGT-DRAM的記憶體單元之等效電路 圖。 第3圖是本發明的SGT-DRAM的記憶體單元陣列及周 邊電路之等效電路圖。 第4圖是本發明的SGT-DRAM的記憶體單元之等效電· 路圖。 第5圖是顯示本發明的SGT-DRAM的記憶體單元陣列
Q 之俯視圖。 第6圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第7圖是藏示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第8圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第9圖（a)至（c)是依製程順序顯示本發明的製造方法 35 319916R1 200933879 . 之製程圖。 第10圖（a)至（c)是依製程順序顯示本發明的製 法之製程圖。 ° 、，11圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第12圖（a)至（c)是依製程順序顯示本發明的 法之製程圖。 力 〇 ❹法之H®(a)至（G)是㈣_序顯林發_製造方 法之H圖（a)至（c)是依縣順相林發_製造方 法之H圖（a)至（〇是依餘順序顯示本發明的製造方 法之製程圖圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程^圖（a)至（C)是依製程順序顯示本發明的製造方 法之製程圖圖（a)至（C)疋依製程順序顯示本發明的製造方 法之製程圖。圖（a)至（C)疋依製程順序顯示本發明的製造方 法之製程圖圖（a)s(C)疋依製程順序顯示本發明的製造方 第U圖㈤至(c)是依製程順序顯示本發明的製造方 319916R1 36 200933879 . 法之製程圖。 第22圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第23圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第24圖（a)及（b)是用以比較本發明的SGT-DRAM中的 位元線電阻與習知的SGT-DRAM而說明之示意圖。 第25圖是顯示本發明的SGT-DRAM的記憶體單元陣列 © 之俯視圖。 第26圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第27圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第28圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第29圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第30圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第31圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第32圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第33(a)至（c)圖是依製程順序顯示本發明的製造方 37 319916R1 200933879 _ 法之製程圖。 第34圖是本發明的SGT-DRAM的記憶體單元陣列及周 邊電路之等效電路圖。 第35圖是本發明的SGT-DRAM的記憶體單元之等效電 路圖。 第36圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之俯視圖。 第37圖是顯示本發明的SGT-DRAM的記憶體單元陣列 © 之剖面圖。 第38圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第39圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第40圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第41圖（a)至（c)是依製程順序顯示本發明的製造方 0 法之製程圖。 第42圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之俯視圖。 第43圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第44圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第45圖是顯示本發明的SGT-DRAM的記憶體單元陣列 38 319916R1 200933879 ^ 之剖面圖。 第46圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之俯視圖。 第47圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第48圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第49圖是顯示本發明的SGT-DRAM的記憶體單元陣列 © 之剖面圖。 第50圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之俯視圖。. 第51圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 •第52圖是顯示本發明的SGT-DRAM的記憶體單元陣列 之剖面圖。 第53圖是顯示本發明的SGT-DRAM的記憶體單元陣列
Q 之剖面圖。 第54圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 \ 第55圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第56圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖。 第57圖（a)至（c)是依製程順序顯示本發明的製造方 39 319916R1 200933879 法之製程圖。 第58圖（a)至（c)是依製程順序顯示本發明的製造方 法之製程圖广 第59圖（a)至（c)是依製程順序顯示本發a月的製造方 法之製程圖。 第60圖（a)及（b)是習知的SGT-DRAM。 第61圖（a)及（b)是習知的SGT-DRAM。 【主要元件符號說明】 ❹ 101、201、301、401 埋入氧化膜 102、 602 線狀矽層 l〇2a 平面狀矽層 103、 603 下部擴散層 104、 204、304、404、504、604 選擇電晶體用柱狀矽層 105、 205、305、405、505、605 柱狀矽層上部擴散層 • 107、207、307、407、507、607··閘極絕緣膜 108、208、308、408、508、608、701 閘極電極 108a、208a、308a、408a、508a、608a 記憶體單元部字線 ❹ 108b 閘極導電膜 109、309、409、509、609 電容接觸窗 電容元件下部電極 電容元件絕緣膜 電容元件上部電極 低電阻位元線 字線圖案用光阻 110 111 112 113 115 120 210 、 310 、 410 、 510 、 610 211 、 311 、 411 、 51卜611 212 、 312 、 412 、 512 、 612 213 、 313 、 413 、 513 、 613 氮化矽臈側壁 116 620氮化矽膜 319916R1 40 200933879 124、224、324、424、624 襯褙用電晶體用柱狀石夕層 128a、228a、328a、628a 襯褙用單元部字線 129、329、429、529、629 位元線接觸窗 209 第一接觸窗 215 第二接觸窗 216 電容元件上部電極的接觸孔 503 下部擴散層 600 塊狀矽基板 601 ST1 701、801 字線 702、 802 位元線 703、803 柱狀矽層 804 電容節點配線 805 電容接觸窗 ❹ BL、BLal、BLa2、BLa3、BLa4、BLa5、BLa6 高電阻位元線 BLbl、BLb2、BLb3、BLb4、BLb5、BLb6 低電阻位元線 Cm、Cml、Cm2、Cm3、Cm4、Cm5、Cm6、Cm7、Cm8 電容元件 Cdl、Cd3、Cd4、Cd6 虛擬電容元件 DA卜DA2、M3、M4、DA6襯褙用單元部 DC1、DC2、DC3、DC4、DC6 襯褙用單元 DWL1 > DWL2 ' DWL6 襯褙單元用字線
Ma、MC3 記憶體單元 QcH、Qd2、Qd6 襯褙用電晶體
Qd3 襯褙用柱狀矽層
Qm、Qml、Qm2、Qm3、Qm4、Qm5、Qm6、Qm7、Qm8 選擇電晶體 Ra 高電阻位元線的電阻
Rb 低電阻位元線的電阻 SA 感測放大器 WL、WL1、WL2、WL3、WL4、WL5、WL6 字線 WD 字線驅動器 41 319916R1

Claims (1)

  1. 200933879 七、申請專利範圍： 1. 一種半導體記憶裝置，是使用具有汲極、閘極、以及源 極配置於柱狀矽層的垂直方向，且閘極電極圍繞柱狀半 導體層的構造之縱型電晶體而構成，其特徵為： 在記憶體單元陣列内形成有藉由第一層所構成且 連接於感測放大器的第一位元線，及藉由與前述第一層 不同的層所構成且連接於前述感測放大器，並比前述第 一位元線還低電阻的第二位元線；在第一位元線上前述 @ 縱型電晶體是形成一列；前述縱型電晶體的閘極電極是 形成配線於與前述第一位元線垂直方向之字線；前述縱 型電晶體包含用以選擇記憶體單元的第一電晶體及用 以連接前述第一位元線與前述第二位元線之第二電晶 體，在記憶體動作中前述第二電晶體會變成導通，藉此 使前述第一位元線藉由前述第二位元線予以襯褙，形成 前述第一位元線及前述第二位元線為實質上低電阻的 位元線。 ° 2.如申請專利範圍第1項之半導體記憶裝置，其中，前述 第一電晶體及第二電晶體具有相同構造及佈局。 3. 如申請專利範圍第1項或第2項之半導體記憶裝置，其 中，前述半導體裝置的記憶體單元陣列為字線與位元線 互相正交而構成，且在字線與位元線的交點形成有記憶 體單元之交叉點型單元陣列。 4. 如申請專利範圍第.1項至第3項中任一項之半導體記憶 裝置，其中，前述半導體裝置的記憶體單元為包含一個 42 319916R1 200933879 * 第一電晶體及一個電容元件之動態記憶體。 5.=請專利範圍第i項至第4項中任—項之半導體記憶 ^置，其中，在前述第-電晶體上形成有第—接觸窗， 第一接觸窗是連接於形成在第—接觸窗上部的電容元 件，在前述第二f晶體上形成有第二接觸窗，前述第二 接觸窗疋連接於形成在比形成於第二接觸窗上部的電 容元件還下層之第二位缝，在第二位元線之間以不會 接觸第二位元線之方式形成第一接觸窗。 ❹6.如:請專利範圍第5項之半導體記憶裝置，其中，為了 纟前述第二電晶體上保持記憶體單元陣 件的規則性，形成有實質上未被使用的虛擬的電容元 件。 7. ^請專利範圍第丨項至第4項中任—項之半導體記憶 裝置’其中’在前述第-電晶體上形成有第—接觸窗， 第-接觸窗是連接於形成在第一接觸窗上部的電容元 ❹ 件’在前述第二電晶體上形成有第二接觸窗，前述第二 接觸窗是透過在形成於第二接觸窗上部的電容元件的 電極所形成之賴孔容元件的上部，而連 接至由形成於電容元件的上層之配線層所構成的第二 位元線。 8. 如申請專利範㈣i項之半導體記憶裝置，其中，第一 位元線與第二位元線不透過第二電晶體，而是透過整體 由擴散層構成，且在周圍未形成有__之柱狀 體層予以連接。 319916R1 43 200933879 9. 如申請專利範圍第1項之半導體記憶裝置，其中，第一 位元線與第二位元線不透過第二電晶體，而是透過接觸 窗直接連接。 10. 如申請專利範圍第1項之半導體記憶裝置，其中，前述 第一層是形成於塊狀石夕基板上。 ❹ 〇 44 319916R1
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