TW200929245A - Reduced pin count interface - Google Patents

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200929245 九、發明說明 【發明所屬之技術領域】 本發明主要有關於控制器及一組受控的記憶體裝置， 詳言之，使控制器與記憶體裝置適應控制器與記憶體之間 及記憶體裝置之間的縮減腳數介面。 【先前技術】 fj 於典型電子記憶體配置中，從數個記憶體裝置之讀取 並至記憶體裝置之寫入係以控制器加以安排。雙資料率同 步動態隨機存取記憶體（DDR SDRAM)爲此種配置之一 範例。針對寫入操作，控制器將資料放置在資料匯流排上 ’同時在命令匯流排上指示寫入命令，並在位址匯流排上 ' 指示將儲存資料的特定記憶體裝置。針對讀取操作，控制 器於命令匯流排上指示讀取命令，並在位址匯流排上指示 將從其讀取資料的特定記憶體裝置。記憶體裝置藉由將所 〇 請求的讀取資料放置在資料匯流排上作爲回應。 相反地’在一替代電子記憶體配置中，記憶體以環圈 或迴路的方式配置。取代資料匯流排，在控制器與環圈中 之第一記憶體裝置間有資料連結。資料連結可例如爲多位 兀的匯流排。於第一記憶體裝置在資料連結上接收到的資 料信號係在另一資料連結上傳送至第二記憶體裝置，並且 於第二記憶體裝置在該另一資料連結上接收到的資料信號 係在又一資料連結上傳送至第三記憶體裝置等等。因此， 資料信號傳播繞過環圈直到資料信號返回到控制器。除了 -4- 200929245 傳播經過環圈之資料信號外，亦有其他信號傳播經過環圈 ' :命令脈衝信號以及資料脈衝信號。 • 針對寫入操作，控制器令命令脈衝信號從「〇」轉變 成「1」以指示封包的起始。同時，控制器在資料連結上 開始傳送寫入封包，其包括：指示特定記億體裝置及尾隨 在待寫入之資料後的待寫入資料的位址之寫入命令。接著 控制器令命令脈衝信號從「1」轉變成「0」，以指示寫入 0 封包的結束。 針對讀取操作，控制器令命令脈衝信號從「〇」轉變 成「1」以指示封包的起始。同時，控制器在資料連結上 開始傳送讀取封包’其包括：指示特定記憶體裝置及從其 讀取資料的位址之讀取命令。接著控制器令命令脈衝信號 從「1」轉變成「〇」，以指示讀取封包的結束。之後，控 制器令資料脈衝信號從「〇」轉變成「1」以指示該特定記 憶體裝置將在資料連結上傳送所請求的讀取資料。 〇 在環圈配置中，讀取命令告知記憶體裝置讀取資料的 傳輸。讀取的長度爲任意且可被中斷，因爲讀取資料傳輸 操作的末端係由資料脈衝信號從「1」轉變成「0」所決定 。類似地’寫入的長度爲任意且可被中斷，因爲寫入資料 傳輸操作的末端係由命令脈衝信號從「1」轉變成「0」所 決定。 如所述，當記億體裝置以環圈方式配置時，封包從控 制器發源並單向流經記憶體裝置環圈並回到控制器。根據 平行分布時脈或與資料及脈衝同步取源（sourcing )時脈 200929245 ’可有不同的組態。第二種組態比第一種組態具有更多腳 數負擔（overhead)。 腳數負擔仍然爲裝置間之介面的受到謹慎監控之品質 ’如控制器與第一記憶體裝置間或多個記憶體裝置間的介 面’希望能有較低的腳數負擔。亦即，希望能縮減控制腳 數對資料腳數的比例。 0 【發明內容】 一種記憶體裝置配置及控制器係根據相對於已知記憶 體裝置及控制器配置具有縮減接腳數的介面。促進縮減接 腳數介面爲控制器所執行的一些操作。經過重複傳輸並最 終接收樣型化的指令，控制器判斷資料匯流排的寬度，同 ' 時指派目標裝置位址給每一個記億體裝置。 【實施方式】 〇 可藉由以有效設計的組態命令來組態記憶體裝置，使 以環圈爲基礎的記憶體配置中之記憶體控制器無需脈衝信 號。組態命令允許控制器指派裝置目標位址給各個記憶體 並決定環圈之資料寬度。 根據一範例實施例，提供一種在控制器組態以環圈方 式配置之複數個記憶體裝置之方法，使得來自一給定記憶 體裝置之輸出係由圍繞該環圈之一後續的記憶體裝置接收 爲輸入，其中該環圈中之第一記憶體裝置接收來自該控制 器的輸出作爲輸入，以及最後一記憶體裝置提供輸出至該 -6 - 200929245 控制器作爲輸入。該方法包含，在第一時脈週期中，在至 ' 該第一記億體裝置的多位元資料連結中之複數個控制器輸 • 出位元的各個控制器輸出位元上，傳送可辨別信號。該方 法亦包括，在Μ個後續時脈週期中，在該多位元資料連結 中之該複數個控制器輸出位元的控制器輸出位元的子集上 ，傳送該些可辨別信號，使得Μ+ 1等於該多位元資料連 結中之最大可組態輸出位元數量與最小可組態輸出位元數 0 量的比率，該些控制器輸出位元的子集包括至少一第一控 制器輸出位元。該方法接著包括，在又Ν個後續時脈週期 的各個時脈週期中，在該第一控制器輸出位元上，傳送在 該複數個記憶體裝置中的一給定記憶體裝置的位址之單一 ' 位元部分，使得Ν等於用來定址該各個記憶體裝置之位元 • 數量。在其他範例實施例中，提供實行此方法的記憶體裝 置控制器，提供包括實行此方法的記憶體裝置控制器之記 億體系統以及提供使記憶體裝置控制器適於實行此方法之 〇 電腦可讀取媒體。 根據另一範例實施例，提供一種組態以環圈方式配置 之複數個記憶體裝置的方法。該方法包含初始化運算元、 在至該複數個記憶體裝置的第一記憶體裝置的資料連結中 之一或複數個控制器輸出接腳上，傳送包括該運算元的命 令以及判斷該命令尙未圍繞該環圈傳播並被接收。該方法 亦包括增額該運算元，藉此產生已更新的運算元、在該 一或複數個控制器輸出位元上傳送包括該已更新的運算元 之又一命令、重複該增額及傳送該又一命令。該方法亦包 200929245 括判斷在複數個控制器輸入接腳的控制器輸入接腳之主動 ' 子集上該又一命令的一部分已被接收、回應於該部分已圍 • 繞該環圈傳播並被接收的該判斷，中斷該重複以及在對應 於該控制器輸入接腳主動子集之控制器輸出接腳主動子集 上，傳送封包。在其他範例實施例中，提供實行此方法的 記憶體裝置控制器，提供包括實行此方法的記憶體裝置控 制器之記憶體系統以及提供使記憶體裝置控制器適於實行 0 此方法之電腦可讀取媒體。 根據另一範例實施例，提供一種記憶體子系統。該記 憶體子系統包含記憶體控制器，包括用於在資料匯流排上 傳送樣型之複數個資料輸出接腳，該樣型指示運算資料寬 ' 度。記憶體裝置之每一個適於 在該資料匯流排上接收 • 該樣型，並根據該樣型將記憶體裝置資料寬度組態成該運 算資料寬度，以供後續讀取與寫入操作用。 根據又一範例實施例，提供一種記憶體裝置。該記憶 Ο 體裝置包括用於在資料匯流排上接收樣型的複數個資料輸 入接腳，該記憶體裝置配置成’根據由該樣型所指示的運 算元資料寬度，自組態記憶體裝置資料寬度，該記憶體資 料寬度供後續讀取與寫入操作用。 根據再一範例實施例’提供一種記憶體控制器，其包 括用於在資料匯流排上傳送樣型的複數個資料輸出接腳， 該樣型指示運算資料寬度。 根據又另一範例實施例’提供一種在記憶體控制器組 態記憶體資料匯流排之運算資料寬度的方法。該方法包括 -8- 200929245 在記憶體資料匯流排上傳送樣型、 在該記憶體資料匯 流排上接收該樣型的子集以及根據該樣型的子集，判斷該 ' 記憶體資料匯流排的運算寬度。 根據再另一範例實施例，提供一種在記憶體裝置組態 記憶體資料匯流排之運算資料寬度的方法。該方法包括在 記憶體資料匯流排上接收樣型以及根據該樣型判斷該記憶 體資料匯流排的運算寬度。 © 根據又再一範例實施例，提供一種控制以環圈拓樸方 式配置之複數個記憶體裝置的記億體控制器。該記憶體控 制器包含用於傳送裝置位址指派命令的複數個資料匯流排 輸出接腳，其中該裝置位址指派命令具有一格式及待被指 派的裝置位址，該格式係組態使得，當由該複數個記憶體 ' 裝置中的一記憶體裝置接收該裝置位址指派命令時，藉由 記錄該待被指派的裝置位址而不管該記憶體裝置之該運算 資料匯流排寬度爲何，該記憶體裝置可辨別該裝置位址指 〇 派命令並對其正確地作動。 根據再另一範例實施例，提供一種在以環圈拓樸方式 配置之複數個記憶體裝置中的記憶體裝置。該記憶體裝置 包括用於接收裝置位址指派命令的複數個資料匯流排輸入 接腳，其中該裝置位址指派命令具有一格式及待被指派的 裝置位址，該記憶體裝置適於接收該裝置位址指派命令以 及記錄該待被指派的裝置位址而不管該記憶體裝置之該運 算資料匯流排寬度爲何。 根據再另一範例實施例，提供一種記憶體裝置。該記 -9- 200929245 憶體裝置包括複數個資料匯流排輸入接腳，用於接收背景 ' 閒置樣型、接收與該背景閒置樣型不同的已知樣型及辨別 • 該已知樣型定界命令之起始。 方便地，本申請案之態樣提供一種記憶體控制器或記 憶體子系統（多點匯流排或環圈拓樸），其中藉由於資料 匯流排上傳送樣型來組態運算資料。此外，提供一種記憶 體控制器或環圏拓樸中之記憶體子系統，其中由控制器依 q 序指派裝置位址。另外，提供一種記憶體控制器或環圈拓 樸中之記憶體子系統，其中由控制器依序指派裝置位址， 其之格式可被以多資料寬度操作之裝置恰當地加以辨別。 再者，提供一種記憶體控制器或記憶體子系統（多點匯流 ' 排或環圈拓樸），其中裝置藉由與背景閒置樣型不同的已 • 知樣型來辨別命令的起始。 在第1圖之配置1〇〇中，第一記億體裝置104A、第 二記憶體裝置104B及第三記憶體裝置104C (統稱或個別 ❹ 地稱爲1〇4)係以環圈或迴路的方式配置。記憶體裝置 1 04之寫入或讀取操作係由控制器1 02所安排。 控制器102透過命令脈衝線、資料脈衝線及資料匯流 排連接至第一記憶體裝置1 04A。類似地，第一記憶體裝 置1 04A透過命令脈衝線、資料脈衝線及資料匯流排連接 至第二記憶體裝置1 04B。同樣地，第二記憶體裝置1 04B 透過命令脈衝線、資料脈衝線及資料匯流排連接至第三記 憶體裝置104C。最後，第三記憶體裝置104C透過命令脈 衝線、資料脈衝線及資料匯流排連接至控制器1 02。控制 -10- 200929245 器1 02亦藉由重置線、晶片致能線、時脈線及反向時脈線 ' 平行連接至記憶體裝置1〇4的每一個。 ' 第2圖中所示之記憶體裝置配置200與第1圖之配置 1〇〇的差別在於在第2圖中所示之配置200中時脈信號（ 及時脈信號之反向）與脈衝及資料匯流排係來源同步地分 佈，而第1圖之配置1〇〇中時脈信號（及時脈信號之反向 )係以平行的方式分佈。 0 於第2圖中所示之配置200中，控制器202透過命令 脈衝線、資料脈衝線、資料匯流排、時脈線及反向時脈線 連接至第一記憶體裝置2 04A。類似地，第一記憶體裝置 204A透過命令脈衝線、資料脈衝線、資料匯流排、時脈 ' 線及反向時脈線連接至第二記憶體裝置204B。同樣地， • 第二記憶體裝置204B透過命令脈衝線、資料脈衝線、資 料匯流排、時脈線及反向時脈線連接至第三記憶體裝置 204C。最後’第三記憶體裝置204C透過命令脈衝線、資 ❹ 料脈衝線、資料匯流排、時脈線及反向時脈線連接至控制 器2 02。控制器202亦藉由重置線、晶片致能線、時脈線 及參考電壓線平行連接至記憶體裝置204的每一個。

在第3圖中的時序圖300中，針對第1圖之配置100 描繪命令與寫入資料封包時序。在（可能多位元）資料匯 流排上至記憶體裝置1 04的輸入可代表命令、代表資料、 代表目標裝置位址或代表記憶體裝置內的位址。當在晶片 致能線（CE# )上的信號處於邏輯低且命令脈衝線（於 CSI接腳所接收）上的信號處於邏輯高時，在時脈線（CK -11 - 200929245 )上的信號與在反向時脈線（CK# )上的信號交越上捕捉 (位移到暫存器中）資料匯流排上的輸入。 • 在第4圖中的時序圖400中，針對第1圖之配置100 描繪讀取資料封包時序。當在晶片致能線（CE# )上的信 號處於邏輯低且資料脈衝線（於D S I接腳所接收）上的信 號處於邏輯高時，在時脈線（CK)上的信號與在反向時脈 線（CK# )上的信號交越處可將資料匯流排上的輸出同步 〇 移出。從在DSI接腳上接收邏輯高時到當在DSO接腳上 輸出邏輯高與連同之讀取資料時，記憶體中有固定的潛伏 〇 第1圖之記憶體裝置配置100的一範例命令集在第5 圖中以表格方式呈現。範例命令集亦可見於在2007年2 • 月16日申請之美國臨時專利申請案號60/902,003中的表 3中，其之內容以參考方式包含於此。注意到，在運算碼 欄中，當將在記憶體庫0執行運算時X = Oh，並且當將在 〇 記憶體庫1執行運算時X = lh等等。另外，「寫入鍊結 組態暫存器」命令具有裝置位址FFh，因該命令爲「僅廣 播」命令。 在第6圖中所示的一創新配置600中，第一記憶體裝 置604A、第二記憶體裝置604B及第三記憶體裝置604C (統稱或個別地稱爲604 )係以環圈或迴路的方式配置。 記憶體裝置604之寫入或讀取操作係由控制器602所安排 〇 控制器602透過單向點對點資料匯流排連接至第一記 -12- 200929245 憶體裝置604A。類似地，第一記憶體裝置6〇4A透過單向 點對點資料匯流排連接至第二記憶體裝置6〇4B。同樣地 ’第一 g5憶體裝置604B透過單向點對點資料匯流排連接 至第二gS憶體裝置604C。最後，第三記憶體裝置6〇4C透 過單向點對點資料匯流排連接至控制器602。控制器602 亦藉由重置線、晶片致能線、時脈線及反向時脈線平行連 接至記憶體裝置604的每一個。 〇 第10圖中所示之記憶體裝置配置1 000與第6圖之配 置600的差別在於在第10圖中所示之配置1〇〇〇中，時脈 信號（及時脈信號之反向）與資料匯流排係來源同步地分 佈，而第6圖之配置600中時脈信號（及時脈信號之反向 )係以平行的方式分佈。 • 在第10圖中所示之記憶體裝置配置1 000中，控制器 10 02透過單向點對點資料匯流排、時脈信號及反向時脈信 號連接至第一記億體裝置1 004A。類似地，第一記憶體裝 ❹ 置1 004A透過單向點對點資料匯流排、時脈信號及反向時 脈信號連接至第二記憶體裝置1 004B »同樣地，第二記憶 體裝置1004B透過單向點對點資料匯流排、時脈信號及反 向時脈信號連接至第三記憶體裝置1 004C。最後，第三記 憶體裝置1 004C透過單向點對點資料匯流排、時脈信號及 反向時脈信號連接至控制器1〇〇2。控制器1 002亦藉由重 置線、晶片致能線及參考電壓線平行連接至記憶體裝置 1 004的每一個。 槪觀上，第6圖之記憶體裝置配置60 0提供第1圖之 -13- 200929245 記憶體裝置配置1 00的一替代者。詳言之，第6圖之記憶 ’ 體裝置配置600在控制器602與第一記憶體裝置604A之 ' 間及接續的記憶體裝置604之間提供縮減腳數介面。促進 縮減腳數介面爲控制器604所執行的一些操作。控制器 6〇2決定資料匯流排所希望的寬度，同時指派目標裝置位 址給記憶體裝置604的每一個。類似地，第1 〇圖之記憶 體裝置配置1 000提供第2圖之記憶體裝置配置200的一 Q 替代者。詳言之，第10圖之記憶體裝置配置1000在控制 器1 002與第一記憶體裝置1 004A之間及接續的記憶體裝 置1 〇〇4之間提供縮減腳數介面。當然，雖下列係以第6 圖之配置600來描述，可理解到此討論等同應用於第10 圖之配置1 〇〇〇。 • 在電源開啓時或重置後，第6圖之記憶體裝置604呈 現內定特徵。詳言之，在電源開啓時或重置後，每一個記 億體裝置在裝置位址暫存器中所有皆爲一。亦即，若裝置 〇 位址暫存器（未圖示）爲七位元的位址暫存器，在電源開 啓時或重置後，位址暫存器保持「1111111」位址。此外 ，將位移資料至資料匯流排的所有接腳Q[〇:n]配置成輸出 邏輯低，亦即「0」。同樣在電源開啓時或重置後，控制 器6 02傳送閒置命令，由連續的「0」所構成，至第一記 憶體裝置604A的輸入接腳D[0:n]。 欲促成無脈衝信號之操作，從控制器602發出的所有 封包具有可藉由解碼封包之命令部分而決定之長度。 在重置後，控制器602執行組態方法，其之範例步驟 -14- 200929245 顯示在第7圖中。 ' 控制器602以初始化（步驟702 )目標裝置位址運算 元，X = [a0 ’ al ’ a2，a3，a4，a5，a6]，成爲零，如 X = [〇 ’ 0 ’ 〇 ’ 〇，〇，〇 ’ 〇]，作爲開始。控制器602接著傳送 (步驟704 ) 「將目標裝置位址（TDA )設成X」命令。 「將TD A設成X」命令800主要具有兩成分。第一成分可 視爲裝置位址或運算碼（opcode)。第二成分爲運算元， Q X。範例「將TD A設成X」命令維持16個時脈週期（t0-tl4)並且配置成適於設定各種資料寬度環圈中的TDA。 欲使第一成分被視爲裝置位址，記憶體裝置604的每 一個之個別七位元（針對此範例）TDA暫存器在電源開啓 或重置後應塡滿「1」。欲使第一成分被視爲運算碼，記 ' 憶體裝置604的每一個辨別八個接收到的「1」係代表在 重置狀態中記憶體裝置604準備好執行之唯一的命令。此 外，針對無脈衝的操作，所有命令以已知的樣型起頭，在 〇 此情況中，位元位置do中的「1」，以將命令及閒置背景 的「〇」作區分。 換言之，記憶體裝置604包括複數個資料匯流排輸入 接腳，用來接收背景閒置樣型，以及接收與背景閒置樣型 不同的一已知樣型，並辨別該已知樣型定界了命令的起始 〇 在其中記憶體裝置環圈具有八位元資料寬度（亦即X 8 )的情況中，由記億體裝置在重置狀態中在第一時脈週期 (t0 )中接收到的八位元可辨別爲「將TD A設成X」命令 -15- 200929245 的起始。記憶體裝置可接著忽略在時脈週期tl至t7中所 接收的資料。記憶體裝置可接著以在時脈週期以至tl4中

^ 資料匯流排的第一位元（d0 )上接收到的値覆寫其TDA 暫存器。 在其中記憶體裝置環圈具有四位元資料寬度（亦即X4 )的情況中’由記憶體裝置在重置狀態中在第一時脈週期 (t〇 )中於資料匯流排之前四位元（d0、dl、d2、d3 )上 f) 接收到的四位元，連同在第二時脈週期（tl)中於資料匯 流排之前四位元上接收到的四位元可辨別爲「將TDA設 成X」命令的起始。記憶體裝置可接著忽略在時脈週期t2 至t7中所接收的資料。記憶體裝置可接著以在時脈週期 t8至11 4中資料匯流排的第一位元（d0 )上接收到的値覆 • 寫其TDA暫存器。 在其中記憶體裝置環圈具有兩位元資料寬度（亦即x2 )的情況中，由記憶體裝置在重置狀態中在第一時脈週期 Q (to)中於資料匯流排之前兩位元（do、di)上接收到的 兩位元，連同在第二時脈週期（tl)中於資料匯流排之前 兩位元上接收到的兩位元、在第三時脈週期（t2 )中於資 料匯流排之前兩位元上接收到的兩位元以及在第四時脈週 期（t3 )中於資料匯流排之前兩位元上接收到的兩位元可 辨別爲「將TD A設成X」命令的起始。記憶體裝置可接著 忽略在時脈週期t4至t7中所接收的資料。記憶體裝置可 接著以在時脈週期t8至tl4中資料匯流排的第一位元上接 收到的値覆寫其TDA暫存器。 -16- 200929245 在其中記憶體裝置環圈具有一位元資料寬度（亦即xl )的情況中，由記憶體裝置在重置狀態中在前八個時脈週 • 期（to至17 )中在資料匯流排的第一位元上接收到的八個 位元可辨別爲「將TD A設成X」命令的起始。記憶體裝置 可接著以在時脈週期t8至tl4中資料匯流排的第一位元上 接收到的値覆寫其TDA暫存器。 一般而言，選擇尾隨在第一時脈週期t0之Μ個時脈 Q 週期’使得Μ+ 1等於該多位元資料連結中之最大可組態 輸出位元數量與最小可組態輸出位元數量的比率。此外， 又Ν個後續時脈週期，使Ν等於用來定址各個記憶體裝 置之位元數量。

' 對於此技藝中具有通常知識者很清楚地，「將TDA • 設成X」命令所需的時脈週期數量（Μ + Ν+1 )取決於待寫 入至每一個記憶體裝置的TDA暫存器中之位址的大小， 還有用來向記憶體裝置表示命令爲「將TDA設成X」命令 φ 之運算碼或位址的大小。在此情況中，待寫入之位址爲七 位元位址，且八位元用來表示此獨特的命令。因此，需要 十五位元來確保xl記憶體裝置環圏可正確地接收到獨特 的命令。同理，在其中待寫入之位址爲三位元位址且四位 元用來表示獨特命令的情況中，因此，需要十五位元來確 保X 1記憶體裝置環圈可正確地接收到獨特的命令。 在命令期間所有所需的資訊係在資料匯流排的第一位 元（d0 )上承載的情況下，資料匯流排之整個寬度上傳送 的位元看似無關。然而，將於後敘述，一旦所有記憶體裝 -17- 200929245 置設定好TDA，所傳送的「將TDA設成X」命令橫貫整 ' 個環圈並返回到控制器。控制器可接著在第一時脈週期中 從資料匯流排之第一位元接收的「1」來決定環圈的資料 寬度。 注意到，記憶體裝置之資料寬度係在記億體裝置安裝 好時才建立。在第9圖中所示的配置900中，第一記憶體 裝置 904A、第二記憶體裝置 904B及第三記憶體裝置 Q 904C (統稱或個別地稱爲904 )係以環圈或迴路的方式 配置。記憶體裝置904之寫入或讀取操作係由控制器902 所安排。 控制器902透過資料匯流排連接至第一記憶體裝置 ' 904A。類似地，第一記憶體裝置904A透過資料匯流排連 • 接至第二記憶裝置904B。同樣地，第二記憶體裝置904B 透過資料匯流排連接至第三記憶體裝置904C。最後，第 三記憶體裝置904C透過資料匯流排連接至控制器902。 Q 方便說明，省略重置線、晶片致能線、時脈線及反向時脈 線。 第一記億體裝置904A及第三記憶體裝置904C兩者皆 爲4位元資料匯流排裝置，而第二記憶體裝置904B爲8 位元資料匯流排裝置。於第9圖之配置900中第二記憶體 裝置904B的安裝期間，第二記憶體裝置904B上的資料匯 流排輸入的四個可接地。雖第9圖之配置900中資料匯流 排的寬度係在構件安裝好時建立，控制器902並不知道資 料匯流排的寬度直到組態方法完成，其之一範例顯示於第 -18- 200929245 7圖中。 ’ 在操作中，在「最近重置」狀態中’記憶體裝置6〇4 • 準備好接受的唯一命令係「將TD A設成X」命令。在從控 制器6 0 2接收到「將T D A設成X」命令時，第一記憶體裝 置604A辨別其準備好接受該命令，並且根據該命令，以 運算元X中所含的値覆寫其內部的TDA暫存器，運算元 在此情況中爲「〇」。由於「將TD A設成X」命令爲特別 φ 的命令，第一記憶體裝置604A不會在資料匯流排輸出接 腳Q[〇:n]上傳送此命令。 之後，控制器602判斷是否接收到（步驟7〇6 )在步 驟704發送之命令的回波。在未接收到回波的情況中，控 ' 制器602增額運算元（步驟708)。 控制器602接著傳送「將TD A設成X」命令，其中運 算元X=「l」。由於第一記憶體裝置604A不再處於「最 近重置」狀態中，第一記憶體裝置604A辨別此命令不是 Q 給它的。於是，第一記憶體裝置604A於資料匯流排輸出 接腳Q[0:n]上重新傳送接收到的命令。在第二記憶體裝置 604B於資料匯流排輸入接腳D[0:n]上接收到命令。 在從第一記憶體裝置604A接收到「將TDA設成X」 命令時，第二記憶體裝置604B辨別其準備好接受該命令 ，並且根據該命令，以運算元X中所含的値覆寫其內部的 TDA暫存器，運算元在此情況中爲「1」。由於「將TDA 設成X」命令爲特別的命令，第二記憶體裝置6〇4B不會 在資料匯流排輸出接腳Q[〇:n]上傳送此命令。 -19- 200929245 之後，控制器602判斷是否接收到（步驟706 )在步 • 驟704發送之命令的回波。在未接收到回波的情況中’控 ' 制器602增額運算元（步驟708 )。 控制器602接著傳送（步驟704) 「將TDA設成X」 命令，其中運算元Χ=「2」。由於第一記憶體裝置604A 不再處於「最近重置」狀態中，第一記憶體裝置604A辨 別此命令不是給它的。於是，第一記憶體裝置604A於資 0 料匯流排輸出接腳Q[〇:n]上重新傳送接收到的命令。在第 二記憶體裝置604B於資料匯流排輸入接腳D[0:n]上接收 到命令。由於第二記憶體裝置604B不再處於「最近重置 」狀態中，第二記憶體裝置604B辨別此命令不是給它的 ' 。於是，第二記憶體裝置604B於資料匯流排輸出接腳

' Q[〇:n]上重新傳送接收到的命令。在第三記憶體裝置604C 於資料匯流排輸入接腳D[0:η]上接收到命令。 在從第二記憶體裝置60 4Β接收到「將TDA設成X」 〇 命令時，第三記憶體裝置604C辨別其準備好接受該命令 ，並且根據該命令，以運算元X中所含的値覆寫其內部的 TD Α暫存器，運算元在此情況中爲「2」。由於「將TDA 設成X」命令爲特別的命令，第三記憶體裝置6 04C不會 在資料匯流排輸出接腳Q[〇:n]上傳送此命令。 之後，控制器602判斷是否接收到（步驟706 )在步 驟70 4發送之命令的回波。在未接收到回波的情況中，控 制器602增額運算元（步驟708)。 控制器602接著傳送（步驟704) 「將TDA設成X」 -20- 200929245 命令，其中運算元X=「3」。由於第一記憶體裝置604A ' 不再處於「最近重置」狀態中’第一記憶體裝置604A辨 • 別此命令不是給它的。於是’第一記憶體裝置604A於資 料匯流排輸出接腳Q[〇:n]上重新傳送接收到的命令。在第 二記憶體裝置604B於資料匯流排輸入接腳D[0:n]上接收 到命令。由於第二記憶體裝置604B不再處於「最近重置 」狀態中，第二記憶體裝置604B辨別此命令不是給它的 。於是，第二記憶體裝置604B於資料匯流排輸出接腳 Q[〇:n]上重新傳送接收到的命令。在第三記億體裝置604C 於資料匯流排輸入接腳D[〇:n]上接收到命令。由於第三記 憶體裝置604C不再處於「最近重置」狀態中，第三記憶 ' 體裝置604C辨別此命令不是給它的。於是，第三記憶體 裝置604C於資料匯流排輸出接腳Q[0:n]上重新傳送接收 到的命令。在控制器602於資料匯流排輸入接腳D[0:η]上 接收到命令。 Q 之後，控制器602判斷是否接收到（步驟706 )在步 驟704發送之命令的回波。在接收到回波的情況中，控制 器6 02可接著判斷（步驟710 )環圈中記憶體裝置604的 數量，並且確信每一個記憶體裝置604都已經以一目標裝 置位址組態。詳言之，環圈中記憶體裝置604的數量爲當 控制器602接收到最近傳送之將TD Α設成X命令的回波 時運算元的値。在上述範例中，當控制器602接收到最近 傳送之命令的回波時，運算元X = 3。因此，控制器602判 斷（步驟710 )有三個記憶體裝置604。 -21 - 200929245 在接收到最新之將TDA設成X命令的回波時，控制 ' 器602所作的另一項判斷爲環圈的資料寬度。詳言之，控 • 制器602可根據在第一時脈週期中接收到之相鄰丨的數量 來判斷（步驟7 1 2 )環圈的資料寬度。在判斷（步驟7 1 2 )環圈的資料寬度時，第7圖的組態方法可視爲完成。 在一般的情況中，控制器602持續傳送（步驟704) 「將TDA設成X」命令’每次增額（步驟7〇8)運算元X 0 ，直到控制器6〇2判斷（步驟706)已接收到最近傳送的 命令之回波。 第7圖中所述的組態方法允許印刷電路板設有支援希 望資料寬度或較大資料寬度的記憶體裝置。在接收到「將 TD A設成X」命令時’支援較大資料寬度的記憶體裝置會 - 辨別僅其資料匯流排輸入的一部分接收爲「1」，並自組 態成以較窄模式操作。 當記憶體裝置僅支援比控制器或印刷電路板上的資料 〇 匯流排更窄的寬度時會產生另一種情況。控制器會以希望 的資料匯流排寬度來初始化環圈。在某處，「將TDA設 成X」命令之寬度會被截斷。當在控制器輸入接收到最終 的「將TDA設成X」命令時’其會被截斷成環圈中之記憶 體裝置所支援的最窄寬度。此時，控制器需重置環圏並以 較窄寬度重新傳送「將TD A設成X」命令，以排除支援較 寬寬度的裝置位在最窄裝置的上游之可能性。 當控制器希望將操作資料匯流排寬度設定成比環圏所 支援的寬度更窄之寬度時’會產生最後一種情況。在此情 -22- 200929245 況中’可簡單地藉由以所希望的窄寬度傳送「將TDA設 成X」命令來初始化環圈。替代地，控制器可於操作期間 ' 依照性能要求而動態改變寬度。在初始化時，控制器可判 斷環圏所支援的寬度，以判斷可能的調整範圍。 因此’在後兩種情況中，在第6圖的記憶體子系統 600中’記憶體控制器602包括複數個資料輸出接腳，以 在資料匯流排上傳送樣型（「將TDA設成X」命令800) φ ’且樣型指示運算資料寬度。記憶體裝置604配置成在資 料匯流排上接收樣型，並根據樣型將記憶體裝置資料寬度 自組態成運算資料寬度，以供後續讀取與寫入操作用。注 意到，記憶體子系統可具有多點會流排，或如第6圖中所 不般的環圏拓樸。 - 在後續操作中，各個記憶體裝置604傳送在資料匯流 排輸入接腳D[0:n]接收到的資料至資料匯流排輸出接腳 Q[0: η]，除了回應讀取資料命令封包或讀取暫存器命令封 ❹ 包。在接收到這些讀取命令封包之一時，預期讀取命令封 包會包括讀取來源之讀取位置位址，記憶體裝置604從讀 取位置位址獲得資料。當在資料匯流排輸出接腳Q[〇:n]上 傳送讀取命令封包時，記憶體裝置604將從讀取位置位址 獲得之資料插入讀取命令封包中。 在一實施例中，讀取操作的潛伏爲固定的。有利地’ 當讀取操作的潛伏爲固定的，電路上的其他記憶體裝置 604可窺探資料匯流排並了解何時資料會被傳輸’使記憶 體裝置604不會將回應於讀取操作而得之資料與真實的指 -23- 200929245 令搞混。 第11圖中顯示寫入命令封包1100的一範例。一旦控 ' 制器6 02判斷記憶體裝置604組態爲8位元操作，則使用 寫入命令封包1100。第一位元（d0)中的値「1」允許記 憶體裝置604在無脈衝的環境中辨別命令封包的起始。在 時間t0傳輸之前八位元的其餘位元可容納7位元的TDA (a0至a6 )。如所示，在時間tl傳輸的八位元包含運算 ^ 碼。在此範例中，運算碼識別寫入命令。在時間t2與t3 傳輸之後續16位元在第11圖中識別爲包含行位址。在無 脈衝的情況下，需要一種機制來允許給定記憶體裝置604 判斷命令封包的結束。在一範例機制中，各個命令具有固 ' 定的資料傳輸長度。在另一範例機制中，將可變叢發長度 • 參數插入命令中。如寫入命令封包11〇〇中所示’在時間 t4傳輸可變叢發長度參數。在時間t5至時間t ( 4 + N )傳 輸的寫入命令封包1100之其餘者含有待寫入的資料。 φ 第12圖中顯示寫入命令封包1200的另一範例。一旦 第1 0圖的控制器1 〇 02判斷記憶體裝置1 004組態爲4位 元操作，則使用寫入命令封包1200。第一位元（d0)中的 値「1」允許記憶體裝置1004在無脈衝的環境中辨別命令 封包的起始。在時間t0及u傳輸之前八位元的其餘位元 可容納7位元的TD A ( a0至a6 )。如所示’在時間t2 及t3傳輸的八位元包含運算碼。在此範例中’運算碼識 別寫入命令。在時間t4與P傳輸之後續1 6位元在第12 圖中識別爲包含行位址。在寫入命令封包1200中所示’ -24- 200929245 在時間t8及t9傳輸可變叢發長度參數。在時間ti〇至時 間t ( 9 + 2N )傳輸的寫入命令封包1200之其餘者含有待 寫入的資料。 有利地’在此提出之控制器602之適應允許僅在少許 彈性減少的代價下達成顯著腳數縮減。在已知適於以環圈 爲基礎之配置的記憶體裝置中，各個裝置上共有四個脈衝 接腳：資料脈衝輸入（DSI )接腳、資料脈衝輸出（DSO φ )接腳、命令脈衝輸入（CSI)接腳以及命令脈衝輸出（ C SO )接腳。對於針對平行時脈組態的記憶體裝置，免除 脈衝接腳合意地將非資料接腳數量從八個縮減到四個。對 於針對來源同步時脈組態的記憶體裝置，免除脈衝接腳合 ' 意地將非資料接腳數量從十一個縮減到七個。 對此技藝中具通常知識人士而言很明顯地，本申請案 之態樣對於多點匯流排拓樸之應用性就如同環圈拓樸一般 〇 Q 本申請案之上述實施例僅爲例示性。熟悉此項技藝人 士可對特定實施例作出各種替換、修改及變更而不背離本 申請書之範圍，其係由所附之申請專利範圍所界定。 【圖式簡單說明】 參照附圖舉例說明本發明之實施例，圖中： 第1圖描繪針對平行時脈分佈組態之記億體裝置的環 圈配置； 第2圖描繪針對來源同步時脈分佈組態之記憶體裝置 -25- 200929245 的環圈配置； ' 第3圖描繪針對第1圖之配置命令與寫入資料封包的 • 時序圖； 第4圖描繪針對第1圖之配置讀取資料封包的時序圖 i 第5圖以表格形式描繪針對第1圖之配置範例命令集 » 0 第6圖描繪針對平行時脈分佈組態之記憶體裝置的創 新環圈配置； 第7圖描繪根據範例實施例以區別的目標裝置位址來 組態每一個記憶體裝置之範例方法中的步驟； ' 第8圖描繪根據範例實施例之範例組態命令； - 第9圖描繪記憶體裝置之簡化配置以說明描繪非一致 資料寬度； 第1 〇圖描繪針對同步時脈分佈組態之記億體裝置的 Φ 創新環圈配置； 第11圖描繪根據範例實施例之一範例8位元寫入命 令；以及 第12圖描繪根據範例實施例之一範例4位元寫入命 令。 【主要元件符號說明】 100 > 200 ' 600、 900、 1000 ：配置 102、 202、 602、 902、 1002 ：控制器 -26- 200929245 104、204、604、904、1 004 ：記憶體 104A、 204A、 604A、 904A、 1004A ： 104B 、 204B 、 604B 、 904B 、 1004B ： 104C 、 204C ' 604C 、 904C 、 1004C ： 800 : 「將TDA設成X」命令 1100、1 200 :寫入命令封包 转置 第一記憶體裝置 第二記憶體裝置 第三記憶體裝置

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Claims (1)

1. 200929245 十、申請專利範圍 ' !· 一種在控制器組態以環圈方式配置之複數個記億 • 體裝置之方法，使得來自一給定記憶體裝置之輸出係由圍 繞該環圈之一後續的記憶體裝置接收爲輸入，其中該環圏 中之第一記憶體裝置接收來自該控制器的輸出作爲輸入， 以及最後一記憶體裝置提供輸出至該控制器作爲輸入，該 方法包含： Q 在第一時脈週期中，在至該第一記憶體裝置的多位元 資料連結中之複數個控制器輸出位元的各個控制器輸出位 元上，傳送可辨別信號； 在Μ個後續時脈週期中，在該多位元資料連結中之該 " 複數個控制器輸出位元的控制器輸出位元的子集上，傳送 - 該些可辨別信號，使得Μ+1等於該多位元資料連結中之 最大可組態輸出位元數量與最小可組態輸出位元數量的比 率，該些控制器輸出位元的子集包括至少一第一控制器輸 Q 出位元；以及 在又Ν個後續時脈週期的各個時脈週期中，在該第一 控制器輸出位元上，傳送在該複數個記憶體裝置中的一給 定記憶體裝置的位址之單一位元部分，使得Ν等於用來定 址該各個記憶體裝置之位元數量。 2.如申請專利範圍第1項之方法，進一步包含： 在複數個控制器輸入位元之控制器輸入位元的主動子 集上，接收來自該最後一記憶體裝置之該可辨別信號；以 及 -28- 200929245 在對應於該控制器輸入位元之主動子集的控 位元的主動子集上，傳送封包。 3. 如申請專利範圍第1項之方法，其中該 時脈週期爲接續的時脈週期。 4. 如申請專利範圍第3項之方法，其中該： 續時脈週期爲接續的時脈週期。 5. 如申請專利範圍第4項之方法，其中該] 續時脈週期與該Μ個後續時脈週期爲連續的。 6. 如申請專利範圍第1項之方法，其中該 制器輸出位元包含八個控制器輸出位元。 7. 如申請專利範圍第6項之方法，其中七 來定址該複數個記憶體裝置中的各個記憶體裝置 8. 如申請專利範圍第6項之方法，包含： 續時脈週期的第一者中，於包含該控制器輸出位 一的四連續位元上，傳送該可辨別信號。 9. 如申請專利範圍第8項之方法，包含： 續時脈週期的第二者及該些後續時脈週期的第三 包含該控制器輸出位元子集之另一的兩連續位元 該可辨別信號。 10. —種控制以環圈配置方式連接之複數個 置的記憶體裝置控制器，使得來自該複數個記憶 的一給定記憶體裝置之輸出係由該複數個記憶體 一相鄰記憶體裝置接收爲輸入，該記憶體裝置控 使得該複數個記憶體裝置中之第一記憶體裝置接 制器輸出 Μ個後續 乙Ν個後 乙Ν個後 複數個控 個位元用 〇 在該些後 元子集之 在該些後 者中，於 上，傳送 記憶體裝 體裝置中 裝置中的 制器配置 收來自該 -29- 200929245 控制器的輸出作爲輸入’以及該複數個記憶體裝置中之最 ' 後一記憶體裝置提供輸出至該控制器作爲輸入，該控制器 • 組態成： 在第一時脈週期中並在至該第一記憶體裝置的多位元 資料連結中之複數個控制器輸出位元的各個控制器輸出位 元上，傳送可辨別信號； 在Μ個後續時脈週期中並在該多位元資料連結中之該 0 複數個控制器輸出位元的控制器輸出位元的子集上’傳送 該些可辨別信號，使得Μ+1等於該多位元資料連結中之 最大可組態輸出位元數量與最小可組態輸出位元數量的比 率，該些控制器輸出位元的子集包括至少一第一控制器輸 " 出位元；以及 在又Ν個後續時脈週期的各個時脈週期中並在該第一 控制器輸出位元上，傳送在該複數個記憶體裝置中的一給 定記憶體裝置的位址之單一位元部分，使得Ν等於用來定 Q 址該各個記憶體裝置之位元數量。 11. 一種記憶體系統，包含： 以環圈配置方式連接之複數個記憶體裝置，使得來自 該複數個記憶體裝置中的一給定記憶體裝置之輸出係由該 複數個記憶體裝置的一相鄰記憶體裝置接收爲輸入； 記憶體裝置控制器，配置使得該複數個記憶體裝置中 之第一記憶體裝置接收來自該控制器的輸出作爲輸入，以 及該複數個記憶體裝置中之最後一記憶體裝置提供輸出至 該控制器作爲輸入，該控制器組態成： -30- 200929245 在第一時脈週期中並在至該第一記憶體裝置的多位 元資料連結中之複數個控制器輸出位元的各個控制器輸出 位元上，傳送可辨別信號； 在Μ個後續時脈週期中並在該多位元資料連結中之 該複數個控制器輸出位元的控制器輸出位元的子集上，傳 送該些可辨別信號，使得Μ+1等於該多位元資料連結中 之最大可組態輸出位元數量與最小可組態輸出位元數量的 比率，該些控制器輸出位元的子集包括至少一第一控制器 輸出位元；以及 在又Ν個後續時脈週期的各個時脈週期中並在該第 —控制器輸出位元上，傳送在該複數個記憶體裝置中的一 給定記憶體裝置的位址之單一位元部分，使得Ν等於用來 定址該各個記憶體裝置之位元數量。 12. —種含有電腦可執行指令之電腦可讀取媒體，當 由記億體裝置控制器執行該些指令時，令該記憶體裝置控 制器： 在第一時脈週期中並在至該第一記憶體裝置的多位元 資料連結中之複數個控制器輸出位元的各個控制器輸出位 元上，傳送可辨別信號； 在Μ個後續時脈週期中並在該多位元資料連結中之該 複數個控制器輸出位元的控制器輸出位元的子集上，傳送 該些可辨別信號，使得Μ+1等於該多位元資料連結中之 最大可組態輸出位元數量與最小可組態輸出位元數量的比 率，該些控制器輸出位元的子集包括至少一第一控制器輸 -31 - 200929245 出位元；以及 在又N個後續時脈週期的各個時脈週期中並在該第一 • 控制器輸出位元上，傳送在該複數個記憶體裝置中的一給 定記憶體裝置的位址之單一位元部分，使得N等於用來定 址該各個記憶體裝置之位元數量。 1 3 · —種組態以環圈方式配置之複數個記憶體裝置的 方法，該方法包含： f) 初始化運算元； 在至該複數個記憶體裝置的第一記憶體裝置的資料連 結中之一或複數個控制器輸出接腳上，傳送包括該運算元 的命令； 判斷該命令尙未圍繞該環圈傳播並被接收； 增額該運算元，藉此產生已更新的運算元； 在該一或複數個控制器輸出位元上傳送包括該已更新 的運算元之又一命令； 〇 重複該增額及傳送該又一命令； 判斷在複數個控制器輸入接腳的控制器輸入接腳之主 動子集上該又一命令的一部分已被接收； 回應於該部分已圍繞該環圈傳播並被接收的該判斷， 中斷該重複；以及 在對應於該控制器輸入接腳主動子集之控制器輸出接 腳主動子集上，傳送封包。 14.如申請專利範圍第13項之方法，進一步包含， 根據該又一命令的該部分中之該運算元的値’判斷該環圏 -32- 200929245 中該些記憶體裝置的數量。 15. —種控制以環圈配置方式連接之複數個記憶體裝 . 置的記憶體裝置控制器，該記憶體裝置控制器適於： 初始化運算元； 在至該複數個記憶體裝置的第一記億體裝置的資料連 結中之一或複數個控制器輸出接腳上，傳送包括該運算元 的命令； A 判斷該命令尙未圍繞該環圈傳播並被接收； Ο 增額該運算元，藉此產生已更新的運算元； 在該複數個控制器輸出接腳上傳送包括該已更新的運 算元之又一命令； • 重複該增額及傳送該又一命令； . 判斷在複數個控制器輸入接腳的控制器輸入接腳之主 動子集上該又一命令的一部分已被接收； 回應於該部分已圍繞該環圈傳播並被接收的該判斷， _ 中斷該重複；以及 在對應於該控制器輸入接腳主動子集之控制器輸出接 腳主動子集上，傳送封包。 1 6.如申請專利範圍第1 5項之記憶體裝置控制器， 進一步適於：根據該又一命令的該部分中之該運算元的値 ，判斷該環圈中該些記憶體裝置的數量。 1 7.如申請專利範圍第1 5項之記憶體裝置控制器， 其中該運算元爲目標裝置位址。 1 8 _如申請專利範圍第1 7項之記憶體裝置控制器， -33- 200929245

   其中該命令與該又一命令爲設定目標裝置位址命令 19. 如申請專利範圍第1 8項之記憶體裝置控 進一步適於：使用先前包括在該些設定目標裝置位 中的該些目標裝置位址來定址該些封包。 20. 一種記憶體系統，包含： 以環圏配置方式連接之複數個記憶體裝置，使 該複數個記憶體裝置中的一給定記憶體裝置之輸出 複數個記憶體裝置的一相鄰記憶體裝置接收爲輸入 記憶體裝置控制器，配置使得該複數個記憶體 之第一記億體裝置接收來自該控制器的輸出作爲輸 及該複數個記憶體裝置中之最後一記憶體裝置提供 該控制器作爲輸入，該控制器組態成： 初始化運算元； 在至該複數個記憶體裝置的第一記憶體裝置 連結中之一或複數個控制器輸出接腳上，傳送包括 元的命令； 判斷該命令尙未圍繞該環圈傳播並被接收； 增額該運算元，藉此產生已更新的運算元； 在該複數個控制器輸出接腳上傳送包括該已 運算元之又一命令； 重複該增額及傳送該又一命令； 判斷在複數個控制器輸入接腳的控制器輸入 主動子集上該又一命令的一部分已被接收； 回應於該部分已圍繞該環圈傳播並被接收的 制器， 址命令 得來自 係由該 釁 裝置中 入，以 輸出至 的資料 該運算 更新的 接腳之 該判斷 -34- 200929245 ，中斷該重複；以及 • 在對應於該控制器輸入接腳主動子集之控制器輸出 . 接腳主動子集上，傳送封包。 2 1 .—種含有電腦可執行指令之電腦可讀取媒體，當 由記憶體裝置控制器執行該些指令時，令該記憶體裝置控 制器： 初始化運算元； ^ 在至該複數個記憶體裝置的第一記憶體裝置的資料連 結中之一或複數個控制器輸出接腳上傳送包括該運算元的 命令； 判斷該命令尙未圍繞該環圈傳播並被接收； • 增額該運算元，藉此產生已更新的運算元； . 在該複數個控制器輸出接腳上傳送包括該已更新的運 算元之又一命令； 重複該增額及傳送該又一命令； @ 判斷在複數個控制器輸入接腳的控制器輸入接腳之主 動子集上該又一命令的一部分已被接收； 回應於該部分已圍繞該環圏傳播並被接收的該判斷， 中斷該重複；以及 在對應於該控制器輸入接腳主動子集之控制器輸出接 腳主動子集上’傳送封包。 22.如申請專利範圍第21項之電腦可讀取媒體，含 有另外的電腦可執行指令，當由記憶體裝置控制器執行該 些指令時，令該記憶體裝置控制器根據該又一命令的該部 -35- 200929245 分中之該運算元的値，判斷該環圈中該些記憶體裝置的數 • 量。 、 23.如申請專利範圍第21項之電腦可讀取媒體，其 中該運算元爲目標裝置位址。 24. 如申請專利範圍第23項之電腦可讀取媒體，其 中該命令與該又一命令爲設定目標裝置位址命令。 25. 如申請專利範圍第24項之電腦可讀取媒體，含 有另外的電腦可執行指令，當由記憶體裝置控制器執行該 〇 些指令時，令該記憶體裝置控制器使用先前包括在該些設 定目標裝置位址命令中的該些目標裝置位址來定址該些封 包。 26. 一種記憶體子系統，包含： . 記憶體控制器，包括用於在資料匯流排上傳送樣型之 複數個資料輸出接腳，該樣型指示運算資料寬度； 複數個記憶體裝置，各個記憶體裝置適於： ^ 在該資料匯流排上接收該樣型； 〇 根據該樣型，將記憶體裝置資料寬度組態成該運算 資料寬度，以供後續讀取與寫入操作用。 27. 如申請專利範圍第26項之記憶體子系統，其中 該複數個記憶體裝置及該記憶體控制器係以多點匯流排拓 樸方式連接。 28. 如申請專利範圍第2 6項之記憶體子系統，其中 該複數個記憶體裝置及該記憶體控制器係以環圈方式連接 -36- 200929245 29. 如申請專利範圍第28項之 該記憶體控制器進一步包括：用於在 圈傳播後接收該樣型的複數個資料輸 記憶體控制器適於判斷該樣型已被截 寬度。 30. 一種記憶體裝置，包含用於 樣型的複數個資料輸入接腳，該記億 由該樣型所指示的運算元資料寬度， 料寬度，該記憶體資料寬度供後續讀 31- 一種記憶體控制器，包含用 送樣型的複數個資料輸出接腳，該樣 〇 32· 一種在記憶體控制器組態記 算資料寬度的方法，該方法包含： 在記憶體資料匯流排上傳送樣型 在該記憶體資料匯流排上接收該 根據該樣型的子集，判斷該記憶 寬度。 3 3.如申請專利範圍第32項之 該資料匯流排上傳送第二樣型，該第 資料匯流排的該運算寬度之寬度。 34· 一種在記憶體裝置組態記憶 資料寬度的方法，該方法包含： 在記憶體資料匯流排上接收樣型 記憶體子系統，其中 該樣型的已圍繞該環 入接腳，以及其中該 短時調整該運算資料 在資料匯流排上接收 體裝置配置成，根據 自組態記憶體裝置資 取與寫入操作用。 於在資料匯流排上傳 型指示運算資料寬度 憶體資料匯流排之運 樣型的子集；以及 體資料匯流排的運算 方法，進一步包含在 二樣型具有對應於該 體資料匯流排之運算 :以及 -37- 200929245 根據該樣型判斷該記憶體資料匯流排的運算寬度。 35. 一種控制以環圈拓樸方式配置之複數個記憶體裝 置的記憶體控制器，該記憶體控制器包含用於傳送裝置位 址指派命令的複數個資料匯流排輸出接腳，其中該裝置位 址指派命令具有一格式及待被指派的裝置位址，該格式係 組態使得，當由該複數個記憶體裝置中的一記憶體裝置接 收該裝置位址指派命令時，藉由記錄該待被指派的裝置位 址而不管該記憶體裝置之該運算資料匯流排寬度爲何，該 記憶體裝置可辨別該裝置位址指派命令並對其正確地作動 〇 36. —種在以環圈拓樸方式配置之複數個記憶體裝置 中的記憶體裝置，該記憶體裝置包含用於接收裝置位址指 派命令的複數個資料匯流排輸入接腳，其中該裝置位址指 派命令具有一格式及待被指派的裝置位址，該記憶體裝置 適於： 接收該裝置位址指派命令；以及 記錄該待被指派的裝置位址而不管該記憶體裝置之該 運算資料匯流排寬度爲何。 3 7 . —種記憶體裝置，包含： 複數個資料匯流排輸入接腳，用於： 接收背景閒置樣型； 接收與該背景閒置樣型不同的已知樣型；以及 辨別該已知樣型定界命令之起始。 -38-