TW200849268A - Embedded architecture with serial interface for testing flash memories - Google Patents
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Description
200849268 九、發明說明: 【發明所屬之技術領域】 本發明關於用於快閃記憶體之測試電路以及_選快 憶體陣列所需時間之改善。更具體地,本發明關於具有^ 建測式電路之快閃記憶體積體電路。 【先前技術】
;小所周去。’篩選一快閃記憶體陣列佔了在快閃記憶體測 °式』間化費之時間之大部分。快閃記憶體陣列篩選通常係 由擦除該陣列、用一型様程式化該陣列以及讀取與驗證寫 入至該陣列中之該型様之—序列所組成。如果可驗證該程 式化31様,則该陣列被假設成無缺陷,否則,如果發生錯 誤,則已债測到-些缺陷。用不同型様重複該序列以便突 顯不同類型錯誤。 、因此,測試該陣列中之一項關鍵點是決定是否可藉由取 代4陣列之一冗餘之行或列來修復缺陷,並計算冗餘資 訊’其-旦永久儲存在該裝置巾,將被使用在該晶片之整 個生命週期期間以取代該陣列之錯誤部分。 隨者技術特點縮減及快閃記憶體密度增長更大,在該陣 列篩選期間介於外部測試器及快閃記憶體之間之總互動數 ^曰加成為真正之瓶頸。這主要是歸因於用於介接該快閃 記憶體及該外部測試器之低頻率。f要如此低頻率以避免 跳動及雜汛,此係因為連接探針卡與測試儀器之長電纜。 為了應付此問題,測試策略之一者已被嵌入在晶片上, 所有之邏輯及電路是測試該陣列必需,這樣減少介於測試 129109.doc 200849268 器及陣列之間之互動數。這種策略也被稱為B.I.S.T·(内建 自我測試)。 另一種減少測試時間之常見策略通常已被用來增加同時 測試之晶粒之數目。用這種方法,成本被轉嫁到具有用於 ♦ 位址及資料之較大匯流排之昂貴之探針卡並且複雜性被轉 移到較長之軟體碼。 【發明内容】 (、 提呈一種用於嵌入式測試快閃記憶體之架構。本發明改 善了總測試時間,因此減少了整體晶粒成本。本發明組合 一串列介面(用以增加並且測試之晶粒數目)與晶片上邏輯 (其能篩選該記憶體陣列及減少與外部測試器之互動數)。 ▲在本發明之一態様中’ 一種快閃記憶體裝置包含一快閃 吕己憶體陣列、一組非揮發性冗餘暫存 , 叮、$仔态、一串列介面及耦 接到該串列介面之測試邏輯。 、弭4測4邏輯經組態用以··接 受來自一外部測試器之一組串列命 、 ^〜p 7,擦除該陣列;採用 f 一測試型様程式化該陣列;讀 ^ , j喝取该陣列且比較該結果與預 期結果以識別錯誤;決定是 疋贪肊精由取代該陣列之一冗餘 之行或列來修復該等錯誤,並 ’、 眘π.w h 如果疋的話’則產生冗餘 貝吼,及私式化該冗餘資訊 中。 j μ 4非揮發性冗餘暫存器 在本發明之另一態様中,揭 ^^ 揭不—種用於測試在一快閃印 體裝置上之一快閃記憶體陣列之 > 、σ 置包含一组非趣A W: ^ / ,该快閃記憶體裝 。3 、、且非揮务性几餘暫存器、 串列介面之、、則、羅結 丨’丨面及_馬接到該 甲幻;丨面之測5式邏輯,該方 ^括令该測試邏輯··接受來 129109.doc 200849268 自一外部測試器之一 έ ^ 、、且串列命令;擦除該陣 試型様程式化該陣列·綠 ^ ,喝取该陣列且比較該結果與預期钍 果以識別錯誤;決定县不处—丄 貝^、、、吉 或列來修復料錯誤,並且 R几餘之仃 訊;及程式化該冗餘資二广“’則產生冗餘資 、貝Λ到忒專非揮發性冗餘暫存器中。 本發明旨在減少快閃# #辦 一由 氏閃6己憶體之測試時間,其方式為組入 串列介面(用以增加並行測試之晶粒數目,而不過分二 力=針卡(本文稱為S2I—l〇gic)上之總電線數目)與嵌入^ 建輯(用以加快執行該陣 ^ t 平幻上之測忒常式之速度,最小化 在外部測試器及該供問壯 • 茨嵌閃裝置(本文稱為BIST—LOGIC)之門 之資料交換之總數目)。 曰 為了完成此任務’本發明之該架構能接受來自外部㈣ '之一組串列命令並開始其運作;擦除該陣列;使用—伊 準型様程咖陣列;讀取該陣列且比較該結果與一預: 型様》ΰ十鼻疋否能藉由抱由 精由取代该陣列之一冗餘之行或列來修 復該等錯誤,及訃瞀兮“日日 " 计°亥相關之冗餘資訊;儲存該冗餘資訊 於其揮發性暫存器中;程式化經儲存其揮發性暫存器中之 該冗餘資訊到非揮發性斬户。„ J井俾毛〖生暫存益中;及讀取經儲存在該非揮 發性暫存H中之該資訊到其揮發性暫存器中。 【實施方式】 -般熟習此項技術者將認識到本發明之以下描述只是說 明性且不以任柯太—服心 1 4 ^ ^ 式限制。本务明之其他實施例將容易地 由這些技術者他們自己提出。 本發明之架構能延伸到具有由κ位元組成之N個冗餘資 129109.doc 200849268 源之晶片,其中N是裝置上可用之冗餘資源數目及κ是完 全描述一單一資源所需之位元數。 現參考圖1 ’ 一方塊圖顯示根據本發明之原理組態並且 包含一 S2I—LOGIC塊14及一 BIST一LOGIC塊16的兩個快閃 記憶體裝置10及12。快閃記憶體裝置10及12經由一 5線匯 流排20被耦接到一測試器18。該5線匯流排2〇包含:vpp, 一可被用來程式化快閃記憶體裝置10及12之電位;vdd, 用來為快閃記憶體裝置1 〇及12供應標準電源;GND,用來 提供標準接地參考給快閃記憶體裝置丨〇及丨2 ; 1/〇,一用 來在測試器與快閃記憶體裝置1〇及12之間交換資料之雙向 串列資料線;以及CLK,一用來同步在測試器與快閃記憶 體衣置1 0及12之間之貧料交換之時脈信號。 現參考圖2,一方塊圖顯示一種具有根據本發明之特徵 之说明性積體電路30。如圖2中所示,積體電路3〇包含幾 個電路。微電路(MICRO)32是一執行指令之處理器。r〇m 34是一儲存由微電路32可執行之指令之唯讀記憶體。 S2I一LOGIC 36是一電路,其解碼來自外部測試器之串列命 令並傳回關於當前内部運作之狀態之資訊(正在進行或已 完成)。襯墊38是由S2I規格定義之五個裝置1/()襯塾。位址 計數器26被連接到S2I 一 LOGIC 36,以及解碼器28被連接到 位址計數器26及陣列42。 BIST一LOGIC 40疋一邏輯電路’其透過讀取/驗證感測放 大器4 4項取來自陣列4 2之資料、定義待儲存於其揮發性暫 存器中之冗餘資訊、載入程式化邏輯46以用一標準測試型 129109.doc -9- 200849268 様程式化陣列42、載入兹爷、尸& 哥1私式化邏輯46以程式化熔絲陣列 48、以及從熔絲陣列4S . Λ π从— 干幻48載入几餘貧訊至其揮發性暫存器 中。 現夢号圖j,一方塊圖顯示根據本發明之原理之一 BIST_LOGIC電路50之架構。以下討論假設一具有N個冗 餘資源(每冗餘資源有K位元)之快閃記憶體W。一般孰 習此項技術者將容易地能組態具有其他冗餘資源組態之此 種架構。
。型様產生器52是 產生一參考資料型 、ALL1、偵測板、 BIST—LOGIC電路50包含幾個電路塊 一由來自S2I之命令所驅動之電路,其 様以給定當前之行及列位址(例如allo 棋盤(checkerboard)等等)。擾碼器^是一電路,其用一種 標準格式加擾碼於自快閃記憶體陣列讀取之資料(即,如 果裝置並行讀取四個字組(每字組有16個位元),則擾碼器 可按第四字組、第三字組、第二字組、第一字組之序列從 左到右及從最高有效位元(MSB)到最低有效位元(lsb)排序 該等字組)。 x〇R 56是一電路,其比較來自陣列之經擾碼之資料與 來自型様產生器52之參考型様並且輸出前錯誤向量。、 解碼器58是一電路’黎於當前之冗餘組態,解碼已經偵測 到之錯誤(先前之錯誤向量減法器6〇是一減法器電路, 2決定新之錯誤向量,自當前錯誤向量(來自x〇R)減去先 前錯誤向量(來自解碼器)。加法器62是—加法器電路,其 。十开在新錯誤向量中之新錯誤數目。檢查冗餘規則Μ是— 129109.doc -10- 200849268 電路,其決定新錯誤是否被可修復(可實施按使用者定義 之許多不同規則)。如果一或多個新錯誤是不可修復,則 檢查冗餘規則64發出一 FATAL_ERROR_INT信號。作為一 實例,在兩個冗餘資源可得到之情況下可實施的一簡單規 則係,如果在當前頁中有兩個以上新錯誤,則確立信號 ' FATAL_ERROR_INT。 • 選擇冗餘資源66是一電路,其決定哪些冗餘資源被使 用。在圖3中所示之架構中,按用一具有兩個冗餘資源之 Ο 實例。如果待使用資源[1],則來自選擇冗餘資源66之信號 EN—REG[1]被驅動成高位準。如果待使用資源[2],貝ij來自 選擇冗餘資源66之信號EN_REG[2]被驅動成高位準。如果 待使用該兩個資源,則來自選擇冗餘資源66之兩個信號 EN—REG[1]及EN—REG[2]被驅動成高位準。如果沒有資源 被需要,則來自選擇冗餘資源66之兩個信號EN—REG[1]及 EN_REG[2]被驅動成低位準。可取決於晶片冗餘架構而實 施不同之填充序列。 冗餘編碼器68是一電路,其使用擾碼器54所採用之資訊 編碼新錯誤之位置。然後,冗餘編碼器68編碼資料以識別 ' 字組及在該字組中錯誤發生之特殊輸出。 、 BIST_REG[N:1] 70是一組N個揮發性暫存器,每一者有 K位元,取決於多工器7 2之狀態,可將儲存在溶絲陣列中 之冗餘之當前狀態載入於BIST_REG[N:1] 70,或用嵌入式 冗餘邏輯計算之新冗餘來更新BIST_REG[N:1] 70。 FF[N:1] 74是N個正反器,用來在SAVE_BIST信號之上 129109.doc -11 - 200849268 升邊緣同步N個信號ΕΝ—REG[N:1]。FF[0] 76是一正反器, 用來在SAVE—BIST信號之上升邊緣同步信號FATAL— ERROR INT。在線 78 上之 UPDATEJBIST[N:1]是 N個信 號,用來選擇性地觸發暫存器BIST_REG[N:1] 70。 BIST—LOGIC有幾個輸入。由來自圖2之讀取/驗證感測 放大器44之自快閃記憶體陣列之讀出之一頁資料驅動資料 匯流排80。組態信號82是來自圖2之S2I_LOGIC 36之任何 數目之信號,用來選擇當前所需之參考型様。SAVEJBIST 84是一由圖2之微電路32在每次已從陣列讀出一新頁時執 行掃描常式期間發出之脈衝。READ—RED—BIST 86是一由 圖2之微電路32發出之信號用來切換多工器72,致使當前之 冗餘狀態可被載入到BIST_REG 70中。FUSE_RESOURCE[N:l] 88是來自快閃記憶體之N個非揮發性暫存器之NxK位元冗 餘資訊。 BISTJLOGIC有幾個輸出。BIST—REG[N:1] 70是N個由 K 個位元組成之揮發性暫存器,每一者相關聯於晶片之N個 冗餘資源中之一者。FATAL_ERROR 92是一信號,顯示在 從陣列讀取之最後頁中之新錯誤是否能藉由取代一冗餘行 或列被修復。 對驗證一型様及計算且儲存所需冗餘有用之簡單掃描常 式之一實例包含以下程序: 1 ·自炼絲載入當前冗餘狀態; 2.讀取一頁; 3·觸發一 SAVE—BIST脈衝; 129109.doc -12- 200849268 4.檢查 FATAL—ERROR信號; 5·如果FATAL 一 ERR〇R==1,則退出並丟棄晶粒; 6.如果FATAL—ERROm,則增加當前頁之位址; 7 ·跳到步驟2直到掃描完成。 現:考圖4圖式顯示根據本發明之一控制的介面之 s2i_logic塊。s2i_logic是一控制介面之邏輯電路並且
有若干輸入及輸出、線。熔絲輸入100控制一熔絲是否程式 化永久停用S2!介面。時脈輸入1〇2載送一時脈信號,用來 同步介於㈣記憶«置與測試器之間 輸入,4載送-來自微電路32之信號,顯示當前常式= 執行中或已完成。FATAL—ERROR輸入1〇6是一來自 BIST_L〇GIC 40之信號’顯是否能藉由取代—冗餘行或列 來修復示陣列之當前部分。RESET輸入1〇8是一用來重設 S2I—LOGIC之信號。 &
BUFFER_DISAB輸出11G是一信號,用以—旦概塾維持 在浮動則關閉緩衝器⑨漏。;[/0 112是—雙向資料線。1/〇 11 2接受來自測試器之輸入命令並且輸出FATAL—職〇R (用來通知測試器是否一不可修復之錯誤已經發幻或 BUSY(用來通知外部測試器何時内部之運作已經完成)。 -内部狀態機將取決於正在進行中之運作之#前^態而改 變I/O線i i2上之資訊。既DIRECT_線i 14輸出一信號 以指示出I/O 112是處於輸入或輪出模式中。耦接至 卯—職似職線丨丨4之測試器及快閃記憶體裝置兩者都 必須共用同-協定,以瞭解1/0線何時在輸入或輸出模式 129109.doc -13- 200849268 中。MICRO_CONTROL輸出1 16是一組信號,用來觸發微 電路32並使其執行正確之測試常式。 本發明有優勢地利用一組命令,該組命令被用來觸發將 由嵌入式測試邏輯執行之所有操作。一示範性命令集被顯 示在以下之表中。一般熟習此項技術者將認識到本發明非 限定於本文所示之命令集並且其他有用之命令可以被指定 . 為運作本文所揭示之裝置。一般熟習此項技術者將認識到 用來提供這個命令集之軟體或韌體將取決於用來執行本文 f》 圖中揭示之電路塊之確切電路而不同。這類軟體或硬體之 提供是對一般熟習此項技術者之常式練習。 命令 注釋 S2I_INIT 軟體重設 S2I—INIT—BIST 用於BIST暫存器之軟體重設 S2I—LATCH ADD 鎖存平面位址 S2I_BIST_ALL0 掃描用於ALL0型様之矩陣並檢查冗餘 S2I—BIST—ALL 1 掃描用於ALL 1型様之矩陣並檢查冗餘 S2I—BIST—CHKB 掃描用於CHKB型様之矩陣並檢查冗餘 S2I_BIST invchkb 掃描用於INVCHKB型様之矩陣並檢查冗餘 s2i_bist_diago 掃描用於矩陣DIAG0型様之矩陣並檢查冗餘 S2I BIST DIAG1 掃描用於矩陣DIAG1型様之矩陣並檢查冗餘 S2I BIST PG ALLO 程式化矩陣(ALL0型様) S2I BIST PG CHKB 程式化矩陣(CHKB型様) S2I—BIST—PG—INVCHKB 程式化矩陣(invchkb型様) 129109.doc •14- 200849268 S2I BIST PG DIAGO 程式化矩陣(DIAGO型様)^〜η S2I BIST PG DIAG1 程式化矩陣(DIAG1型様) S2I BIST ER MAT 擦除矩陣 ^ S2I BIST PG CAM 程式化熔絲陣列(BIST暫^〜 S2I BIST DISAB CAM ' ——^ 停用不使用的炫絲 命令表 現參考圖5,一方塊圖更詳細地顯示s2I_LOGIC塊36。時 脈輸入102及I/O輸入1 12被用來操作移位暫存器120。在本 發明之一實施例中,移位暫存器120是使用25個正反器形 成之。移位暫存器120被用來從串列I/O輸入1 12獲取指令 碼(20個位元)、位址(25個位元)及資料(1 6個位元)以進行程 式化。 在本發明之一實施例中,計數器122是一 6位元式計數器 並且亦從時脈輸入1 〇 2予以驅動。計數器12 2之輸出被提呈 給&十數裔遮罩1 2 4。在計數裔遮罩12 4中開發之三個輸出 Cnt 一 25(參考數字126),Cnt—20(參考數字128)及Cnt 一 16(參 考數字1 30)指示出分別完全獲得了指令碼、位址及資料。 輸入解碼I3 2解碼由移位暫存器Ho提供之20位元式指 令碼並定義待執行之操作(由以上述命令表中所示之命令 所定義)。一由組合邏輯144及狀態正反器1 34所形成之狀 悲機基於當前狀態及組合邏輯1 44之輸入狀態來決定未來 狀態,該等輸入包含:線136上來自輸入解碼器132之經解 碼命令;S2I—LOGIC塊之忙碌輸入1〇4 ;計數器遮罩124之
Cnt 一 25,Cnt—20與Cnt 一 16輸出;以及^一 L〇GIC塊之嫁絲 129109.doc -15- 200849268 輸入100。主反器134之輸出包含一位元,其驅動在線138 上移位暫存器120及計數器丨22之啟用輸入。 線140上來自狀態正反器134之其他輸出位元驅動組合邏 輯142。基於當前狀態及移位暫存器資料,組合邏輯142藉 由確立S2I_LOGIC塊之線114上之一信號來控制S2IJLOGIC ' 塊之I/O線112上資料之方向,並提供參考圖4所討論之幾 • 個輸入給嵌入式微控制器32(圖2)。 現參考圖6,顯示對應於由組合邏輯144及狀態正反器 (% 134形成之狀態機的狀態圖150。在狀態152,發出 LOAD_COMMAND。如果有一TLATCH SETTING命令,則 先在狀態154發出TLATCH命令,其後返回到狀態152。 如果在狀態152發出BIST_CMD,則在步驟158處理BIST 之前,在步驟156發出SET BIST REG。在狀態158,只要 忙碌信號等於1(即,當前常式仍然在執行中),則狀態機迴 圈返回狀態158。如果忙碌信號等於0(即,當前常式已完 成)並且已經有一程式化或擦除命令,則狀態機返回到狀 一 態1 52。如果忙碌信號等於0並且已經有一驗證命令,則狀 態機進行到狀態160,其中在返回到狀態152之前輸出 * FATAL_ERROR信號。 , 如果在狀態152發出LATCH—ADD_CMD,則在狀態162 發出ENABLE LATCH ADD命令。狀態機然後進行到狀態 164,其中發出INPUT—ADD命令,直到Cnt_25值等於1。 如果Cnt_25值等於1,則狀態機進行到狀態166,其中在返 回到狀態152之前實行LATCH—ADD脈衝。 129109.doc -16- 200849268 如果在步驟152被發出RESET—FLASH一CMD,則在返回 到狀態152之前在狀態168實行RESET脈衝。 儘官本發明之實施例及應用已經被顯示及描述,但是對 於那些熟習此項技術者是顯而易見之,許多比上述更多之 修改在沒有偏離本發明在這裏之概念下是可行的。本發明 因此除了所附請求項之範圍外不受限制。 【圖式簡單說明】
圖1是一方塊圖,顯示耦接到一測試器之根據本發明之 原理組態之快閃記憶體裝置。 圖2是根據本發明之一積體電路之方塊圖。 圖3疋一方塊圖,顯示根據本發明之b I s τ架構。 圖4是一圖,顯示根據本發明之—一l〇gic塊。 圖5是一方塊圖,更詳細地顯示根據本發明之一 S2I—LOGIC 塊。 圖6是一根據本發明之狀態圖。 【主要元件符號說明】 10 快閃記憶體裝置 12 快閃記憶體裝置 14 S2IJL0GIC 塊 16 BIST 一 LOGIC 塊 18 測試器 20 5線匯流排 25 位元 26 位址計數器 129109.doc -17- 200849268 28 解碼器 30 積體電路 32 微電路 34 唯讀記憶體 36 S2I_LOGIC 電路 38 襯墊 40 BIST_LOGIC 電路 42 陣列 44 讀取/驗證感測放大器 46 程式化邏輯 48 熔絲陣列 50 BIST_LOGIC 電路 52 型様產生器 54 擾碼器 56 互斥或電路 58 解碼器 60 減法器 62 加法器 64 檢查冗餘規則 66 選擇冗餘資源 68 冗餘編碼器 70 一組N個揮發性暫存器 72 多工器 74 N個正反器 129109.doc -18- 200849268 76 正反器 78 線 80 貧料匯流排 82 組態信號 84 脈衝 86 信號 88 NxK位元冗餘資訊 92 信號 100 熔絲輸入 102 時脈輸入 104 忙碌輸入 106 FATAL_ERROR 輸入 108 重設輸入 110 BUFFER_DISAB 輸出 112 Ι/0/Ι/0線/1/0輸入 114 I/0_DIRECTI0N 輸出 116 MICRO_CONTR〇L 輸出 120 移位暫存器 122 計數器 124 計數器遮罩 126 輸出Cnt_25 128 輸出Cnt_20 130 輸出Cnt_16 132 輸入解碼器 -19. 129109.doc 200849268 134 136 138 140 142 144 150 152 154 156 158 160 162 164 166 168 狀態正反器 線 線 線 組合邏輯 組合邏輯 狀態圖
發出 LOAD_COMMAND 發出TLATCH 設定 BIST REG 處理BIST FATAL_ERROR 輸出 建立 LATCH ADD 發出 INPUT__ADD 執行L ATCH_ADD脈衝 RESET脈衝 129109.doc -20-
Claims (1)
- 200849268 十、申請專利範圍: 1 · 一種快閃記憶體裝置,其包含: 一快閃記憶體陣列; 一組非揮發性冗餘暫存器; 一串列介面;以及 其經組態用 串列命令; 以: 耗接到該串列介面之測試邏輯, 接受來自一外部測試器之一組 擦除該陣列;C./ 採用一測試型様程式化該陣列; 讀取該陣列且比較該結果盥 "、頂期結果以識別錯誤 決定是否能藉由取代該陣列 復該等錯誤,並且如果是的話 之 几餘之行或列來修 ’則產生冗餘資訊;及 程式化該冗餘資訊到該等非揮發性冗餘暫存器中。 2·根據請求項1之快閃記憶體裝置,其中該串列介面包括 一狀態機,該狀態機係由一狀態正反器及具有複數個輸 入之第一組合邏輯塊所形成,該狀態機經組態用以基於 一當前狀態及該複數個輸入來決定一未來狀態。 3·根據請求項2之快閃記憶體裝置,其中該複數個輸入包 含: 一忙碌輸入,其載送一信號,該信號指示出一常式當 前正在執行中或已完成; 一熔絲輸入,其控制該串列介面之永久停用; 一指令輸入,其指示出一指令碼之完全獲得; 一位址輸入,其指示出一位址之完全獲得;及 129109.doc 200849268 一資料# λ 别’其指示出資料之完全獲得。 4·根據請求項 ..甘、之快閃記憶體裝置’進一步包括一感測放 穴态,其中含方、、日,上、 ^ ^ ^ 、"式“輯經組怨用以透過該感測放大器從 该陣列讀取資料。 5.根據請求項1 牛勹 ,、、 '閃記憶體裝置,其中該測試邏輯進一 ^裇產生器,該型様產生器經組態用以基於從 人列’丨面接收到之命令而產生該等預期結果。6·::請:項5之快閃記憶體裝置,#中該測試邏輯進一 括擾碼裔電路,該擾碼器電路經組態用以接收及 加擾碼於自該陣列讀取之資料。 +勹月长。員6之快閃記憶體陣列,其中該測試邏輯進一 步^括:電路,該電路經組態用以比較接收自該型様產 生时之α亥等預期結果與接收自該擾碼器電路之該經擾碼 資料。 8. ^種用於測試在—快閃記憶體裝置上之一快閃記憶體陣 歹J之方法,4快閃記憶體裝置包含一組非揮發性冗餘暫 存器、—串列介面及耗接到該串列介面之測試邏輯,該 方法包括令該測試邏輯: 接受來自一外部測試器之一組串列命令; 擦除該陣列; 採用一測試型様程式化該陣列; 讀取該陣列且比較該結果與預期結果以識別錯誤; 決定是否能藉由取代該陣列之一冗餘之行或列來修復 該等錯誤’並且如果是的話,則產生冗餘資訊;及 129109.doc 200849268 9· 10. 程式化該冗餘資訊到該等非揮發性冗餘暫存 根據請求項8 $ t 4 " ㈣1她/ 法、、中該串列介面包括-狀態機, :、r恶H係由-狀態正反器及具有複數個輸入之第一組 口,輯塊所形成,該狀態機經組態用以基於一當前狀態 及δ亥複數個輸入來決定一未來狀態。 根據請求項9之方法,其中該複數個輸入包含: 忙碌輸入,其載送一信號,該信號指示出一常 珂正在執行中或已完成; 田 、☆今輸入,其控制該串列介面之永久停用; 指令輸入,其指示出一指令碼之完全獲得; 位址輸入’其指示出一位址之完全獲得;及 資料輸入,其指示出資料之完全獲得。 Π·根據請求項8之方法,進-步包括-感測放大器,其中 该測試邏輯經組態用以透過該感測放大器從該陣列讀取 資料。 、 12. 根據凊求項8之方法,其中該測試邏輯進一步包括一型 様產生裔’該型様產生器經組態用以基於從該串列介面 接收到之命令而產生該等預期結果。 13. 根據請求項12之方法,其中該測試邏輯進一步包括一擾 碼為電路,該擾碼器電路經組態用以接收及加擾碼於自 該陣列讀取之資料。 1 4·根據請求項13之方法,其中該測試邏輯進一步包括一電 & ’該電路經組態用以比較接收自該型様產生器之該等 予員期結果與接收自該擾碼器電路之該經擾碼資料。 129109.doc
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