TW200535919A - Semiconductor device, method for manufacturing the semiconductor device and portable electronic device provided with the semiconductor device - Google Patents

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Takashi Yokoyama
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Fujio Masuoka
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Description

200535919 (1) 九、發明說明 【發明所屬之技術領域】 本發明是關於半導體裝置，該製造方法 構成之攜帶電子機器。更詳細而言，是具備 半導體層之階差的側壁上形成多數種類之元 置及具備該半導體裝置而所構成之攜帶電子 【先前技術】 近年來隨著半導體技術之進步，尤其微 進步，電晶體或記憶格之小型化和大容量化 就同時實現小型化和大容量化之手法而言， 半導體表面形成格子條紋狀的溝，形成互相 狀配列之多數島狀半導體層，利用該側壁而 EEPORM (例如參照專利文獻1 )。 第38圖是表示形成在該EEPROM內之 體層之構造的剖面圖。如第3 8圖所示般， 島狀半導體層110是垂直於半導體基板表面 形狀爲階梯狀。以島狀半導體層1 1 0之段層 的側壁部分上，被相鄰配置著具有電荷蓄積 閘極5 2 0的記憶格，並且在島狀半導體層1 使可從上下夾著該些記憶格，配置著具有選 電晶體而構成一組記憶元件。 該EEPROM是矩陣狀配置有如此形狀 層1 1 〇，將上述構造之記憶元件陣列狀連接 :及具備此而所 i有在具有島狀 ,件的半導體裝 機器。 細加工技術之 則急速開發。 提案有藉由在 分離而被矩陣 構成記憶格的 1個島狀半導 由矽所構成之 之方向的截面 所區隔之側壁 層5 1 0和控制 1 〇之側壁上， 擇閘極的選擇 之島狀半導體 而構成記憶陣 -5- 200535919 (2) 列。 【專利文獻1】日本特開2003-068885號公報 【發明內容】 〔發明所欲解決之課題〕 上述之EEPROM是各島狀半導體層之所有階梯狀側 壁具有相同形狀。但是，當EEPROM之各島狀半導體層 之側壁不限於完全相同形狀時，則受到可以形成在 EEPROM內之電晶體或記憶格之形狀或構成，再者言己憶元 件之電路構成受到約制。以具備可因應所欲而具有形狀不 同之側壁之多數種類之島狀半導體層的半導體裝置爲佳。 並且，即使於例如以往之半導體裝置，即是具有側壁 爲完全相同階差形狀之半導體裝置，爲了正確評估形成於 該島狀半導體層之側壁上的氧化膜特性，分離階差部分之 影響而予以評估，故將不持有階差之島狀半導體層形成在 相同基板內而予以評估爲佳。 本發明是考慮如此之事態而所創作出者，其目的爲對 具有島狀半導體層之半導體裝置，提供一種具有島狀半導 體層之側壁形狀，即是階差之數量或該有無爲不同之多數 形狀之島狀半導體層的半導體裝置，該製造方法及具備此 而所構成之攜帶電子機器。 〔用以解決課題之手段〕 該發明是提供一種半導體裝置’其特徵爲，在相同基 -6 - 200535919 (3) 板上，形成含有第1及第2島狀半島體層之2個以上的島 狀半導體層，至少第1島狀半導體層是在該側壁具有階差 ，使平行於基板表面之截面的截面積對垂直方向之高度成 爲階梯性不同，第2島狀半導體層和第1島狀半導體層有 無側壁之階差或階差之數量互不相同’第1及第2島狀半 導體層是在藉由階差而所區隔出之側壁之各部或是不持有 階差之側壁上具有元件。 •〔發明效果〕 該發明之半導體裝置因第1及第2島狀半導體層之側 壁之階差有無或是階差數量互相不同，故不受側壁形狀約 制，可以在各側壁形成不同種類之元件，取得構成自由度 高之半導體裝置。 再者，即使於作成 TEG ( Test Element Group )，即 是單體元件評估用之半導體晶片而執行要素評估時，亦可 ^ 以使用該發明之半導體裝置執行評估。 【貫施方式】 該發明之半導體裝置的特徵爲在相同基板上，形成含 有第1及第2島狀半島體層之2個以上的島狀半導體層， 胃1及第2島狀半導體層是在藉由階差而所區隔出之側壁 2 S部或是不持有階差之側壁上具有元件，第]及第2島 另犬#導體層是有無該側壁階差或階差數量有所不同。 在二此，側壁之階差雖然指平行於島狀半導體層之基板 -7- 200535919 (4) 的截面之截面積，僅以規定距離自基板表面分離的面當作 境界而成爲互相不同地形成島狀半島體的部分，但是即使 爲持有加工精度之關係程度之寬度的區域亦可。再者，藉 由階差所區隔之側壁是以上述階差以外之各區域，側壁是 朝對基板表面垂直之方向略平坦延伸，該兩端藉由階差、 島狀半導體層之頂部或是島狀半導體層間之溝的底面中之 任一者而被區隔的側壁。階差及藉由階差而被區隔之側壁 無論哪一種皆存在於島狀半導體層之側壁的全周圍。再者 ® ，各元件爲藉由階差被區隔之側壁或是無階差之側壁，雖 然被形成於該些側壁之全周圍或該一部分上，但是1個元 件不會橫跨階差而被形成。 再者，即使在半導體裝置內多數形成與第1及第2島 狀半導體層相同形狀之島狀半導體層亦可。 再者，該發明之半導體裝置是在相同基板上形成含有 第]及第2島狀半導體層之2以上島狀半導體層，至少第 1島狀半導體層是在該側壁上具有階差，使平行基板表面 ® 之截面之截面積可對垂直方向之高度呈階梯性不同，第1 和第2島狀半導體層該高度爲互不相同，第1及第2島狀 半導體層是在藉由階差所區隔之側壁之各部分或是不持有 階差之側壁上具備有元件。在此，側壁之高度是指沿著垂 直於基板表面之方向，在各島狀半導體之側壁上形成元件 之區域和階差的合計長度。 該發明之半導體裝置因第]及第2島狀半導體層之高 度互相不同，故可不受側壁之形狀約制，在各側壁上形成 200535919 (5) 不同種類之元件，而取得構成自由度高之半導體裝置。 第1島狀半導體層在側壁上所具有之元件組合’即使 與第2島狀半導體層在側壁上所具有之元件或該組合有所 不同亦可。如此一來，因可以在一個半導體裝置內持有多 種類元件或是該組合，故取得設計自由度高之半導體裝置 上述元件即使爲具有將形成在第1或第2島狀半導體 層之側壁周圍之全部或一部分上之電極當作一方之電極閘 ，將經由絕緣膜而形成在側壁上之雜質擴散層當作另一方 電極的電容器，或是具有被形成在第1或第2島狀半導體 層之側壁周圍全部或一部分上之電荷蓄積層及控制閘極的 記憶格亦可。 再者，該發明之半導體裝置是基板和第1及第2島狀 半導體層包含有第1導電型之第1區域，和由被形成於基 板表面之至少一部分上的第2導電型之雜質擴散層所構成 之第2區域，即使藉由施加電壓至上述第1區域和第2區 域之間而被形成於基板和島狀半導體層之接合部上的空乏 層，構成上述元件自基板被電性絕緣亦可。 如此一來，因各元件自基板被電性絕緣，故具備有電 性特性優良之元件的半導體裝置。 再者，從另外觀點來看，該發明是提供一種製造方法 ，是屬於至少具有被形成在相同基板上，在該側壁上具有 階差之第1島狀半導體層和在該側壁無具有階差或是具有 比第1島狀半導體層數量少之階差之第2島狀半導體層的 -9- 200535919 (6) 半導體裝置之製造方法，其特徵爲：i 第2島狀半導體層之側壁上形成邊壁 形成工程；於該側壁無形成階差時先考 2島狀半導體層之邊壁的邊壁除去工| 在第1島狀半導體層之側壁上的上述i 以規定深度再挖掘上述基板，在第]島 與已經被形成之側壁具有階差之新的側 壁之有無而在第2島狀半導體層上形成 壁具有或不具有階差之新的側壁的挖掘 如此一來，該發明之半導體裝置之 邊壁形成工程、邊壁除去工程和挖掘工 成在側壁上形成階差之島狀半導體，和 半導體，比起以獨立工程形成各島狀半 方法，可以降低工程數及所須時間。因 方法可以更便宜製造半導體裝置。 | 而且，即使具備有僅以規定深度挖 半導體層以外之基板表面，而形成第1 上層之側壁，和對應於上述側壁之第2 壁的工程，和於上述工程後，直到在第 形成規定數量之階差爲止，僅以規定次 述邊壁形成工程、邊壁除去工程和控掘 島狀半導體層之階差而所區隔出之側壁 之側壁上形成元件的工程’形成在該側 之階差的第]島狀半導體層，和在該側 少包含有在第1及 (sidewall)的邊壁 :行下一個而除去第 :;和將至少被配置 :壁當作遮罩，而僅 狀半導體層上形成 壁，並對應上述邊 與已經被形成之側 工程。 製造方法，因包含 程，故可以同時形 不形成階差之島狀 導體之側壁的製造 此，比上述之製造 掘第1及第2島狀 島狀半導體層之最 島狀半導體層之側 1島狀半導體層上 數被依序反覆的上 工程，和在藉由各 之各部或是無階差 壁上具有規定數量 壁上不具有階差或 -10- 200535919 (7) 具有比第1島狀半導體層數量少之階差的第2島狀半導體 層亦可。 依此，可以將有無該側壁階差或階差之數量互相不同 之島狀半導體層同時形成於基板上。 或是，具備有僅以規定深度控掘第1及第2島狀半導 體層以外之基板表面’而形成第1島狀半導體層之最上層 之側壁，和對應於上述側壁之第2島狀半導體層之側壁的 工程，於上述工程之後’第2島狀半導體層無到達規定高 ® 度之時，則直到到達上述高度爲止被依序反覆的上述邊壁 形成工程、邊壁除去工程和控掘工程，在第1及第2島狀 半導體層之側壁上又形成邊壁的第2邊壁形成工程，以光 阻劑覆蓋第2島狀半導體層和包含此之基板表面之區域的 光阻劑覆蓋工程，將被配置在第1島狀半導體層之側壁上 的上述邊壁和上述光阻劑當作遮罩，而僅以規定深度再挖 掘上述基板，在第1島狀半導體層上形成與已經被形成之 側壁具有階差之新的側壁，並挖掘包含以光阻劑所覆蓋之 ^ 第2島狀半導體層之區域的第2挖掘工程，於第2控掘工 程後，第]島狀半導體層之側壁的階差無到達規定數量之 時，則直到到達上述階差數量爲止被反覆的上述第2邊壁 形成工程和第2挖掘工程，和在藉由各島狀半導體層之階 差而所區隔出之側壁之各部或是無階差之側壁上形成元件 的工程，形成在該側壁上具有規定數量之階差的第1島狀 半導體層，和與第1島狀半導體層不同高度，於該側壁上 不具有階差或是具有比第i島狀半導體層數量少之階差的 -11 - 200535919 (8) 第2島狀半導體層。 依此，可以在基板上同時形成高度互相不同之島狀半 導體層。 並且，上述光阻劑覆蓋工程即使於第2邊壁形成工程 工程之前實施亦可。 即使藉由在所有邊壁除去工程中除去第2島狀半導體 層之邊壁，而在第2島狀半導體層上形成無階差之側壁亦 可 ° ® 或是即使邊壁除去工程之至少一次是藉由不除去第2 島狀半導體層之邊壁，而在第2島狀半導體層上形成具有 比第1島狀半導體層數量少之階差的側壁亦可。 以下，根據圖面所示之實施形態，詳細說明該發明。 (實施形態1 )半導體裝置構造之實施形態 第1圖是表示該發明之半導體裝置構造之一例的截面 圖。如第1圖所示般，在半導體基板1 00之表面上，形成 ® 有垂直於上述表面之方向的截面形狀不相不同之第1島狀 半導體層11和第2半導體層12。並且，第}及第2半導 體層之側壁上雖然形成有電晶體元件，但是爲了易於觀看 圖面，省略用以施加來自外部之電壓至各元件的配線。若 在相同基板上形成有不同形狀之島狀半導體層時，島狀半 導體層之形狀則並不特別限定。再者，被形成於基板上之 島狀半導體層之數量也並不如第1圖所示般限定於2個。 對於實用性半導體裝置是形成更多數量之島狀半導體。 _ 12- 200535919 (9) 被形成於島狀半島體層之側壁的元件雖然爲第1圖所 示般亦可，但是並不限定於此’例如快閃記憶體元件、 ΜΝ Ο S般之記憶格亦可。第2圖是與在第1島狀半導體層 1 1之側壁上形成第3 8圖所示之半導體裝置之島狀半導體 1 1 0之側壁者相同，在具有電荷蓄積層和閘極電極之快閃 記憶體之上下，形成配置有選擇電晶體之快閃記憶元件， 在第2島狀半導體1 2之側壁上形成有電晶體，在下段形 成有電容器。 0 被配置在半導體層之雜質擴散層71是作爲電晶體及 記憶格之源極及汲極，或是以元件間之電性連接爲目的而 所形成。 第36圖是表示第1島狀半導體層被形成與第1圖不 同高度的一例。第1圖中之第1島狀半導體層1 1是在側 壁各段上形成電晶體。更詳細而言，具有由矽氧化膜所構 成之閘極絕緣膜4 1、由多晶矽膜所構成之閘極電極5 1〜 5 4，各電晶體是在雜質擴散層7 1中被電性串聯連接。 ® 再者，第1圖之第2島狀半導體層12是在不持有階 差之側壁上形成】個具有由矽氧化膜所構成之閘極絕緣膜 4 1、由多晶矽膜所構成之閘極電極5 0之電晶體。 於形成在第1島狀半導體1 1極及第2島狀半導體層 1 2之側壁上的電晶體之下側，形成有雜質擴散層70。該 雜質擴散層爲與基板1 〇呈逆導電型。第1及第2島狀半 導體層1 1、1 2和各側壁之各電晶體是依據藉由施加電壓 於基板1 〇或是島狀半導體層]1、] 2和雜質擴散層7 0之 -13- 200535919 (10) 間而所形成之空乏層，自基板1 0被電性絕緣。 並且，在第2圖之第1島狀半導體層上形成以選擇電 晶體夾著將多晶矽膜52、5 3當作電荷蓄積層，將多晶矽 膜5 4、5 5當作控制閘極電極的快閃記憶體之上下的快閃 記憶格.元件，在第2島狀半導體層1 2上，於側壁上段形 成電晶體，於該下段形成電容器。上段之電晶體是具有由 矽氧化膜所構成之閘極氧化膜4 1，和由多晶矽膜所構成 之閘極電極5 0。下段之電容器是將矽氧化膜4 ]當作介電 體膜，將夾著此相向之雜質擴散層7 0和多晶矽膜所構成 之電極50當作另一方電極。上述電晶體和電容器是藉由 雜質擴散層70而被電性連接。 再者’形成在第1島狀半導體層11及第2島狀半導 體層1 2之側壁上的電晶體及電容器下側上，形成有雜質 擴散層7 0。該雜質擴散層是與基板1 0呈逆導電型。第1 及第2島狀半導體層1 1、1 2和該側壁之各電晶體是藉由 施加電壓於基板1 〇或是島狀半導體層1 1、1 2和雜質擴散 層7 0之間而所形成之空乏層，而自基板1 0被電性絕緣。 (實施形態2 )半導體裝置之製造工程之實施形態 如實施形態1詳述般，該發明之半導體記憶裝置是在 基板表面各具有至少1個以上之2種類的島狀半導體層’ 各種類之島狀半導體層是在藉由階差而所區隔出之側壁各 部或是不持有階差之側壁上具有元件’側壁之階差數量或 是有無階差是依據島狀半導體層之種類而有所不同。被形 -14 - 200535919 (11) 成R該島狀半導體層之側壁上之元件即使爲例如電晶體、 記憶、格、電容器亦可。在島狀半導體層之側壁的階差部上 ’自己整合性形成雜質控散層，不形成元件。然後，例如 形）¾在具有3段階差之4個電晶體是藉由各被形成在3個 差部上之雜質擴散層而被互相串聯連接。 以下說明製造上述半導體裝置之製造工程的幾個例， 但是’以下所說明之多數製造例中之製造工程之組合，並 不限定於此，若爲具有該發明領域之通常知識者，亦可組 ® 合不同製造例中之工程而予以適用，顯然地如此之實施形 態也被包含於該發明。 第3圖至第27圖是表示該發明之半導體裝置之製造 工程之一例的工程剖面圖，尤其，表示同時在相同半導體 裝置內形成具有側壁之階差的島狀半導體層11，和無具 有側壁之階差的島狀半導體層1 2之製造工程之一例。 首先，如第3圖所示般，在例如P型矽基板1 〇之表 面上，疊層200〜2000 nm左右屬於將成爲遮罩之第1絕 I 緣膜的矽氧化膜。接著，如第4圖所示般，將藉由公知的 微影成像技術而被圖案製作的光阻劑R 1當作遮罩並予以 使用，依據反應性離子蝕刻，鈾刻砂氧化膜42。之後， 除去光阻劑R1。 第1絕緣膜42所使用之材質並不限定於矽氧化膜， 在之後的工程中，當對基板1 0適用反應性蝕刻而挖掘表 面時，若爲膜不被餓刻，或是鈾刻速度比基板1 〇慢的材 料即可。例如，即使爲由矽氮化膜所構成之導電膜亦可， -15- 200535919 (12) 或是由矽氧化膜和矽氮化膜等之2種以上膜所構成之導電 膜亦可。 接著，如第5圖所示般，將矽氧化膜4 2作爲遮罩， 藉由反應性離子蝕刻將基板 1 0表面蝕刻至 5 0〜5 0 0 0 n m 之深度爲止。被配置在矽氧化膜42之下方，無被蝕刻而 所殘留下之部分的基板1 0則成爲第1島狀半導體1及第 2島狀半導體1 2。 接著，如第6圖所示般，作爲第3絕緣膜是將矽氮化 ® 膜31疊層10〜1000 n m在基板10表面上。之後，如第7 圖所示般，藉由異方性蝕刻，在矽氧化膜4 2及第1及第 2島狀半導體層1 1、12之各側壁上，將矽氮化膜3 1加工 成邊壁狀。此時，基板1 0露出之表面上形成矽氧化膜4 3 當作第2絕緣膜後，即使經由矽氧化膜形成屬於第3絕緣 膜之矽氮化膜3 1亦可（第8圖）。 接著，如第9圖所示般，藉由光阻劑R2覆蓋第1島 狀半導體層]1，另外不覆蓋光阻劑R2使第2半導體層1 2 ^ 露出。然後，適用藉由公知光鈾刻（Photolithographic) 技術之等方性蝕刻，除去形成於第2島狀半導體層1 2之 側壁上的矽氮化膜3 1。之後，除去光阻劑R2 (第1 0圖） 〇 接著，將邊壁狀之矽氮化膜3 1當作遮罩，藉由反應 性離子蝕刻，蝕刻矽基板]〇至50〜5 0 00 nm之深度爲止 。如第8圖所示般，於基板表面和島狀半導體層之側壁形 成有矽氧化膜4 3時，上述蝕刻若遮罩使用被形成在島狀 -16- 200535919 (13) 半導體層]]及12之側壁之矽氧化膜43上的邊壁狀之矽 氮化膜3 1即可。藉由異方性蝕刻挖掘基板1 〇，則如第1 1 圖所示般，在側壁上形成値有1個階差之第1島狀半導體 裝置1 1和不持有階差之第2島狀半導體層1 2。 接著，如第1 2圖所示般，在基板1 0之表面疊層1 0 〜1 0 0 nm矽氮化膜3 2當作第4絕緣膜。之後，如第1 3 圖所示般，藉由異方性蝕刻，在矽氧化膜42、第1及第2 島狀半導體層Π、1 2及邊壁狀之矽氮化膜3 1所構成之側 壁上，又邊壁狀地加工矽氮化膜3 2。 接著，藉由重複適當使用與上述第9圖〜第11圖所 示之工程相同之工程，又將基板1 〇控掘更深，取得在側 壁上形成2段階差之島狀半導體層Π和在側壁上不持有 階差之島狀半導體層12 (第1 4圖〜第]6圖）。 並且，反覆與上述第12圖〜第16圖相同之工程（第 1 7圖〜第2 1圖），得如第2 1圖所示般，在側壁形成3 階差島狀半導體層1 1和在側壁上不持有階差之島狀半導 體層12。 並且，在該實施形態中雖然以製造具有3段階差之島 狀半導體層1 1之時的製造工程作爲例子予以說明，但是 階差之數量並不限制於此’即使1段、2段或是4段以上 亦可。 之後，藉由等方性蝕刻除去被形成於島狀半導體層 1 1之側壁上的砂氮化膜3 1、3 2、3 3 ’在形成於島狀半導 體之間的溝之底部上形成η型雜質擴散層7 〇 (第22圖） -17- 200535919 (14) 。雜質擴散層7 0是可以藉由例如離子注入法，依據以1 x 1 0 13〜1 X 1 0 I 7 / c m 2左右之摻雜注入砷或磷而形成。此時 ，離子注入若從對垂直於基板表面之軸爲 〇〜4 5 °左右傾 斜之方向注入即可。再者，離子注入之注入能量若爲5〜 1 0 0 k e V 即可。 接著，因應所需利用傾斜離子注入，對第1及第2島 狀半導體層11、1 2之側壁執行通道離子注入（無圖示） 。此時之離子注入是若自對垂直於基板表面之軸傾斜5〜 ® 45 °之方向，以1 X 1 011〜1 X 1013/ cm2左右之摻雜注入例 如硼即可。再者，離子注入之注入能量若爲 5〜100 keV 左右即可。並且，通道離子注入是以自第1及第2島狀半 導體層1 1、1 2周圍之複數方向注入爲佳，因可以均勻化 第1及第2島狀半導體層1 1、1 2之側壁的表面雜質濃度 之故。或是即使爲全周圍方向亦可。再者，即使藉由適用 CVD法來取代離子注入，將含有硼之氧化膜疊層於島狀 半導體層之間的溝部，利用硼從所疊層之氧化膜擴散至第 ® 1及第2島狀半導體1 1、1 2之側壁即可。再者，導入來 自第1及第2島狀半導體層Η、12表面之雜質，若第1 及第2島狀半導體層11、12之雜質濃度分布爲同等時， 即使在形成第1及第2島狀半導體1 1、1 2之前執行亦可 。時期及手段並不限定於記載於該實施形態內者。 接著，藉由熱氧化法，在第1及第2島狀半導體層 ]1、1 2之周圍上，形成3〜2 0 nm左右之矽氧化膜4 1 (閘 極氧化膜）當作第4絕緣膜（第2 3圖）。 -18 - 200535919 (15) 接著，以2 0〜2 0 0 nm左右疊層將成爲第！導電膜的 多晶矽膜5 0。然後，依據藉由異方性蝕刻邊壁狀地加工 多晶砂膜5 0，在島狀半導體層1 1之側壁各段上，一起形 成互相分離之多晶矽膜5 1、5 2、5 3、5 4 (第2 4圖）。依 此，被加工成邊壁狀之多晶矽膜5 1、5 2、5 3、. 5 4是經由 屬於閘極氧化膜之矽氧化膜4 4而形成島狀半導體層1. !。 在不持有階差之島狀半導體層1 2之周圍上，經由屬於閘 極氧化膜之矽氧化膜4 4形成1個多晶矽膜5 0 (第2 5圖 •卜 接著，對在該表面上無形成多晶矽膜5 0之島狀半導 體1 1之階差部執行導入雜質，形成η型雜質擴散層7 1 ( 第2 6圖）。雜質擴散層7 1是可以藉由自對垂直於基板表 面之軸爲0〜45 °左右傾斜之方向，以5〜1 00 keV之注入 肯b量，lxl〇]1〜lxl0】3/cm2左右之摻雜注入砷或磷而可 以形成。離子注入即使爲自島狀半導體層11之一方向或 是多數方向的注入亦可，自全周圍執行亦可。 ® 依據經由上述之各製造工程而所製造出之第2 7圖所 示的半導體裝置是在第1及第2島狀半導體層11、12之 側壁之各部分上，具有以多晶矽膜5 0〜5 1當作閘極之晶 體。第27圖所示之半導體裝置是與第】圖所示相同之半 導體裝置。之後，又使用公知技術，連接成在電性上可取 得所欲功能，而完成半導體裝置。 依據該些製造工程，取得側壁之階差數量或是階差之 有無爲不同之複數種類的島狀半導體層之半導體裝置。 -19- 200535919 (16) 該實施形態中’爲了單純化易於理解說明，以具有2 條島狀半導體層之半導體裝置爲例予以說明，但是各種類 半導體層之雙方或是一方即使爲一方或是多數亦可。 如該實施形態般’依據在不同種類之島狀半導體層之 側壁上形成互相不同之通道長之電晶體，例如將形成於本 實施例中之第2島狀半導體層〗2上之電晶體當作高耐壓 所需之電晶體使用，在高積體度之部分上可以使用被形成 於第1島狀半導體層1 1之電晶體。比起裝置內僅有持有 ® —種類之島狀半導體層的以往半導體裝置，可以製造出電 路設計上自由度高之半導體裝置。 在此，形成於側壁之形狀爲不同之各島狀半導體層上 的元件組合並不限定於電晶體，例如可以形成記憶格或電 容器、二極體等。如此，因可以組合各種元件而予以製造 ，故該發明之半導體裝置比以往之半導體裝置電路設計上 之自由度爲高。 再者，即使爲僅有同種類之島狀半導體層所構成之以 ® 往半導體裝置，例如於評估形成於島狀半導體層之側壁的 閘極絕緣膜之特性時，則有欲評估無助於階差部分之特性 的情形。此時，藉由形成在TEG部不持有階差之島狀半 導體層，則可執行所欲之特性評估。若依據該發明之半導 體裝置之製造方法，因可以在相同半導體裝置內形成側壁 形狀不同之階差部，故可取得如上述般設計自由度高，非 常有用之半導體裝置。 >20- 200535919 (17) (實施形態3 ) 在該實施形態中所說明之半導體裝置，是形成元件之 島狀半導體層之階差數量與第〗及第2島狀半導體層不同 。針對該實施形態之半導體裝置之製造工程予以說明。第 28圖〜第32圖是表示該發明之半導體之製造工程不同之 --例的工程截面圖。 在上述實施形態2中，與第]圖〜第7圖或第8圖所 示者相同，在第1及第2島狀半導體層11、12之側壁上 •，邊壁狀形成矽氮化膜3 1。 接著，將被形成在第]及第2島狀半導體層1 1、1 2 之側壁的邊壁狀之矽氮化膜3 1當作遮罩使用，將基板1 0 蝕刻至50〜5 00 〇 nm之深度爲止。該實施形態是與實施形 態2不同，在島狀半導體層1 2側壁上也殘留邊壁上之矽 氮化膜3 1而予以蝕刻（第2 8圖）。依此，在島狀半導體 層1 2之側壁也形成1段階差。 ^ 接著，疊層1 〇〜〗〇 〇 〇 nm矽氮化膜3 2當作第4絕緣 膜。然後，藉由異方性蝕刻，在矽氧化膜 4 2、矽氮化膜 3 1和第1及第2島狀半導體層1 1、1 2之側壁上，邊壁狀 加工氮氮化膜3 2 (第2 9圖）。 並且，藉由光阻劑R3覆蓋形成階差之島狀半導體層 ]1，使用藉由公知光蝕刻（Photolithographic )技術，適 用等方性蝕刻除去形成於第2島狀半導體層1 2之側壁上 的矽氮化膜3 2 (第3 0圖）。 之後，藉由實施是上述實施形態2之製造工程例之第 -21 - 200535919 (18) 12圖〜第21圖，可以製造出具有3階差之第1島狀半導 體裝置層11，和僅具有1段之第2島狀半導體層12之半 導體層12的半導體裝置（第31圖）。 該製造工程例中雖然圖示側壁階差之數量爲3段之第 i島狀半導體層i !，但是側壁之階差數量並不限定於此， 即使爲1段或2段或是4段以上亦可。 之後經由與上述實施形態2之第22圖〜第2 7圖所示 之製造工程相同之工程後，再經由形成矽氧化膜4 3及多 晶矽膜5 4、5 5之公知工程，則可以製造持有3階差之第 1島狀半導體層1 1，和持有1個階差的第2島狀體層1 2 之半導體（第32圖）。 並且，該實施形態是在第2島狀半導體層1 2之側壁 下段上形成電容器。上述電容器是以矽氧化膜4 1作爲介 電體膜，以多晶矽膜5 0和被形成於島狀半導體1 2之下段 上的雜質擴散層70當作電極。該雜質擴散層70是藉由已 知之光蝕刻、C V D、蝕刻工程，將形成雜質擴散層7 0之 區域予以露出，之後藉由離子注入工程和熱擴散工程則可 以形成。 與實施形態2之製造工程相同，第1及第2島狀半導 體層之雙方或是一方即使爲複數亦可。並且，各形成於第 j及第2島狀半導體層之元件組合並不限定於電晶體，例 如可形成記憶格、電容器、二極體等。 就以形成二極體之一例而言，藉由使用已知之光蝕刻 工程及注入工程及退火工程，在與島狀半導體層1 2相同 -22- 200535919 (19) 之傳導型之雜質擴散層，形成在島狀半導體層！ 2 所形成之雜質擴散層7 5，則可以在雜質擴散層7 0 半導體層間取得二極體。 再者’藉由組合實施形態2之製造工程和該實 之製造工程，可以取得在電路設計或TEG部之構 高自由度的半導體裝置。 (實施形態4 ) 胃在該實施形態中所說明之半導體裝置是形成元 狀半導體層之側壁高度，在第1及第2島狀半導體 不相同。針對製造該實施形態之半導體裝置之製造 以說明。第3 3圖〜第3 6圖是表示該發明之半導體 製造工程又一不同例的工程剖面圖。 在上述實施形態5中，與第1圖〜第7圖或是 所示相同，在第1及第2島狀半導體層n、12之 邊壁狀地形成矽氮化膜3 1。 ^ 接著，藉由公知之微影技術，依據光阻劑R5 會再升高的第2島狀半導體層1 2，露出形成階差 島狀半導體層1 1 (第3 3圖）〇 接著，將邊壁狀之矽氮化膜3 1和光阻劑R5當 ，蝕刻基板表面至50〜5〇〇〇 nm深度爲止。依此， 有]個階差之第1島狀半導體層]1和不持有階差 島狀半導體層]2 (第3 4圖）° 並且，以光阻劑R2覆蓋第2島狀半導體層1 2 之上部 和島狀 施形態 成上更 件之島 層中互 工程予 裝置之 第8圖 側壁上 覆蓋不 之第] 作遮罩 形成持 之第2 之狀態 -23- 200535919 (20) 下，對第]島狀半導體層11重複一面在側壁上形成階差 ，一面執行挖掘基板1 〇之工程，取得第3 5圖所示之半導 體裝置。上述之工程除了以光阻劑R5覆蓋第2島狀半導 體1 2之點外，其他與上述實施形態2之第1 2圖〜第1 3 圖、第16圖及第17圖〜第18圖，第21圖相同。 該實施形態之製造工程雖然圖示有側壁之階差數量爲 3段之第1島狀半導體層1 1，但是側壁之階差數量並不限 定於此，即使爲1段或是2段或4段以上亦可。 ® 之後，經由與實施形態.2之製造工程的第22圖〜第 27圖相同之工程’可以製造出在側壁持有階差之第1島 狀半導體層U，和在側壁上不持有階差，並與第1島狀 半導體層.1 1之側壁高度不同之第2島狀半導體層的半導 體裝置（第36圖）。 與實施形態2相同，第1及第2島狀半導體層之雙方 或是一方即使爲複數亦可。並且，形成於第1及第2島狀 半導體層上之元件是不限定於電晶體’例如即使形成記憶 Φ 格、電容器、二極體等亦可。 再者，藉由組合實施形態2及3’再者2或是3之製 造工程，和該實施形態之製造工程，則可以取得再電路設 計或是TEG部之構成上更高自由度的半導體裝置。 (實施形態5 ) 使用第3 7圖說明該發明實施形態。可以將上述實施 形態所記載之半導體記憶裝置或是半導體裝置’使用於電 -24 - 200535919 (21) 池驅動之攜帶電子機器上尤其使用於攜帶資訊終端機。以 攜帶電子機器而言，可出攜帶資訊終端機、行動電話、遊 戲機器等。 第3 7圖是表示行動電話之例。在行動電話上組入該 發明之半導體裝置。 藉由將該發明之半導體裝置使用於攜帶電子機器上’ 則可以使電路小型化。或是可以使被包含在電路中之非揮 發記憶體大容量化，使攜帶電子機器之功能高度化。 ® 如第3 7圖所示般，在行動電話9 0 0內藏控制電路部 9 0 1、人機介面部9 0 8、RF (無線頻率）電路部9 1 0及天 線部9 1 1。在控制電路部90 1內則具有資料記憶部904、 運算部902、控制部903、ROM905及RAM906。上述各部 是以配線9 0 7 (包含資料匯流排、電源線等）。 該發明之半導體裝置因搭載其中之元件、電路構成之 設計自由度大，故例如記憶體以外之各種電路，例如上述 運算不9 02、控制部903也容易安裝於相同之半導體裝置 ^ 內。再者，比起平面性配置元件於半導體表面者，因晶片 面積之利用率佳，故可以使記憶體大容量化。或是若爲相 同記憶容量，晶片佔有面積則較小，可使半導體裝置小型 化。若將該半導體裝置使用於行動電話9 0 0之資料記憶部 9 04等時，則可以使行動電話900小型化。 該實施形態是使用該發明之半導體裝置，以一晶片構 成控制電路90 1內之資料記憶部9〇4、運算部902、控制 咅F」9 0 3、ROM 9 0 5及RAM9 06。因此，亦可以期待藉由在] -25- 200535919 (22) 個晶片上形成包含資料記憶部9 0 4、R 〇 Μ 9 〇 5、R A Μ 9 0 6之 控制電路部9 0而取得刪減成本之效果。 【圖式簡單說明】 第〗圖是表示該發明之半導體裝置之構造一例的截面 圖。（賨施形態1 ) 第2圖是表示該發明之半導體裝置之構造之不同例的 截面圖。（實施形態1 ) • 第3圖是表示該發明之半導體裝置之製造工程之一例 的工程截面圖。（實施形態2 ) 第4圖是表示該發明之半導體裝置之製造工程之一例 的工程截面圖。（實施形態2 ) 第5圖是表示該發明之半導體裝置之製造工程之-例1 的工程截面圖。（實施形態2 ) 第6圖是表示該發明之半導體裝置之製造工程&一*@ 的工程截面圖。（實施形態2 ) ® 第7圖是表示該發明之半導體裝置之製造工程之~{列 的工程截面圖。（實施形態2 ) 第8圖是表示該發明之半導體裝置之製造工程$ ~ W 的工程截面圖。（實施形態2 ) 第9圖是表示該發明之半導體裝置之製造工程之^例1 的工程截面圖。（實施形態2 ) 第ίο圖是表示該發明之半導體裝置之製造工程 例的工程截面圖。（實施形態2 ) - 26- 200535919 (23) 第11圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第12圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第13圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第14圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第15圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第16圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第17圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第18圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第19圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第20圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第21圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第22圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) -27 - 200535919 (24) 第23圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第24圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第25圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第26圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第27圖是表示該發明之半導體裝置之製造工程之一 例的工程截面圖。（實施形態2 ) 第28圖是表示該發明之半導體裝置之製造工程之不 同例的工程截面圖。（實施形態3 ) 第29圖是表示該發明之半導體裝置之製造工程之不 同例的工程截面圖。（實施形態3 ) 第30圖是表示該發明之半導體裝置之製造工程之不 同例的工程截面圖。（實施形態3 ) 第 31圖是表示該發明之半導體裝置之製造工程之不 同例的工程截面圖。（實施形態3 ) 第32圖是表示該發明之半導體裝置之製造工程之不 同例的工程截面圖。（實施形態3 ) 第33圖是表示該發明之半導體裝置之製造工程之又 一不同例的工程截面圖。（實施形態4 ) 第34圖是表示該發明之半導體裝置之製造工程之又 一不同例的工程截面圖。（實施形態4 ) -28- 200535919 (25) 第35圖是表示該發明之半導體裝置之製造工程之又 一不同例的工程截面圖。（實施形態4 ) 第36圖是表不該發明之半導體裝置之製造工程之又 一不同例的工程截面圖。（實施形態4 ) 第37圖是表示使用該發明之半導體裝置之攜帶電子 機器之實施形態的行動電話之例的方塊圖。（實施形態5 ) 第38圖是表示被形成在以往之EEP ROM內之1個島 狀半導體層之構造的截面圖。 【主要元件符號說明】 10，100 : p型半導體基板 11、12、110:島狀半導體層 3 1、3 2、3 3 :矽氮化膜 41、 42、 43、 440、 460、 480 ：矽氧化膜 50、 51、 52' 53、 54、 55、 56、 500、 510、 520、 530 :多晶矽膜 6 1 〇 :層間絕緣膜 70、 71、 75、 710、 720、 725 ： η 型雜質擴散層 804 :配線層 9〇〇 :行動電話 9〇1 :控制電路部 902 :運算部 903 :控制部 - 29- 200535919 (26) )電路部 R5 :光阻劑 9 04 :資料記憶部 9 0 5 ： ROM 9 06 ： RAM 9 0 7 :配線 9 0 8 :人機介面 910 : RF (無線頻I 9 1 1 :天線部 Rl 、 R2 、 R3 、 R4 、
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Claims (1)

  1. 200535919 (1) 十、申請專利範圍 1· 一種半導體裝置，其特徵爲：在相同基板上，形 成含.有第1及第2島狀半島體層之2個以上的島狀半導體 層， 至少第1島狀半導體層是在該側壁具有階差而使平行 於基板表面之截面的截面積可對垂直方向之高度成爲階梯 性不同， 0 第2島狀半導體層是和第1島狀半導體層有無側壁之 喈差或階差之數量爲互不相同， 第1及第2島狀半導體層是在藉由階差而所區隔出之 _壁之各部或是不持有階差之側壁上具有元件。 2· —種半導體裝置，其特徵爲：其特徵爲：在相同 _板上，形成含有第1及第2島狀半島體層之2個以上的 島狀半導體層， 至少第1島狀半導體層是在該側壁具有階差而使平行 φ 於基板表面之截面的截面積可對垂直方向之高度成爲階梯 性不同， 第1和第2島狀半導體層高度爲互不相同， 第1及第2島狀半導體層是在藉由階差而所區隔出側 壁之各部或是不持有階差之側壁上具有元件。 3.如申請專利範圍第1項或第2項所記載之半導體 裝置，其中，第1島狀半導體層具備在側壁上之元件的組 合是與第2島狀半導體層具備在側壁上之元件或是該組合 有所不同。 -31 - 200535919 (2) 4 ·如申請專利範圍第〗項或第2項所記載之半導體 裝置’其中，上述元件爲將具有形成在第1或第2島狀半 導體層之側壁周圍的全部或是一部分上之電極當作閘極電 極的電晶體或上述電極當作一方之電極，並將經由絕緣膜 而被形成在側壁上之雜質擴散層當作另一方電極的電容器 ’或是具有被形成在第1或第第2島狀半導體層之側壁周 圍的全部或是一部分上之電荷蓄積層及控制閘極的記憶格 〇 5 ·如申請專利範圍第1項或第2項所記載之半導體 裝置，其中，基板和第1及第2島狀半導體層是包含第1 導電型之第1區域，和由被形成在基板表面之至少一部分 上之第2導電、型之雜質擴散層所構成之第2區域，藉由在 上述第1區域和第2區域之間施加電壓而被形成在基板和 島狀半導體層之接合部上的空乏層，上述元件則自基板被 電性絕緣。 6. 一種製造方法，是屬於至少具有被形成在相同基 0 板上，在該側壁上具有階差之第1島狀半導體層和在該側 壁無具有階差或是具有比第1島狀半導體層數量少之階差 之第2島狀半導體層的半導體裝置之製造方法，其特徵爲 :至少包含有 在第1及第2島狀半導體層之側壁上形成邊壁（ s i d e w a 11 )的邊壁形成工程， 於該側壁無形成階差時先執行下一個而除去第2島狀 半導體層之邊壁的邊壁除去工程；和 -32- 200535919 (3) 將至少被配置在第1島狀半導體層之側壁上的上述邊 壁當作遮罩’而僅以規定深度再控掘上述基板，在第]島 狀半導體層上形成與已經被形成之側壁具有階差之新的側 壁’並對應上述邊壁之有無而在第2島狀半導體層上形成 與已經被形成之側壁具有或不具有階差之新的側壁的控掘 工程。 7.如申請專利範圍第6項所記載之製造方法，其中 ’具備有僅以規定深度控掘第1及第2島狀半導體層以外 ® 之基板表面，而形成第1島狀半導體層之最上層之側壁， 和對應於上述側壁之第2島狀半導體層之側壁的工程，和 於上述工程後，直到在第1島狀半導體層上形成規定數量 之階差爲止，僅以規定次數被依序反覆的上述邊壁形成工 程、邊壁除去工程和控掘工程，和在藉由各島狀半導體層 之階差而所區隔出之側壁之各部或是無階差之側壁上形成 元件的工程， 形成在該側壁上具有規定數量之階差的第1島狀半導 體層，和在該側壁上不具有階差或具有比第1島狀半導體 層數量少之階差的第2島狀半導體層。 8 ·如申請專利範圍第6項所記載之製造方法，其中 ’具備有僅以規定深度挖掘第1及第2島狀半導體層以外 之基板表面，而形成第I島狀半導體層之最上層之側壁， 和對應於上述側壁之第2島狀半導體層之側壁的工程，於 上述工程之後，第2島狀半導體層無到達規定高度之時， 則直到到達上述高度爲止被依序反覆的上述邊壁形成工程 -33- 200535919 (4) 、邊壁除去工程和控掘工程， 在第1及第2島狀半導體層之側壁上又形成邊壁的第 2邊壁形成工程， 以光阻劑覆蓋第2島狀半導體層和包含此之基板表面 之區域的光阻劑覆蓋工程， 將被配置在第1島狀半導體層之側壁上的上述邊壁和 上述光阻劑當作遮罩，而僅以規定深度再控掘上述基板， 在第1島狀半導體層上形成與已經被形成之側壁具有階差 ® 之新的側壁，並控掘包含以光阻劑所覆蓋之第2島狀半導 體層之區域的第2控掘工程， 於第2挖掘工程後，第1島狀半導體層之側壁的階差 無到達規定數量之時，則直到到達上述階差數量爲止被反 覆的上述第2邊壁形成工程和第2控掘工程，和 在藉由各島狀半導體層之階差而所區隔出之側壁之各 部或是無階差之側壁上形成元件的工程， 形成在該側壁上具有規定數量之階差的第1島狀半導 ® 體層，和與第1島狀半導體層不同高度，於該側壁上不具 有階差或是具有比第】島狀半導體層數量少之階差的第2 島狀半導體層。 9. 如申請專利範圍第7項或第8項所記載之製造方 法，其中，藉由在所有邊壁除去工程中除去第2島狀半導 體層之邊壁，而在第2島狀半導體層上形成無階差之側壁 〇 10. 如申請專利範圍第7項或第8項所記載之製造方 -34 - 200535919 (5) 法，其中，邊 狀半導體層之 第1島狀半導 11. 一 種 範圍第1項至 壁除去工程之至少一次是藉由不除去第2島 邊壁，而在第2島狀半導體層上形成具有比 體層數量少之階差的側壁。 攜帶電子機器，其特徵爲：具備有申請專利 第5項中之任一項所記載之半導體裝置。
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