TW200406040A - Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component - Google Patents

Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component Download PDF

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Description

200406040 五、發明說明（1) 發明所屬之技術領域 本案係關於浮置閘非揮發性記憶體。 先前技術
浮置閘非揮發性記憶單位藉著儲存電荷於其浮置閘 而儲存資訊。浮置閘與控制閘係以電容的方式 (capacitively)相耦合。為了寫入記憶單元'電位差產 生於控制閘及某些其他區域之間，例如，記憶單元的源 極、汲極或通道區域。控制閘之電壓與浮置閘以電容的 方式相耦合，因此，電位差出現於浮置閘，以及源極、 汲極或通道區域之間。此電位差用以改變浮置閘中的電 荷。 為了減少必須提供介於控制閘與源極、汲極或通道 區域之間的電位差，增加介於控制閘及浮置閘雨者之間 的電容係較佳的’該電容與介於浮置閘與源極、汲極或 通道區域之間的電容相關。更詳細地，增加”閘極耦合
率"（gate coupling ratio， GCR)係較佳的，其定義為 C C G / ( C C G + C S D C )，其中C C G係介於控制閘及浮置閘之間的 電容，且CSDC係介於浮置閘與源極、汲極或通道區域之 間的電容。增加此比率的其中一個方法係於浮置閘上形 成間隙壁。此製程可見於2 0 0 1年3月13日核准，Chen之美 國專利第6，200，856 號，標題為’’Method of Fabricating Self-Aligned Stacked Gate Flash Memory Cell"，此 併入參考。於前者的專利中，記憶體的製程如下。矽基
第5頁 200406040 五、發明說明（2) 板1 0 4 (第一圖）氧化以形成一墊氧化層丨丨〇。氮化矽層} 2 〇 形成於墊氧化層110上，且以圖案化定義隔離溝渠13〇。 墊氧化層110及矽基板104進行蝕刻，且溝渠13〇形成。介 電層2 1 0 (第二圖），例如硼磷矽玻璃，沉積於此結構以填 滿溝渠1 3 0，且利用化學機械研磨法（CMp )將介電層2丨〇磨 平。介電層210頂端面變得和氮化矽層12〇頂端面一樣平 坦。然後，氮化矽層1 2 0移除（第三圖）。墊氧化層丨丨〇也 移除，且閘極氧化層3 1 0熱成長於隔離溝渠丨3 〇之間的矽 基板104上。摻雜的多晶矽層41〇· 1(第四圖）沉積於此結 構以填滿介於隔離區域2 1 〇 (亦即介電層）間的凹槽區域。 摻雜的多晶矽層410· 1透過化學機械研磨法磨光，以致於 摻雜的多晶矽層410·1頂端面變得和介電層21〇頂端面一 樣平坦。 接著’#刻介電層2 1 〇使多晶矽層4丨〇 · 1的邊緣部分 地暴露（第五圖）。然後，沉積摻雜的多晶矽層4丨〇 · 2且 非等向地#刻該摻雜的多晶矽層4丨〇 · 2以於多晶矽層 4 1 0 · 1的邊緣上形成間隙壁（第六圖）。摻雜的多晶矽層 4 1 0 · 1 、4 1 0 · 2提供浮置閘。 如第七圖顯示’介電層71〇(氧化層/氮化層/氧化層） 形成於多晶矽層4 1 0 · 1、4 1 〇 · 2上。摻雜的多晶矽層7 2 〇沉 積於介電層7 1 0上，且圖案化以提供控制閘。 間隙壁4 1 0 · 2增加介於浮置閘及控制閘之間的電容， 其電容多過於介於浮置閘及基板丨〇 4之間的電容，因此， 閘極耦合率係增加的。
200406040 五、發明說明（3) 發明内容 本段落係本案某些特徵簡短的摘要。本案藉由附加 的申請專利範圍而定義，其係合併於此段落作為參考。
於本發明的一些實施例中，在浮置閘多晶矽沉積之 前，溝渠介電層2 1 0進行包含一水平姓刻部分之#刻。例 如，濕式蝕刻可使用。因此，介電層2 1 0之側壁從主動區 域起挖除（參照第十三圖為例）。因此，浮置閘多晶矽層 4 1 0於頂端係較寬廣的（第十四圖）。閘極耦合率也因此提 高。 本發明不限制於多晶矽層、氧化矽或其他特別的材 料，或特別的尺寸、記憶體結構，或製造過程。其他特 徵敘述於下。 圖示簡單說明 第一圖〜第七圖：其顯示製造過程中一先前技術非揮 發性記憶體之剖面圖。 第八圖〜第十六圖，第十七圖A與第十七圖B :其顯示 根據本發明的製造過程中一非揮發性記憶體結構之剖面 圖。
主要圖示符號說明 1 0 4 :矽基板 110:墊氧化層/二氧化砍層
第7頁 200406040 五、發明說明（4) 1 2 0 :氮化矽層 1 3 0 :隔離溝渠 210:介電層/隔離區域/ STI介電層/場效介電層 3 1 0 :閘極氧化層/二氧化矽層 4 1 0 .·多晶矽層 4 1 0 . 1 :多晶石夕層 4 1 0 · 2 :多晶矽層 1 32 :主動區域 710·.介電層/ 0N0層 2 1 (Κ 1 :二氧化矽層 2 1 0 · 2 :二氧化矽層 7 2 0 :控制閘多晶矽層 1 7 1 0 .·氮化石夕層 1 7 2 0 :堆疊層 1 7 2 4 :閘極介電層 1 7 3 0 :介電層間隙壁 1 7 4 0 :多晶矽 1 7 5 0 :源極\ >及極區域 1 7 6 0 ·•源極\汲極區域 實施方式 本段落敘述一些實施例來解釋本發明。本發明不限 制於這些實施例。材料、導電形式、尺寸，及其他用以 說明的細節，皆不限制本案技術。
第8頁 200406040 五、發明說明（5) 在某些實施例中，記憶體陣列製程開始於基板的隔 離。此相關的製程可為相同於或相似於第·一〜二圖的過 程。第八〜十圖說明一普遍實施於動態隨機存取記憶體 (D R A Μ )技術的變化例。P -型摻雜區域形成於單晶半導體 基板104中，例如，已描述於2002年3月12日核准，Η.Τ. Tuan等人之美國專利第6, 355, 524號中，且在此併入文中 作為參考。此區域受P_N接合面（未圖示）所隔離。 場效介電層區域利用淺溝渠隔離（” ST Iπ )技術製造而 成，該技術使用如第一〜二圖的過程。更詳細地，二氧化 矽層1 1 0 (墊氧化層）利用熱氧化或某些其他技術形成於基 板104上（第八圖）。氮化矽層120沉積於墊氧化層11〇上。 氮化矽層1 2 0藉由微影法圖案化，利用一光阻遮罩（未圖 式），以定義基板104隔離溝渠130。接著，通過氮化矽層 1 2 0的開口以蝕刻墊氧化層丨丨〇以及基板丨〇 4。隔離溝渠 uo#(" sti溝渠"）因此形成於基板104上。隔離溝渠13〇之 不範性深度係0. 2 5 # m，從基板1 〇 4的頂端面開始衡量。其 他深度係有可能的。隔離溝渠丨3 〇將以介電層填滿，以於 基板104的主動區域132間提供隔離。 、 於第八圖中，隔離溝渠130具有傾斜的侧壁，且溝準 頂Λ比於底部較寬廣。於某些實施例中，溝渠上 in侧壁，或溝渠13〇於底部較寬廣。本發明不受 任何溝渠13 0的形狀所限制。 用以ίϊϊί化石夕層120進行一濕式钱刻，該濕式姓刻係 隔離溝渠1 3 0起挖除氮化矽層i 2 〇之垂直邊緣。請
第9頁 200406040
五、發明說明（6) ^ =第^圖。此步驟減少洞之深寬比（aspect rati0)， ;化H將門以介電層210填滿（這些洞由氮化石夕層12 〇及墊 一 ^化石夕之薄層2ΐ〇·ι熱成長於暴露的矽基板1〇4表 =，以環繞隔離溝渠130的邊緣。二氧化矽層21〇· 2(第十 密度電聚製程沉積。二氧化石夕層21 0·2填滿隔 離屢知1 3 0，且最初覆蓋氮化矽層丨2 〇。二氧化矽層2丨〇 · 2 利用化學機械研磨（CMP)製程磨平，且止於氮化矽層 120。一平坦的頂端面於此提供。 於其後的圖，二氧化矽層2ΐ〇·ι、210.2顯示為一單 一介電層210。此介電層21〇將意指為STI介電層，或更一 般地，場效介電層。 氮化矽層120選擇性地移除至介電層21〇(第十一圖）。此 可利用濕式蝕刻（即利用磷酸）完成。 然後，蝕刻介電層2 1 0 (第十二圖）。此蝕刻包含導致 介電層2 1 0侧壁侧面地從主動區域1 3 2起挖除之水平部 分。此蝕刻也可移除墊氧化層1 1 0。此蝕刻可為一對於氮 化矽層具選擇性的等向性濕式蝕刻。於某些實施例中， 亦可使用缓衝氧化蝕刻或稀釋的氫氟酸（DHF)蝕刻。 於一實施例中，介電層2 1 0的頂端面侧面地從主動區 域1 3 2的頂端面移位，以X = 3 0 0 A的量移位於此餘刻結束 時。一些介電層210也許由鄰近主動區域132的隔離溝渠 1 3 0蝕刻出，且隔離溝渠1 3 0之側壁也許於頂端暴露，但
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第10頁 200406040 五、發明說明（7) 此為非必〕要。於某些實施例中，隔離 度Y = 3 0 0A暴露。這此尺寸#為 再木以u之侧壁以深 術。 ^尺寸係為不冑，且並不限制本案技 如第十三圖所顯示，二氧化矽 成長於基板104暴露的區域。二氧化 ，化層）熱 為95i。 虱化矽層310不範性厚度 如第十四圖所示，導電的多晶矽声 石夕層）形成於該結構之上。多晶矽層(2,多晶 21〇區域間的區·，且最初覆蓋氧化層21〇。多曰m 利用化學機械研磨（CMP)製程磨平，且止於氧化阳声胃4。10 該結構於此步驟具有一平坦的頂端面 曰曰声 410的頂端面與氧化層21〇的頂端面一樣平坦者 410可同步（in-situ)或於沉積之後摻雜。多晶^ 射於隔離溝渠130之上。 ° 4 氧化層210可選擇性的蝕刻以降低氧化層21〇的頂端 面至低於多晶石夕層4 1 〇頂端面的程度。請參照第十五圖。 一計時的濕式餘刻（timed wet etch)可用於此目的。 然後’介電層7 1 0 (第十六圖）形成於該結構之上。於 一實施例中，介電層710係ΟΝΟ層（氧化層/氮化層/氧化 層，oxide/nitride/oxide)，亦即二氧化矽層、氮化石夕 層及另一個二氧化矽層的結合。控制閘多晶矽層了 2 〇沉積 於介電層710之上，且圖案化。多晶矽層720利用摻雜使 其成為導電的。若適當的話，介電層710、多晶石夕層410 可於多晶矽層720圖案化後圖案化。由於敘述如上而與第
第11頁 200406040 五、發明說明（8) 十五圖相關之氧化層2 1 0蝕刻的關係，多晶矽層7 2 0沿著 多晶石夕層410的側壁向下延伸。介於多晶石夕層410、720之 間的電容耦合因此增加。注意S· Ar i tome等人之π A 0.67um SELF-ALIGNED SHALLOW TRENCH ISOLATION CELLCSA-STI CELL) FOR 3V-only 256Mbit NAND EEPR0Msfi ，IEDM1994，第61〜64頁，合併於此作為參考。 也請參照上述的美國專利第6，3 5 5，5 2 4號。 廣泛範圍的浮置閘記憶體可以使用本發明的技術而 製造。堆疊閘極記憶體（stacked gate memories)、分離 閘極記憶體（s p 1 i t g a t e m e m o r i e s )及其他類型記憶體， 包含快閃（f 1 a s h )及非快閃（η ο η - f 1 a s h )的動態隨機存取 記憶體（EEPROMs)皆可製造。一示範性的分離閘極快閃記 憶體陣列說明於第十七圖A，第十七圖B。此記憶體為公 開於上述的美國專利第6 , 3 5 5，5 2 4號中經修改過的記憶 體。第十七圖A顯示該陣列之剖面圖，如同第十六圖中相 同的陣列剖面平面。第十七圖B顯示於第十七圖A中標示 B-B之平面之剖面圖。此平面沿著介於隔離溝渠丨3〇間的 攔陣列通過。 δ己憶體製私如同於第八〜十六圖所示，此外，也如美 國專利第6，3 5 5，5 2 4號。簡單地說，氮化矽層丨7丨〇沉積於 多晶矽層7 2 0之上。氮化矽層1710，多晶矽層72〇，介電 層7 1 0與多晶矽層4 1 0蝕刻以形成許多堆疊層i 7 2 〇 (第十七 圖B )。每個堆疊層1 7 2 0沿著一列陣列延伸。多晶矽層7 2 〇 提供控制閘線給每個列。多晶矽層4 1 〇提供浮置閘。由於
200406040 五、發明說明（9) 與第十四圖相關且敘述於丄的多晶矽層4丨〇之化學機械研 磨（C Μ P )’因此於每個列上單獨的浮置閘與每個其他的浮 置閘據此相分開。 介電層間隙壁1 7 3 0 (第十七ΒΒ)形成於每個堆疊層 1 7 2 0之侧壁，且由二氧化矽層及氮化矽層結合而成。閘 極介電層1724形成於基板1〇4之上。多晶矽層174〇沉積且 非等向性地蝕刻以形成導電的間隙壁於每個堆疊層丨7 2 〇 的侧壁上。多晶矽層1 7 4 0從每個堆疊層丨7 2 〇的一侧壁移 除。剩餘的間隙壁1 7 4 0提供字元線給相對應的記憶體 列。 摻雜Ν+的源極\汲極區域1 75 0、1 76 0形成於基板104 之上。區域1750 (π位元線區域"）毗連字元線174〇。區域 1750和位元線相連接（未圖示）。每個列的區域"源 極線區域"）一起合併成為連續的源極線。每個列和其毗 連列分旱其源極線。 本發明不限制於以上敘述的實施例。例如，墊氧化 層11〇(第八圖）可省略。尺寸χ(第十二圖）可為零。X也可 為負數，即氧化層210可侵入主動區域丨32。尺寸γ也可為 零或負數。本發明不限制於任何特別的材料或情體仕 構。本發明不限制於s T丨技術。場效介電層 用其他技術，包括已知的或即將發明的技術，而形成。 本案得由熟悉此技術之人士任施匠施而為諸般修 飾，然皆不脫如附申請專利範圍所欲保護者。
第13頁 200406040 圖式簡單說明 第一圖〜第七圖：其顯示製造過程中一先前技術非揮 發性記憶體之剖面圖。 第八圖〜第十六圖，第十七圖A與第十七圖B ··其顯示 根據本發明的製造過程中一非揮發性記憶體結構之剖面 圖0
第14頁

Claims (1)

  1. 200406040 六、申請專利範圍 1 · 一種製造方法，該方法包含： 形成一個或複數個場效介電層區域，以使一半導體 基板的主動區域彼此絕緣，其中，該場效介電層區域的 頂端面位於該半導體基板的頂端面之上； 使該場效介電層區域進行一钱刻，該兹刻包含一水 平部分，以挖除一個或複數個該場效介電層區域之側 壁；以及 . 形成第一導電層於該基板之上，該第一導電層具有 一個或複數個側壁毗連該一個或複數個場效介電層區域 之側壁，該第一導電層提供一個或複數個浮置閘給一個 或複數個非揮發性記憶單元。 2. 如申請專利範圍第1項所述之方法，其中該第一導電層 形成以致於其頂端面不高於該場效介電層區域之該頂端 面。 3. 如申請專利範圍第2項所述之方法，其中該第一導電層 形成使其頂端面與該場效介電層區域之該頂端面一樣平 坦，且 該方法進一步包含，於形成該第一導電層之後，蝕 刻該場效介電層區域，以降低該場效介電層區域之該頂 端面至低於該第一導電層之該頂端面的程度。 4. 如申請專利範圍第1項所述之方法，其中形成該一個或 複數個場效介電層區域包含： 形成一第一層於該半導體基板之上； 形成一個或複數個開口於該第一層之上；
    200406040 六、申請專利範圍 通過該一個或複數個開口蝕刻該基板，以形成一個 或複數個溝渠； 利用介電層填滿該一個或複數個溝渠，其中該介電 層提供該一個或複數個場效介電層區域；以及 移除至少該第一層的一部分，以暴露一個或複數個 該場效介電層區域之侧壁。 5. 如申請專利範圍第1項所述之方法，該方法進一步包 含，於形成該第一導電層之前，形成一第二介電層於該 半導體基板之上，以絕緣該一個或複數個浮置閘與該主 動區域，其中該主動區域位於該浮置閘之下，位於該浮 置閘之下的該主動區域成為該一個或複數個非揮發性記 憶單元之該主動區域。 6. 如申請專利範圍第1項所述之方法，該方法進一步包 含： 形成一介電層於該第一導電層之上；以及 形成一第二導電層於該介電層之上，其中該介電層 形成於該第一導電層之上，該第二導電層提供一控制閘 予每個該非揮發性記憶單元。 7. —種依據申請專利範圍第1項所述之方法所形成之積體 電路。 8. —種製造方法，該方法包含： 形成一第一層於一半導體基板之上；以及 形成一個或複數個開口於該第一層； 通過該一個或複數個開口蝕刻該基板，以形成一個
    第16頁 200406040 六、申請專利範圍 或複數個溝渠； 形成一第一介電層於該溝渠，該第一介電層延伸於 該半導體基板之上； 移除至少該第一層的一部分，以暴露該第一介電層 之侧壁； 餘刻該第一介電層之側壁，以挖除該侧壁；以及 形成一第一導電層於該基板之上，該第一導電層具 有一側壁毗連該第一介電層之該側壁，該第一導電層提 供一個或複數個浮置閘給一個或複數個非揮發性記憶單 元。 9.如申請專利範圍第8項所述之方法，其中該第一導電層 形成以致於其頂端面不高於該第一介電層之該頂端面。 1 0.如申請專利範圍第9項所述之方法，其中該第一導電 層形成使其頂端面與該第一介電層之該頂端面一樣平 坦，且 該方法進一步包含，於形成該第一導電層之後，蝕 刻該第一介電層，以降低該第一介電層之該端面至低於 該第一導電層之該端面的程度。 1 1.如申請專利範圍第8項所述之方法，其中該第一層包 含一 it化碎層5且該第一介電層之側壁由氧化碎所組 成。 12.如申請專利範圍第11項所述之方法，其中該第一層包 含一氧化矽層，且一氮化矽層形成於該氧化矽層之上。 1 3.如申請專利範圍第8項所述之方法，該方法進一步包
    第17頁 200406040 六、申請專利範圍 含，於形成該第一導電層之前，形成一第二介電層於該 半導體基板之上，以絕緣該一個或複數個浮置閘與位於 該溝渠之間的基板區域，該介於溝渠之間的基板區域包 含該一個或複數個非揮發記憶單元之主動區域。 1 4 ·如申請專利範圍第8項所述之方法，該方法進一步包 含： 形成一介電層於該第一導電層之上；以及 形成第二導電層於該介電層之上，其中該介電層形 成於該第一導電層之上，該第二導電層提供一控制閘予 每個非揮發性記憶單元。
    1 5. —種依據申請專利範圍第8項所述之方法所形成之積 體電路。
    第18頁
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