TWI223871B - Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component - Google Patents
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Description
1223871 五、發明說明(1) 發明所屬之技術領域 本案係關於浮置閘非揮發性記憶體。 先前技術 洋置閘非揮發性記憶單位藉著儲存電於其浮置閘 而儲存資訊。浮置閘與控制閘係以電容的方式 (capacitively)相耦合。為了寫入記憶單元' €位差產 生於控制閘及某些其他區域之間,例如,記憶單元的源 極、沒極或通道區域。控制閘之電壓與浮置閘以電容的 方式相耦合,因此,電位差出現於浮置閘,以及源極、 汲極或通道區域之間。此電位差用以改變浮置閘中的電 荷。 為了減少必須提供介於控制閘與源極、汲棰或通道 區域之間的電位差,增加介於控制閘及浮置閘雨者之間 的電容係較佳的’該電容與介於浮置閘與源極、汲極或 通道區域之間的電容相關。更詳細地,增加,,間極麵合 率’’(gate coupling ratio, GCR)係較佳的,其定義為 CCG/(CCG + CSDC),其中CCG係介於控制閘及浮置閘之間的 電容,且CSDC係介於浮置閘與源極、汲極或通道區域之 間的電容。增加此比率的其中一個方法係於浮置閘上形 成間隙壁。此製程可見於2 0 0 1年3月13日核准,Chen之美 國專利第 6,200,856 號,標題為'’Method of Fabricating Self - Aligned Stacked Gate Flash Memory Cell 丨丨,此 併入參考。於前者的專利中,記憶體的製程如下。矽基
第5頁 1223871 五、發明說明(2) 板1 0 4 (第一圖)氧化以形成一墊氧化層1 1 0。氮化矽層1 2 0 形成於墊氧化層1 1 0上,且以圖案化定義隔離溝渠1 3 0。 墊氧作層1 1 0及矽基板1 0 4進行蝕刻,且溝渠1 3 0形成。介 電層2 1 0 (第二圖),例如硼磷矽玻璃,沉積於此結構以填 滿溝渠130,且利用化學機械研磨法(CMP)將介電層210磨 平。介電層2 1 0頂端面變得和氮化矽層1 2 0頂端面一樣平 坦。然後,氮化矽層1 20移除(第三圖)。墊氧化層1 1 0也 移除,且閘極氧化層3 1 0熱成長於隔離溝渠1 3 0之間的矽 基板1 0 4上。摻雜的多晶矽層4 1 0 · 1 (第四圖)沉積於此結 構以填滿介於隔離區域2 1 0 (亦即介電層)間的凹槽區域。 摻雜的多晶矽層4 1 0 . 1透過化學機械研磨法磨光,以致於 摻雜的多晶矽層4 1 0 . 1頂端面變得和介電層2 1 0頂端面一 樣平坦。 接著,蝕刻介電層2 1 0使多晶矽層4 1 0 . 1的邊緣部分 地暴露(第五圖)。然後,沉積摻雜的多晶矽層4 1 0. 2且 非等向地蝕刻該摻雜的多晶矽層4 1 0 . 2以於多晶矽層 4 1 0 · 1的邊緣上形成間隙壁(第六圖)。摻雜的多晶矽層 4 1 0 . 1、4 1 0 . 2提供浮置閘。 如第七圖顯示,介電層710(氧化層/氮化層/氧化層) 形成於多晶矽層4 1 0 . 1 、4 1 0 . 2上。摻雜的多晶矽層7 2 0沉 積於介電層7 1 0上,且圖案化以提供控制閘。 間隙壁4 1 0 . 2增加介於浮置閘及控制閘之間的電容, 其電容多過於介於浮置閘及基板1 0 4之間的電容,因此, 閘極耦合率係增加的。
1223871 五、發明說明(3) 發明内容 本段落係本案某些特徵簡短的摘要。本案藉由附加 的申請專利範圍而定義,其係合併於此段落作為參考。 於本發明的一些實施例中,在浮置閘多晶矽沉積之 前,溝渠介電層2 1 0進行包含一水平#刻部分之#刻。例 如,濕式蝕刻可使用。因此,介電層2 1 0之側壁從主動區 域起挖除(參照第十三圖為例)。因此,浮置閘多晶矽層 4 1 0於頂端係較寬廣的(第十四圖)。閘極耦合率也因此提 高。 本發明不限制於多晶矽層、氧化矽或其他特別的材 料,或特別的尺寸、記憶體結構,或製造過程。其他特 徵敘述於下。 圖示簡單說明 第一圖〜第七圖:其顯示製造過程中一先前技術非揮 發性記憶體之剖面圖。 第八圖〜第十六圖,第十七圖A與第十七圖B :其顯示 根據本發明的製造過程中一非揮發性記憶體結構之剖面 圖。 主要圖示符號說明 1 0 4 :矽基板 1 1 0 :墊氧化層/二氧化矽層
1223871 五、發明說明(4) 1 2 0 :氮化矽層 1 3 0 :隔離溝渠 2 10:介電層/隔離區域/STI介電層/場效介電層 3 1 0 :閘極氧化層/二氧化矽層 4 1 0 :多晶矽層 4 1 0 . 1 :多晶石夕層 4 1 0 . 2 ··多晶矽層 1 3 2 :主動區域 710 :介電層/ΟΝΟ層 2 1 0· 1 :二氧化矽層 2 1 0 · 2 :二氧化矽層 7 2 0 :控制閘多晶矽層 1 7 1 0 :氮化石夕層 1 7 2 0 :堆疊層 1724:閘極介電層 1 7 3 0 :介電層間隙壁 1 7 4 0 ·.多晶矽 1 7 5 0 :源極\汲極區域 1 7 6 0 :源極\汲極區域 實施方式 本段落敘述一些實施例來解釋本發明。本發明不限 制於這些實施例。材料、導電形式、尺寸,及其他用以 說明的細節,皆不限制本案技術。
第8頁 1223871 五、發明說明(5) 在某些實施例中,記憶體陣列製程 離。此相關的製程可為相同於或相似於第一於二基板的隔 程。第八〜,、十圖說明一普遍實施於動態隨機存:情二 (DRAM)技術的變化例。p—型摻雜區域形成於單/丰 基板1,04中’例如,已描述於2〇〇2年3月12日核g _
Tuan等人之吴國專利第6, 3 5 5, 5 2 4號中,且在乂此併·· 作為參考。此區域受p — N垃八而Γ去岡此併入文中 i曰吟人雪® r 接合面(未圖不)所隔離。 琢效;丨電層區域利用淺溝渠隔離(” s 成’該技術使用如第_〜二圖的過程。更詳細 層”用熱氧化或某些其他技術形成:基 ^ 一 )。氮化矽層1 2 0沉積於墊氧化層11 〇上。 二化矽層2 2 0藉由微影法圖案化,利用一光阻遮罩乂未圖 式),以定義基板1〇4隔離溝渠丨3〇。接著,通過氮化矽層 120的開口、以蝕刻墊氧化層11〇以及棊板1〇4。隔離溝渠 1 -3 S 溝渠)因此形成於基板1 0 4上。隔離溝渠1 3 0之 不,性深度係0 · 2 5 # m,從基板丨〇 4的頂端面開始衡量。其 他深度係有可能的。隔離溝渠丨3 〇將以介電層填滿,以於 基板104的主動區域132間提供隔離。 於第八圖中,隔離溝渠丨3 〇具有傾斜的側壁,且溝渠 1 3 0於頂端比於底部較寬廣。於某些實施例中,溝渠丨3 〇 具有垂直的側壁,或溝渠1 3 〇於底部較寬廣。本發明不受 任何溝渠1 3 0的形狀所限制。 接著對氮化石夕層1 2 0進行一濕式颠刻,該濕式餘刻係 用以從隔離溝渠1 3 0起挖除氮化石夕層1 2 〇之垂直邊緣。請
第9頁 1223871 五、發明說明(6) ^ = ^九圖。此步驟減少洞之深寬比(aspect ratio), ^t /同將以介電層2 1 〇填滿(這些洞由氮化石夕層1 2 0及墊 【1 0開口以及溝渠丨3 〇形成)。較低的深寬比利於 滿11些洞。 一 t化石夕之薄層210.1熱成長於暴露的矽基板104表 ’以%^繞隔離溝渠13〇的邊緣。二氧化矽層21〇.2(第十 二、、/彳、用鬲密度電漿製程沉積。二氧化矽層2 1 0 · 2填滿隔 溝渠1 3 0 ’且最初覆蓋氮化矽層丨2 〇。二氧化矽層2丨〇 · 2 利用化學機械研磨(CMP)製程磨平,且止於氮化矽層 120。一平坦的頂端面於此提供。 於其後的圖,二氧化矽層21〇·1、210·2顯示為一單 一介電層210。此介電層21〇將意指為^1介電層,或更一 般地,場效介電層。 氮化矽層120選擇性地移除至介電層21〇(第^--圖)。此 可利用濕式蝕刻(即利用磷酸)完成。 然後,蝕刻介電層2 1 0 (第十二圖)。此蝕刻包含導致 介電層2 1 0側壁側面地從主動區域1 3 2起挖除之水平部 分。此蝕刻也可移除墊氧化層1 1 〇。此蝕刻可為一對於氮 化矽層具選擇性的等向性濕式蝕刻。於某些實施例中, 亦可使用緩衝氧化蝕刻或稀釋的氫氟酸(DHF)蝕刻。 於一實施例中,介電層2 1 0的頂端面側面地從主動區 域132的頂端面移位,以Χ = 30〇Α的量移位於此蝕刻結束 時。一些介電層210也許由鄰近主動區域132的隔離溝渠 1 3 0蝕刻出,且隔離溝渠1 3 0之側壁也許於頂端暴露,但
第10頁 1223871 五、發明說明(7) 此為非巧要。於某些實施例中,隔離溝渠丨3 〇之側壁以深 度Y = 30〇A暴露。這些尺寸係為示範,且並不限制本案技 術。. 如第十三圖所顯示,二氧化矽層31〇(穿隧氧化層)熱 成長严基板1 0 4暴露的區域。二氧化矽層3 i 〇示範性厚产”' 為9 5 A。 又 如第十四圖所示,導電的多晶矽層4丨〇 (浮置閘多晶 矽層)形成於該結構之上。多晶矽層4 1 〇填滿介於氧化層 2 1 0區域間的區域,且最初覆蓋氧化層2 i 〇。多晶矽層4工〇 利用化學機械研磨(CMP)製程磨平,且止於氧化層21〇。 1 ^吉構於此步驟具有一平坦的頂端面,伴隨著多晶矽層 、頂鳊面與氧化層2 1 〇的頂端面一樣平坦。多晶石夕層 射於W步或於沉積之後摻雜。多晶矽層410投 町離溝渠130之上。 面至日10可選擇性的蚀刻以降低氧化層210的頂端 一朴拄夕曰日矽層41 〇頂端面的程度。請參照第十五圖。 。=t濕式蝕刻(timed wet etch)可用於此目的。 一實介電層710(第十六圖)形成於該結構之上。於 層ox :/n,if電广71〇,_層(氧化層/氮化層/氧化 層及另一個lride/0Xlde),亦即二氧化矽層、氮化矽 於介電声=n—氧化矽層的結合。控制閘多晶矽層7 2 0沉積 其成為i電的之上,且,圖案化。多晶矽層7 2 〇利用摻雜使、 可於多ίίΐ7。若適當的話,介電層710、多晶石夕層41〇 夕日日矽層720圖案化後圖案化。由於敘
第11頁 1223871 五、發明說明(8)
十五圖相關之氧化層2 1 0蝕刻的關係,多晶矽層7 2 0沿著 多晶矽層4 1 0的側壁向下延伸。介於多晶矽層4 1 0、7 2 0之 間的電容編合因此增加。注意S · A r i t 〇 m e等人之π A 0.67um2 SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPR0Msn ,IEDM1994,第61〜64頁,合併於此作為參考。 也請參照上述的美國專利第6,3 5 5,5 2 4號。 廣泛範圍的浮置閘記憶體可以使用本發明的技術而 製造。堆疊閘極記憶體(stacked gate memories)、分離 閘極記憶體(s p 1 i t g a t e m e m o r i e s )及其他類型記憶體, 包含快閃(f 1 a s h )及非快閃(η ο η - f 1 a s h )的動態隨機存取 記憶體(EEPROMs)皆可製造。一示範性的分離閘極快閃纪 憶體陣列說明於第十七圖A,第十七圖B。此記憶體為公° 開於上述的美國專利第6,3 5 5,5 2 4號中經修改過的記情、 體。第十七圖A顯示該陣列之剖面圖,如同第十六圖中"相 同的陣列剖面平面。第十七圖B顯示於第十七圖A中標示 B-B之平面之剖面圖。此平面沿著介於隔離溝渠1 3 〇間的 欄陣列通過。 記憶體製程如同於第八〜十六圖所示,此外,也如美 國專利第6,355,524號。簡單地說,氮化石夕層171〇沉積^ 多晶矽層7 2 0之上。氮化矽層1 7 1 0,多晶矽層7 2 0,介電; 層7 1 〇與多晶矽層4 1 0蝕刻以形成許多堆疊層1 7 2 0 (第十七 圖B )。每個堆疊層1 7 2 0沿著一列陣列延伸。多晶矽層7 2 〇 提供控制閘線給每個列。多晶矽層4 1 0提供浮置閘/由於
1223871 五、發明說明(9) 與第十四圖相關且敘述於丄的多晶矽層4 1 0之化學機械研 磨(CMP )’因此於每個列上單獨的浮置閘與每個其他的浮 置閘俾此相分開。 介電層間隙壁1 7 3 0 (第十七圖B )形成於每個堆疊層 1 7 2 0之側壁,且由二氧化矽層及氮化矽層結合而成。閘 極介電層1 7 2 4形成於基板1 〇 4之上。多晶矽層1 7 4 0沉積且 祚等向性地蝕刻以形成導電的間隙壁於每個堆疊層1 7 2 0 的側壁上。多晶石夕層1 7 4 0從每個堆疊層1 7 2 0的一側壁移 除。剩餘的間隙壁1 7 4 0提供字元線給相對應的記憶體 列。 摻雜N+的源極\汲極區域1 7 5 0、1 7 6 0形成於基板1 〇4 之上。區域1 7 5 0 (π位元線區域")毗連字元線丨7 4 〇。區域 1 7 5 0和位元線相連接(未圖示)。每個列的區域1 7 6 0 (,,源 極線區域)一起合併成為連續的源極線。每個列和其田比 連列分享其源極線。 本發明不限制於以上敘述的實施例。例如,墊氧化 層110(第八圖)可省略。尺寸x(第十二圖)可 。也 為負數,即氧化層210可侵入主動區域1 32。 零或負數。本發明不限制於任何特別的材料 / 構。本發明不限制於ST I技術。場效介雷 4 U m 人;I層區域2 1 0可利
用其他技術,包括已知的或即將發明的括iJ 士杂W rt»古it籴tl·姑淋夕人丄/ @術’而形成0 本案付由^心此技術之人士任施g始 、 飾,然皆不脫如附申請專利範圍所欲保讀為諸般修 、咬賓"〇
1223871 圖式簡單說明 第一圖〜第七圖:其顯示製造過程中一先前技術非揮 發性記憶體之剖面圖。 声八圖〜第十六圖,第十七圖A與第十七圖B ··其顯示 根據本發明的製造過程中一非揮發性記憶體結構之剖面 圖。
第14頁
Claims (1)
1223871 _案號92120014_於年《月/Γ日 修正本_ 六、申請專利範圍 1. 一種記憶體之製造方法,該方法包含: 形成一個或複數個場效介電層區域,以使一半導體 基板的主動區域彼此絕緣9其中’該場效介電層區域的 頂端面位於該半導體基板的頂端面之上; 使該場效介電層區域進行一钱刻,該钱刻包含一水 平部分,以挖除一個或複數個該場效介電層區域之側 壁;以及
形成第一導電層於該基板之上,該第一導電層具有 一個或複數個側壁邮b連該一個或複數個場效介電層區域 之側壁,該第一導電層提供一個或複數個浮置閘給一個 或複數個非揮發性記憶單元。 2. 如申請專利範圍第1項所述之方法,其中該第一導電層 形成以致於其頂端面不高於該場效介電層區域之該頂端 面。 3. 如申請專利範圍第2項所述之方法,其中該第一導電層 形成使其頂端面與該場效介電層區域之該頂端面一樣平 坦,且
該方法進一步包含,於形成該第一導電層之後,蝕 刻該場效介電層區域,以降低該場效介電層區域之該頂 端面至低於該第一導電層之該頂端面的程度。 4. 如申請專利範圍第1項所述之方法,其中形成該一個或 複數個場效介電層區域包含: 形成一第一層於該半導體基板之上; 形成一個或複數個開口於該第一層之上;
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曰 修正 通過該一個或複數個開口蝕刻該基板,以形成一個 或複數個溝渠; s利用介電層填滿該一個或複數個溝渠,其中該介電 層提供該一個或複數個場效介電層區域;以及 ^ s移除至少該第一層的一部分,以暴露一個或複數個 該場效介電層區域之侧壁。 5 ·如申明專利範圍第1項所述之方法,該方法進一步包 含^於形成該第一導電層之前,形成一第二介電層於該 半導體基板之上’以絕緣該一個或複數個浮置閘與該主 動區域,其中該主動區域位於該浮置閘之下,位於該浮 置閘之下的該主動區域成為該/個或複數個非揮發性記 憶單元之該主動區域。 σ 6 ·如申請專利範圍第1項所述之方法,該方法進一步包 含: 形成一介電層於該第一導電層之上;以及 形成一第二導電層於該介電層之上,其中該介電層 形成於該第一導電層之上,該第二導電層提供一控 予每個該非揮發性記憶單元。
以及 ,以形成一個
一種$己丨思體之製造方法,該方法包含·· 形成一第一層於一半導體基板之上; 形成一個或複數個開口於該第一層; 通過該一個或複數個開口蝕刻該基板
第16頁 1223871 案號 92120014 六、申請專利範圍 或複數個溝渠; 形成一第一介電層於該溝渠,該第一介電層延伸於 該半導體基板之上; 移除至少該第一層的一部分,以暴露該第一介電層 之側壁; 截刻該第一介電層之侧壁,以挖除該側壁;以及 形成一第一導電層於該基板之上,該第一導電層具 有一側壁毗連該第一介電層之該側壁,該第一導電層提 供一個或複數個浮置閛給一個或複數個非揮發性記憶單 元。 8 ·如申請專利範圍第7項所述之方法,其中該第一導電層 形成以致於其頂端面不高於該第一介電層之該頂端面。 9 ·如申請專利範圍第8項所述之方法,其中該第一導電層 ^成使其頂面與該第一介電層之该頂端面一樣平坦, 且該方法進一步包含,於形成該第一導電層之後,蝕刻該 第一介電層,以降低該第/介電層之該端面至低於該第一 導電層之該端面的程度。 10·如申請專利範圍第7項所述之方法,其中該第—屑 一氮化矽層,且該第一介電層之側壁由氧化矽所纟且:I δ 11 ·如申請專利範圍第1 〇項所述之方法,其中該第〜。 含一氧化矽層,且_氮化矽層形成於該氧化矽層之^包 12·如申請專利範圍第7項所述之方法,該方法進〜^二 第 17貢 1223871 _案號92120014_年月曰 修正_ 六、申請專利範圍 含,於形成該第一導電層之前,形成一第二介電層於該 半導體基板之上,以絕緣該一個或複數個浮置閘與位於 該溝渠之間的基板區域,該介於溝渠之間的基板區域包 含該一個或複數個非揮發記憶單元之主動區域。 1 3.如申請專利範圍第7項所述之方法,該方法進一步包 含:
形成一介電層於該第一導電層之上;以及 形成第二導電層於該介電層之上,其中該介電層形 成於該第一導電層之上,該第二導電層提供一控制閘予 每個非揮發性記憶單元。
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KR100520681B1 (ko) * | 2002-12-23 | 2005-10-11 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
US6894339B2 (en) * | 2003-01-02 | 2005-05-17 | Actrans System Inc. | Flash memory with trench select gate and fabrication process |
JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2005085903A (ja) | 2003-09-05 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US6838342B1 (en) * | 2003-10-03 | 2005-01-04 | Promos Technologies, Inc. | Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions |
US7091877B2 (en) * | 2003-10-27 | 2006-08-15 | Schlumberger Technology Corporation | Apparatus and methods for determining isotropic and anisotropic formation resistivity in the presence of invasion |
KR100520684B1 (ko) * | 2003-11-19 | 2005-10-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
KR100554835B1 (ko) * | 2003-12-15 | 2006-03-03 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
KR100621621B1 (ko) * | 2003-12-19 | 2006-09-13 | 삼성전자주식회사 | 자기 정렬된 게이트 도전막을 구비하는 비휘발성 메모리장치 및 그 제조 방법 |
KR100602081B1 (ko) * | 2003-12-27 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 |
US7091091B2 (en) * | 2004-06-28 | 2006-08-15 | Promos Technologies Inc. | Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer |
KR100539275B1 (ko) * | 2004-07-12 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
KR100605510B1 (ko) * | 2004-12-14 | 2006-07-31 | 삼성전자주식회사 | 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법 |
KR100647001B1 (ko) * | 2005-03-09 | 2006-11-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 |
KR100632640B1 (ko) * | 2005-03-10 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
US20060231908A1 (en) * | 2005-04-13 | 2006-10-19 | Xerox Corporation | Multilayer gate dielectric |
US8022489B2 (en) * | 2005-05-20 | 2011-09-20 | Macronix International Co., Ltd. | Air tunnel floating gate memory cell |
KR100600044B1 (ko) * | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
KR100670925B1 (ko) * | 2005-08-01 | 2007-01-19 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US7462903B1 (en) * | 2005-09-14 | 2008-12-09 | Spansion Llc | Methods for fabricating semiconductor devices and contacts to semiconductor devices |
KR100660543B1 (ko) * | 2005-10-24 | 2006-12-22 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
US7183162B1 (en) * | 2005-11-21 | 2007-02-27 | Intel Corporation | Method of forming non-volatile memory cell using sacrificial pillar spacers and non-volatile memory cell formed according to the method |
KR100763330B1 (ko) * | 2005-12-14 | 2007-10-04 | 삼성전자주식회사 | 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 |
US20070262476A1 (en) * | 2006-05-09 | 2007-11-15 | Promos Technologies Pte. Ltd. | Method for providing STI structures with high coupling ratio in integrated circuit manufacturing |
KR100741467B1 (ko) * | 2006-07-12 | 2007-07-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US20080023748A1 (en) * | 2006-07-27 | 2008-01-31 | Promos Technologies Pte. Ltd. | Self-aligned contacts to source/drain regions |
US7355239B1 (en) | 2006-08-31 | 2008-04-08 | Promos Technologies Pte. Ltd. | Fabrication of semiconductor device exhibiting reduced dielectric loss in isolation trenches |
US7652318B2 (en) * | 2006-11-03 | 2010-01-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split-gate memory cells and fabrication methods thereof |
US8642441B1 (en) | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
US7928499B2 (en) * | 2007-03-07 | 2011-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Profile of flash memory cells |
TWI340474B (en) * | 2007-08-24 | 2011-04-11 | Nanya Technology Corp | Method of forming semiconductor structure |
KR101394553B1 (ko) | 2007-11-08 | 2014-05-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
US7723777B2 (en) * | 2008-08-12 | 2010-05-25 | Infineon Technologies Ag | Semiconductor device and method for making same |
US8551858B2 (en) * | 2010-02-03 | 2013-10-08 | Spansion Llc | Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory |
KR20120129608A (ko) * | 2011-05-20 | 2012-11-28 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
US9312351B2 (en) * | 2014-02-12 | 2016-04-12 | Wafertech, Llc | Floating gate flash cell with extended floating gate |
US11417734B2 (en) | 2019-10-31 | 2022-08-16 | United Microelectronics Corp. | Method for fabricating flash memory |
CN113192825A (zh) * | 2021-04-26 | 2021-07-30 | 广州粤芯半导体技术有限公司 | 分裂栅沟槽功率器件的制造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6960818B1 (en) | 1997-12-30 | 2005-11-01 | Siemens Aktiengesellschaft | Recessed shallow trench isolation structure nitride liner and method for making same |
US6200856B1 (en) | 1998-03-25 | 2001-03-13 | Winbond Electronics Corporation | Method of fabricating self-aligned stacked gate flash memory cell |
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JP4237344B2 (ja) | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6319794B1 (en) | 1998-10-14 | 2001-11-20 | International Business Machines Corporation | Structure and method for producing low leakage isolation devices |
US6127215A (en) | 1998-10-29 | 2000-10-03 | International Business Machines Corp. | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
US6323085B1 (en) * | 1999-04-05 | 2001-11-27 | Micron Technology, Inc. | High coupling split-gate transistor and method for its formation |
US6228713B1 (en) * | 1999-06-28 | 2001-05-08 | Chartered Semiconductor Manufacturing Ltd. | Self-aligned floating gate for memory application using shallow trench isolation |
JP3785003B2 (ja) * | 1999-09-20 | 2006-06-14 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
US6518618B1 (en) | 1999-12-03 | 2003-02-11 | Intel Corporation | Integrated memory cell and method of fabrication |
US6376877B1 (en) * | 2000-02-24 | 2002-04-23 | Advanced Micro Devices, Inc. | Double self-aligning shallow trench isolation semiconductor and manufacturing method therefor |
US6448606B1 (en) * | 2000-02-24 | 2002-09-10 | Advanced Micro Devices, Inc. | Semiconductor with increased gate coupling coefficient |
US6355524B1 (en) | 2000-08-15 | 2002-03-12 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
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