TW200405578A - Floating gate memory cells with increased coupling ratio - Google Patents

Description

200405578 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種具有可增加浮動閘極（FG)和控制閘 極（CG)二者之間耦合比率（亦稱「耦合係數」）性能之非揮 發性浮動閘極式半導體記憶體裝置，以及一種可利用該種 半導體裝置製成該種半導體及超高密度非揮發性記憶體 (NVM)的方法。該等NVM包括，例如：一種EPROM，以及 EEPROM和一快閃記憶體單元。 【先前技術】 各式NVM已被廣泛採用於各種商用及軍用電子裝置及 設備中，例如：手持式電話機，無線電機及數位式照相機 等產品。而此等電子裝置之市場上，仍繼續要求具有更低 供電電壓，更低電力消耗量，以及晶片體積更縮小之裝置。 各種快閃記憶體或是快閃記憶體單元均含有在一控制 閘極和一通道區之間設有一（或多個）浮動閘極之一種 MOSFET(金屬氧化物半導體場效電晶體），其中之各該浮 動閘極和該控制閘極之間是以一層薄電介質層加以分 隔。由於製造技術的改良，FG的體積已縮小至次微米範圍 以内。電子（或電洞）是以通道處理法透入一氧化物屏障被 注入至一浮動閘極内。在FG内儲存的電荷多寡可改變該裝 置之臨限電壓。乃可利用此種方式儲存資料。其中之CG則 係用以控制FG之電位。FG至CG之耦合率係與FG和CG之間 的重疊面積有關，並可影響該快閃記憶體之讀取及寫入操 作之速度。此外，該項耦合比率越好（或越高），該記憶體 84954.doc 200405578 單元所需要的操作電壓值越低。 多年以來，非揮發性FG單元之記憶料元料 '、，但其執行程式控制與拭除操作 /、、11侮 同比率隨乏隆柄…* ”斤而要的電壓並未按相 項2 程序世代交替之過程中，、* =來成-種技術方面的負擔了，尤其是在n 、用万面’更是如此，因為，在此等處理作業“ 週達電路中相關各種高電壓電 σ何與 難，成本費用也愈來愈高了。 4作，愈來愈困 =上=對任何程式㈣及⑷拭除操作機制可適用， ^疋，*制Fowle卜驗dheim通道操作機制時， 耆。各種非定比程式/拭除兩$ 、為，4 焉可靠性，該通道氧化物的厚度 、為^ 大小保持調定比例之關係了。 各早檢向體積 在程式控制/拭除操作期間内，降低所fa}電壓之解除 万法’係提高⑶㈣之㈣電❻合料（〜）。例 吴國第祕9382號專财㈣採用此種解決方案。在其 中有NVM早疋，包括：底部表面與一個在—基板上所 形成之-層通道層連接之FG，其上端表面和側壁表面係對 準該記憶體單元之兩個垂直方向。有—電介質層，至少覆 蓋在該上端表面之一部份上，並至少覆蓋在沿著該兩個垂 方向、表面上有一 CG係與該Fg之整片表面相互重 疊’而前述之電介質層係以電隔離方式分隔該兩個閑極。 此種設計方式，由於拇士舌晶床 ^ · 、曰大重宜£，乃可提高FG和CG之間 的耦合比率，但是，卻也增大了該單元之體積。 84954.doc 799 200405578 【發明内容】 一本發明目的之一乃是提供一種已提高阳和⑶之間的搞 口比率（已提咼aeg)之半導體裝置，但卻不致增大該單元的 面積，並提供一種製造該裝置之方法。 依據本發明之裝置其方法即可達成上述目標。 本發明k供一種非揮發性浮動閘極半導體記憶體裝 置’内含增強（提高）式浮動閘極，用以控制閘極耦合比率， 該裝置包括： 一片表面平坦之基體， 組设置於琢基體上之一浮動閘極（FG)和一控制閘極 (CG)，該組堆疊含有大致上與該基體平坦表面成垂直方向 延伸之兩面彼此相對而立之邊壁； 與Μ堆疊上述每一相對邊壁有關聯之一個導電性間隔 物； 設於該堆疊上每一相對邊壁和其相關導電性間隔物之 間的一片絕緣層；及 設於每一導電性間隔物和上述控制閘極之間的一個 觸點。 要 另有一個裝置其上附設若干導電性間隔物，並可利用自 動對正方法完成安裝。因此，所製成之半導體記憶體裝置 的體積小於利用先前半導體裝置製作技術所製成不含訪項 自動對正安裝性能之相同裝置的體積。 、 該絕緣層可利用一覆蓋層或一絕緣間隔層形成。如採用 一絕緣層，則可在導電性間隔層和該控制閘極之間以 I接 84954.doc 200405578 接觸方式形成各該導電性間隔層和該控制閘杯之間的電 趣接觸點。在前述兩種情況中（亦即，以—覆蓋層或一絕緣 :作為邊壁介質)，即可利用一導電層(例如_矽化物薄層) 覆蓋在該導電間隔器以及該控制閘極一部份表面上的； 式形成上述之電鍍接點。可將該導電層覆蓋在未前述導電 性間隔層及該控制閑極上未被其他任何薄層覆蓋之部份 上面。各絕緣間隔可沿著該等導電性間隔層体雙。 本發明另亦提供-種方法，可用以在一表面平坦之基體 上製作—-種非揮發性浮動閘極式半導體記憶體裝置，同時 亦可藉以提高該浮動閘柄和令 … η一和4控制閘極《間的耦合比 率。該方法包括下列各項步驟包括： 在該基體上形成—個含有一浮動閉極和-控制閑極之 堆疊，孩堆疊含有彼此相對而立且與該基體垂直之兩面邊 〇 形成一個與該堆疊 > 彔f & 一 上則述母面邊壁有關連之導電性間 隔物； 在該堆畳上每一彼此對 <邊土和其相關之導電性間 隔物之間形成一絕緣層；及 在每一導電性間隔物和嗲 不邊控制閘極 < 間形成一電鍍接 點。 形成各該導電性間隔物去

物時，係採用一種自動對正方法。 因此，以本法形成之丰I <牛導體記憶體裝置之體積小於先前技 術利用一種非自動對正古土 尤則孜 … t正万法所製成之前述裝置的體積。 上述方法中形成一絕緣夺 v驟，可包括以沈積處理法 84954.doc 200405578 形成一覆蓋層，或形成若干絕緣間隔物之方法為之。如果 是執行絕緣間隔層之形成方法，則上述形成一電錢接點之 步驟可包括在一導電性間隔物和該控制閘極之間提供—直 接接點的方法。在每一導電性間隔物與控制閘極間形成一 種電流耦合之步騾也包括在該控制閘極至少某一部份上面 以及在該等導電性間隔物至少某一部份上面，例如以硬化 處理方式，形成一導電層之步驟。 上述各該絕緣間隔物可沿著該等導電性間隔物体設。 本發明也提供一種包括依據本發明原理設計製成之半 導體記憶體裝置之非揮發性記憶體。該非揮發性記憶體可 能是一快閃記憶體，或一 EEPROM(電子可拭除及可程式化 操作之唯讀記憶體）。該種含有一種依本發明所揭示半導體 記憶體裝置之非揮發性記憶體可製成比以先前技術所製造 之各種非揮發性記憶體之體積更小之體積。由於本發明所 揭示記憶體可利用較低電壓執行程式化操作或拭除操 作因而，可解除在各種週邊電路中必須使用高電壓電晶 、舄要f生如果不採用低電壓之設計，則該種非揮發性 記憶體也具有較高拭除及程式控制操作之優點。 下列配合可頭示本發明各項原理之各種具體實施例 附圖以及詳細說明，讀者將可深人瞭解本發明之其他各項 特點’特點及優點。 本4明書内容僅供參考之用，並不限制本發明之適用範 84954.doc -10 - 200405578 【實施方式】 _以下特就木些具體實施例並參閱相關附圖對本發明提供 祥細說明，但太双、 、 、、 一 *月乏内容並不受該等說明之限制，而應 以申请專利範圍戶斤石丨丨重Tif ϊΛ Vi 固所列事項為準。且各附圖亦僅係說明性簡 圖並不具限制性。 「八 _ 凡在本就明書及申請專利範圍中提及 「包含」一詞者，並不排除其他元件或步驟。又，以不定 冠詞「8」或定冠詞「心形容之單數名詞，除另有規定 外，應包括名詞之複數名詞。 在本發明所&露方法第—步驟中有-基體1G或在-基體 内個凹井。本發明各種具體實施例中所稱「基體」一 司二括任何可男利用之基底材料，或可在其上形成—裝置， 包路或日目體層足任何材料。而在某些其他具體實施例 中此 基地」一詞可包括某種半導體基體，例如··任 含有$貝之矽元素，鎵坤化合物（GaAs)，鎵砷及石粦之化 。物（GaAsP) ’ 一鍺，或矽鍺化合物（siGe)作成之基 體。且该「基體」一詞也可包括任何非屬半導體本體一部 伤之一層絕緣層，例如··一 Si〇2或一 SisN4層。因此，「基 體」-詞也包括「矽藍寶石」，「矽玻璃」等基體。因此， 基體」詞一般係指可供在一薄膜層或其他有關部份上 佈設若干薄膜層之各種元件。此外，「基體」一詞也可包 括在其上面形成一薄膜層（例如一玻璃或金屬層）之任何其 1基底物貝在下列說明之處理方法中，主要係以石夕基質 為卞但一清本技術領域者應知，本發明也可在其他半導 體材料為基體實施之，也可選用與本說明書中所採用介質 84954.doc -11 - 200405578 及導電性材料相等之其他適當材實施本發明。 、^活性區域係以場氧化物u劃定之，例如，利用一種淺 溝絕緣（sTI)方法劃定。此種方法可劃定各電晶體之寬度 W，如圖2所示。圖2所示係與圖i所示截面呈垂直方向關係 之部份截面圖。 如圖1所示，在基體1〇上端有-含有珍氧化物之透納氧 化物⑽幻層12，其形成方法是例如以高溫使㈣氧化物 產生一種溫度高達攝氏_度至1〇〇〇度之間的氧氣環境， 進而使該氧化物層的厚度增加至6至15奈米之範圍内。另 -替代方法是也可㈣乾式氧化處理法形成該 化物層12。 在透納氧化物層12上面，先以沈積方法形成第一多碎層 此-多梦層於稍後即可用以形成該fg(浮動閘旬。該 項第:多石夕層沈積處理，最好採用CVD程序為之，使其厚 度提高至50至4〇〇奈米範園内。以層14之摻雜處理= 在沈積處理過程中於原處藉由在一矽甲烷環境中添加砷 化三氫（aesine)或磷化氫之方式，或藉由對一固有的多矽層 施加砷或磷離子之離子植入程序完成之。 θ 該第一多矽層14的圖型係由各相關開缝15劃定之，如圖 2所示。這些開縫15是用以使鄰接之各個浮動閘極（亦即， 位於相同字組線但在不同位元線上之浮動閘極）彼此隔開。 在孩FG多矽層14上形成一内嵌式介質（IpD)16。此一 16包含-種介質材料’例如：石夕氧化物，可利用任何適當 方法，例X-LPCVD或一PECVD程序沈積至厚度約為二

Ο A A 84954.doc -12- 200405578 至30奈米以内之一相同氧化物厚度（£〇1>該11>1) 16最好也 含有其他各式絕緣材料，例如一種氧化氮氧化物（〇N〇) 層，並以傳統技術形成或做成之。一片〇N〇層包含連續之 矽二氧化物，矽氮化物，以及二氧化矽。 形成該IPD層16以後，以沈積處理形成一 CG多矽層18。 該CG多矽層18之沈積處理，可採用LPCVD程序使其厚度到 達50至400奈米之範圍内。CG多矽層18之摻雜處理，可於 沈積處理過程中藉由在一矽甲烷環境中添加適當掺雜用 物質，例如坤（arsine)或磷化氫之方式，或藉由對一固有之 多矽層以雜子植入程序施加一種摻雜物質，例如砷離子或 磷離子之方式完成之。 形成上述各薄膜層12，14，16和18之後，即以蝕刻法處 理該堆疊，如圖1所示。 執行一次以輕度摻雜汲極（LDD)或中度摻雜汲極（mdd) 為植入物20之植入處理，亦即，在基體1〇内摻入一種雜 質’其摻雜量密度大約在每平方公分1〇u_1〇14個原子之 碭。植入此一 LDD摻雜物20之目的旨在一稍後形成之汲極 /源極和前述透納氧化物層12以下方通道之間設置一種 輕度摻雜成份，用以降低位於該汲極/源極附近之一個通 道内之最高電場強度。 以上就明之方法’也可於傳統式記憶體製作程序中採用 之。 之後，如圖3及圖4所示，乃在基體1 〇和閘極堆疊丨4，丨6， 18上方以沈積處理或植入處理形成一邊壁介質例如： 84954.doc δΘ5 -13- 200405578 (已氮化）矽氧化物）。該電介質層可為一覆蓋層形式之薄 層，如圖3所示，但是，也可利用介質間隔物，例如各式 TEOS間隔物替代之，如圖4所示。採用一覆蓋層時，其優 點為階層覆蓋效果極佳。而採用介質間隔物時，其缺點 為，必須增加製程步驟，在導電性間隔物24底部設置絕緣 層23(在该導電性間隔物24和源極/汲極28，30之間）。然 而，採用介質間隔物另有一項優點，稍後將於說明圖1〇時 一併說明。可採用一種適當可用之過度蝕刻之介質間隔 物，俾使CG之上端邊壁25不致被介質間隔物22覆蓋住。亦 可採用已氮化處理之間隔物替代TE〇s間隔器。該邊壁介質 22之電厚度最好與ipd 16之電厚度範圍相同。 其次，各種導電性間隔物24(參閱圖6)，例如各式多矽間 隔物，均係沿著該閘極堆疊14，16 , 18形成。其處理方式 是，先在該侧壁介質22上形成一多矽層26，如圖5所示， 惟此種處理方式係以先前形成之該邊壁介質22是一種覆 蓋式電介質層（亦即，圖3所示者）。之後，係執行一種方向 各異之蝕刻處理，利用該邊壁介質22作為主要蝕刻處理之 終點測試依據。完成多矽間隔物蝕刻處理之後，隨即執行 另一蝕刻處理，將邊壁介質22上所有未被覆蓋部份蝕除。 其結果如圖6所示。 邊壁介質22如係以介質間隔物所形成者（如圖4所示），則 應在對多矽層26執行方向各異之蝕刻處理之前必須先執 行次遮罩處理步·驟。完成多矽間隔物蝕刻處理之後，隨 即執行另一蝕刻處理，將絕緣層23上未被覆蓋部全部蝕 84954.doc -14- 200405578 除。 邊壁介質22如係採用覆蓋層者，各該多矽間隔24係藉由 該邊壁介質22與浮動閘極14及控制閘極18絕緣。如係採用 過度餘刻處理之TE0S間隔層，則浮動閘極14係藉由該 TEOS間隔層與該等多矽間隔層24絕緣，且控制閘極丨8則僅 有部份閘極與該等多矽間隔層24絕緣（亦即，該控制閘極18 之上端邊壁25係直接與一多矽間隔層24接觸）。 其後，該等多矽間隔層24之功能相當於一高摻雜汲極 (HDD)摻雜質之補償間隔層，因而，形成源極區及汲極區 28，30，如圖7所示。任一高摻雜質之雜質密度大約為每 平万公分1015個原子。前述之堆疊閘極並非與高摻雜源極 及汲極28，30相互重疊。如先前所述，該LDD結構2〇可確 保在汲極通道區内之低摻雜物成份，因而可降低汲極通道 及源極通道介面内之最高電場值。 完成上述高摻雜植入處理並使其活化後，即可在該等多 矽間隔層24旁邊形成該等絕緣間隔層32(例如··氮化物間隔 層或TEOS間隔層）。例如在一 〇·丨2微米製程中，可採用τε〇§ 及氮化物a式間隔層，該等混合物間隔層之厚度約為 奈米（例如，採用厚度為2〇奈米之TE〇s間隔層及厚度為6〇 奈米之氮化物間隔層)。但，間隔層的内容成份以及形狀大 小可隨意變化。在隨後執行之矽化處理過程中，上述各該 間隔層32 ’應防止在各該導電性間隔層24和源極及沒極區 28 ’ 30之間發生任何橋接現象，因為橋接現象將會導致控 制間極18和源極及沒極區28，％之間之短路故障。新情 80? 84954.doc -15- 200405578 況，如圖7所示。 在另一替代具體實施例中，上述111)1)雜質植入處理可在 形成該等絕緣間隔層32之後執行之，在此種情況下，該 LDD/MDD區20的長度較長，如圖8所示。此種作法比較容 易併入某一 CMOS製程中一併執行，因為，HDE^^質植入 處理，通常係在間隔層形成之後執行之故也。 如果該等絕緣間隔層係用以設定HDD之補償量，如圖8 所示，其形狀大小即應嚴加控制。如果僅係用以防止橋接 現象（如圖7所示具體實施例），則其形狀大小應無關重要， 甚或根本不重要。 最後，在採用覆蓋層式邊壁介質22之情況下，為完成前 端之處理程序，乃在矽質區及多矽區中未被覆蓋部份提供 一導電層34,例如，已矽化處理之導電層34。多矽間隔層 24上凡有未被另一薄層（例如：絕緣層32)覆蓋部份，均應 施以矽化處理。在絕緣層32之兩端不得發生橋接現象。因 為，各該多矽間隔層24和控制閘極18(邊壁間隔層22之厚度 最好低於30奈米）之間的矩離很短時，即會發生橋接現象， 而且，該等間隔層24與控制閘極（CG18)即會在圖9所示以 Bl，B2標示之部位發生相互連接之情況。應注意者乃係， 控制閘極（CG)18及各該多矽間隔層24係沿著整條字組線 路彼此相鄰（亦即沿著與紙張平面垂直之方向），任—局部 部位未發生橋接現象，並不妨碍單元之操作。 如係以一種TEOS間隔層作為邊壁介質22時，多矽間隔層 24即與控制閘極CG1 8構成直接之短接關係，因而，在該多 84954.doc -16- 200405578 矽層24和CG1 8又間即可獲得一 ♦ 私連接。但，仍得提供一 電層（圖中並未顯示），例如， 導 列如，猎由對各該矽質區及

内未被覆蓋部位施以矽化虛搜 ^ U 化處理。圖10所示係依據本發明上 述具體實施例所製成之一個 昨-、 ^ 1固记體早兀之体局剖面圖， 但，其中未含補充導電層。 完成上述各項步驟之後，即可應用標準後端處理操作。 圖9所不係依據本發明某_具體實施例範例（邊壁介質^ 係採用覆蓋式間隔層）之_種記憶單元之伟局剖面圖。該單 兀包含-傳統式堆疊閘極浮動閘極電晶體，設於一表面平 坦之基體Η)上面，該堆叠14, 16, 18包含與該平坦表面垂 直且相對直乂《邊壁。依本發明原理製造之該裝置在該堆 ® 14 ’ 16 ’ 18《兩侧各有—導電性間隔層24。該等導電性 間隔層24藉由一導電層34(例如一矽化層)與控制閘極 CG18之間構成私連接。前逑兩侧之導電性間隔層μ係藉由 非導节層22與FG14分隔。在該兩個導電性間隔屏24和該 /于動閘極FG14《間的電容量（在圖9中係以口及^標示）與 CG18和FG14之間之“正常”電容量（亦即在Fg14*CC}18之 間之電介質層16兩端之電容量）相加後，可顯著提高共同電 容镇合比率。 此一成效可利用下列公式表示之： 如果在一 0.12CMOS製造過程中之一個電晶體含有下列 各項數據（參閱圖1及圖2所示之相關部位）·· L =150奈米 (電晶體長度） 84954.doc -17- 200405578

W = 160奈米 (電晶體寬度） K = 320奈米 (浮動閘極寬度） t〇x = 8·5奈米 (透納氧化物厚度） ^ipd =15奈米 (IPD電厚度當量） h = 150奈米 (浮動閘極厚度） 則， 以先前技術製成之裝置（不含導電性間隔層者）而 論’所計算出來之耦合率^^為：

Aox = W X L = 2.4 X l〇-14m2 C〇x = 80εΓΑ〇Αχ = 9.75 x l〇*17 F

Aipd = W x (2h+K) = 9〇92 x 10^ m2 ^ Cipd = = 228 χ 1〇,6 p acg = Cipd /(Cipd + C〇x) = 0.69 如此依本發明原理製造之裝置（含有導電性間隔層者） 而論’所計算出來之耦合率為： <^保持不變·· Cc)x == 9 75 χ 1〇_17 ρ Cipd值因八㈣值之變大，亦隨之變大； ^ Qpd == 4.49 x l〇'16 p

Aipd = Wx(2h+K) + (2hxK)= 1.95x l〇-13m2 «cg=Cipd/(Cipd + Cox) = 〇.82 耦合率可增加（提高）19%， 除操作所需要之電壓幾乎 此乃表示，在已知之範例中， 或用以執行程式控制操作及拭 可降低20%。 ;J设一〜^阿不mfK優點，^ _ 壓對,々卜立抑— " 利用較低 、、以fe早7L執行程式㈣及⑷拭除操作 可減輕在週邊電路中必㈣用高 一方面而丄„ ^ 1 ^日曰把S需要性 万面“，即使不使用降低之電墨，但因 回也可加速拭除及程式控制操作之時間。 系數 84954.doc •18- 200405578 迟各邊導包性間隔層24和該基體l〇之間之絕緣層 22應能承受於執行程❹制及拭除操作期間在源極區及 汲：區28，30和CG18之間所發生之高電壓。 八者尺瞭解，在本說明書中，雖然係就各種特定結構及 構型’以及材料對本發明提供詳細說明，卜在不偏離本 發明精神及適用範圍之原則下，仍可對本說明書中說明之 ^結f及構型進行不同之修改。例如：圖9中所示記憶 單元疋單一電晶體快閃單元，但相同之原則也可適 用於其他各類型之記憶體單元(例如：兩個電晶體快閃記憶 單元）。 【圖式簡單說明】 本說明書中提供之說明僅供參考範例之用，而不限制本 發月之適用範圍。因此以上詳細說明中所引用之參考圖 例，均以本說明書之各附圖為依據： 圖1所示係設置在一基體表面上之一種傳統式FG/介質 /CG堆疊的垂直剖面略圖。 圖2所示係以與圖丨所示剖面圖方向相垂直之方向為準 線所績製之圖i所示FG/介質/CG堆叠之垂直剖面略圖。 圖3所π係圖丨所示堆疊上已依本發明某一具體實施例提 供邊壁介質後之垂直剖面略圖，該邊壁介質是一覆蓋 層0 圖4所示係圖丨所示堆疊上已依本發明某一具體實施例提 t、适壁介質後之垂直剖面圖，該邊壁介質是一 TEQS間隔 層。 84954.doc -19- 811 200405578 圖5所示係圖3所示半導體裝置之垂直剖面圖，其上已形 成一導電層。 圖6所示係圖5所示半導體裝置之垂直剖面圖，其中之各 導電間隔層係依據本發明原理形成者。 圖7所示係圖6所示半導體裝置之垂直剖面圖，係於形成 向摻雜汲極區及源極區與各絕緣間隔層之後所形成之第 一種具體實施範例 丄圖8所示係於圖6所示半導體裝置上形成各絕緣間隔層及 高摻雜汲極區及源極區之後第二種具體實施範例之垂直剖 面圖。 圖9所示係圖7所示半導體裝置上已在控制間極及各該導 電性間隔層上形成-導電層之後，該半導體裝置之垂直剖 面略圖，該導電層將該CG获 成連接。 精由g連接方式與該等間隔層構 二〇=係依本發明所製成之一

面圖，，中之邊壁介質係—T咖間隔層。 J 在各该附圖中所使用 同類元件。 《相同參考代號均係標示相同或 【圖式代表符號說明 B1， B2互連部位 10 基體 12 透納氧化物 14 第一多矽層 15 開縫 84954.doc 20- 200405578 16 嵌式電介質層 18 控制閘極多矽層 20 (低度掺雜）或（中度摻雜）植入雜質 22 邊壁介質 23 絕緣層 24 多矽間隔層 25 頂部邊壁 26 多矽層 28 源極區 30 汲極區 32 絕緣間隔層 34 導電層

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Claims (1)

1. 200405578 拾、申請專利範圍： 種具有用以制閘極間耦合比率之一浮動閘極之非揮 發性浮動閘極式半導體記憶體裝置，包含： 一個具有一平坦表面之基體； 、個在巧基體上形成且由一浮動閘極及一控制閘極組 成<堆®，琢堆疊有兩面相對暨立並與該平坦表面垂直之 邊壁； 與該堆疊矣一4ρ» 4kl BSL ^ 目對豆互之邊壁有關連之一導電性間隔 2. 3. 4. 5. 6.

   在该堆叠每—4日H g5L、 ^ 、 相對豆互之邊壁和其各自關連之導電間 隔層之間的一絕緣層，及 4導“生間隔層和該控制閘極之間之一電接點。 ^申請專利範園第1項之半導體記憶體裝置，其中該堆· 豐另亦含有一電介質層。 據申叫專利圍第2項之半導體記憶體裝置，其中該絕 、、曰的包厚度範園與該電介質層之厚度範圍相同。 據申叫專利範圍第i項之半導體記憶體裝置，其中該絕 、，彖層是採用一覆蓋式絕緣層形成。 ::申凊專利範圍第1頊之半導體記憶體裝置，其中該絕 、，彖層是採用一間隔層所形成。 3申請專利範圍第5,之半導體記憶體裝置，其中該電 要點’係藉由每-導電層和該控制閘極之直接接觸所形 依據申請專利範圍第 1¾之半導體記憶體裝置，其中 在 84954.doc 200405578 各該導電_層和純制㈣之㈣電㈣，係藉由一 至少在该導電性間隔層以及至少在該控制閉極上—部份 部位上之一層導電層所構成。 8. 依射請專利範圍第7項之半導體記憶體裝置，其中該導 電層是一矽化物層。 9. 依據申請專利範圍第α之半導體記憶體裝置，其中該導 電性間隔層含有多硬成份。 10. 依據中請專利範圍第旧之半導體記憶體裝置 極及汲極區。 口原 U。依據申請專利範圍第1項之半導體記憶體裝置，更包“ 著各該導電性間隔層設置之絕緣層。 口，口 12。一種用以在一且有一平拍矣石、甘 地…* 千坦表面又基體上製造一種非揮發 性汙動閘極半導體記憶體裝置 控制閑柘間之搞人聿之、^ 褒裝置具有用以 間^合率（—、♦動閘極，包括下列各項步驟： 在邊基體上形成一個含有一 之堆晶 有/予動閘極和一控制閘極 乏隹宜，該堆疊具有兩面相對立， 直之逢壁； 並/、上迷平坦表面垂 _形成-層與該堆叠每-對立邊壁有關連之導電㈣ :::堆叠每一對立邊壁和該關連導電性間隔層之 間形成一絕緣層；及 -在每一導電性間隔層和該控制閑極之間形成一電接 形成一絕緣層之 13·依據申請專利範圍第u項之方法，其中 fti5 84954.doc v驟’包括沈積一覆蓋層之操作。 14. 15. 16. 17. 18. 19. 20 21 依據申請專利範圍第12項之方法，其中形成一絕緣層之 步驟，包括形成多個絕緣間隔層之操作。 依據申請專利範圍第14項之方法，其中形成一電接點之 步.¾ ’包括在每一導電性間隔層和該挖制閘極之間提供 直接接觸之操作。 、據申印專利範圍第12項之方法，其中在每一導電性間 曰和為控制閘極之間形成一種電輕合的步驟，包括至 /在孩控制閘極一部份部位和該等導電性間隔層之間形 成一導電層之操作。 依據申請專利範圍第16項之方法，其中該控制閘極及各 忒導電性間隔層均已經過矽化處理。 、據申明專利範園第12項之方法，其中形成各該導電性 間隔义步騾包括沈積一導電層，並以各向異性方式蝕刻 p亥導電層。 依據申印專利範圍第12項之方法，其中形成一堆疊的步 騾包括下列各項步驟： 一沈積一浮動閘極層； 一沈積一控制閘極層；及 -對該堆疊施以蝕刻處理。 :據申蜊專利範圍第19項之方法，更包括在沈積形成該 /于動間極層步驟和形成該控制閘極層步驟之間形成—雨 介質層。 •依據申請㈣範圍第12項之方法，更包括提供源極品和 84954.doc 200405578 汲極區之步騾。 22·依據申請專利範圍第12項之方法，更包括沿著各該導電 性間隔層提供各絕緣間隔層之步驟。 23· —種包含依據申請專利範圍第1至第^項之半導體裝置 之非揮發性記憶體。 2 4 ·依據申叩專利範圍第2 3項之非揮發性記憶體，其中該記 憶體是一快閃記憶體。 25·依據申請專利範圍第23項之非揮發性記憶體，其中之令 記憶體是一電子式可拭除可程式化唯讀記憶體。 " 84954.doc