TW200304144A - Magnetic random access memory - Google Patents

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Description

200304144 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 相關申請案交又參考 本申請案係以先前於2001年12月21日提出申請的第2⑻1-390549 號日本專利申請案，為基礎並聲請其利益，申請案的所有 内容在此併入當成參考。 發明背景 1發明領域 本發明係有關利用磁性電阻（Magneto Resistive)效果記憶“ Γ， “ 0” 一資料之磁性隨機存取記憶體（MRAM: Magnetic Random Access Memory) 〇 2相關技藝描述 近年來提出多種藉由新原理記憶資料之記憶體，其中之 一係利用隧道磁性電阻（Tunneling Magneto Resistive :以後註記為 TMR)效果記憶“ 1”，“〇” 一資料之磁性隨機存取記憶體。 提出磁性隨機存取記憶體者如R0y Scheuerlein et. al之ISSCC2000 Technical Digest ρ.128「A 10ns Read and Write Non_y〇latile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」。 磁性隨機存取記憶體係藉由TMR元件記憶“ Γ，“ 0” 一資料 。TMR元件之基本構造係藉由兩個磁性層magnetic layers (強磁 性層ferromagnetic layers)夾著絕緣層（隧道隔離層tunneling barrier)之 構造。 記憶於TMR元件内之資料係藉由兩個磁性層之磁化狀態 (magnetizing state)平行（parallel)或反平行（antiparallel)來判斷。此時所 謂平行，係指兩個磁性層之磁化方向（magnetizing direction)相同， 200304144 ⑺ 發明說明續頁 所謂反平行，係指兩個磁性層之磁化方向反向。 通常於兩個磁性層中之一個（固定層（fixed layer))上附設反強 磁性層（antiferromagnetic layer)。反強磁性層係固定固定層之磁化 方向用的構件。因此，實際上係藉由兩個磁性層中之另一 個（自由層（free layer))之磁化方向決定記憶於TMR元件内之資 料（“ Γ 或 “0”）。 TMR元件之磁化狀態平行時，夾在構成該TMR元件之兩個 磁性層間之絕緣層（tunneling barrier)之隧道電阻最低。如將該狀 態設定為“ Γ 一狀態。此外，TMR元件之磁化狀態反平行時 ，夾在構成該TMR元件之兩個磁性層間之絕緣層（tunneling barrier)之隨道電阻最高。如將該狀態設定為“ 0” 一狀態。 就磁性隨機存取記憶體之單元陣列構造，自目前記憶體 容量之大容量化、寫入/讀取作業之穩定化等觀點來檢討各 種構造。 如目前已知一種自一個MOS電晶體與一個TMR元件（或MTJ (磁性隧道連接）元件）構成一個記憶體單元之單元陣列構造 。此外，為求實現讀取作業的穩定化，亦知具有此種單元 陣列構造，並且使用兩個記憶體單元陣列記憶1位元資料 之磁性隨機存取記憶體。 但是此等磁性隨機存取記憶體不易增加記憶體容量。此 因，此等單元陣列構造係1個M0S電晶體對應於1個TMR元件。 發明概要 依據本發明一種態樣提供一種磁性隨機存取記憶體，其 包含：數個記憶體單元，其係利用堆疊數段之磁性電阻效 200304144 (3) 發明說明續頁 果記憶資料；讀取選擇開關，其係共用連接於前述數個記 憶體單元之一端；及數條位元線，其係對應於前述數個記 憶體單元而設，並延伸於第一方向；前述數個記憶體單元 之另一端分別單獨地連接於前述數條位元線中之1條。 依據本發明一種態樣提供一種磁性隨機存取記憶體之讀 取方法，前述磁性隨機存取記憶體具有：讀取區塊，其係 包含利用磁性電阻效果記憶資料之數個記憶體單元；及數 個感測放大器，其係對應於前述數個記憶體單元而設；且 包含：同時且單獨地讀取前述數個記憶體單元並流入電流 ;依據前述讀取電流，藉由前述數個感測放大器檢測前述 數個記憶體單元之資料；及同時輸出前述數個感測放大器 之資料。 依據本發明一種態樣提供一種磁性隨機存取記憶體之製 造方法，其包含：於半導體基板之表面區域内形成讀取選 擇開關；於前述讀取選擇開關上形成延伸於第一方向之第 一寫入字元線；於前述第一寫入字元線之正上方形成第一 MTJ元件；於前述第一 MTJ元件之正上方形成與前述第一 MTJ 元件接觸，而延伸於與前述第一方向交叉之第二方向之第 一讀取/寫入位元線；於前述第一寫入字元線之正上方形成 延伸於前述第一方向之第二寫入字元線；於前述第二寫入 字元線之正上方形成第二MTJ元件；及於前述第二MTJ元件 之正上方形成與前述第二MTJ元件接觸，而延伸於前述第 二方向之第二讀取/寫入位元線。 發明詳述 200304144 (4) 發明說明續頁 --—>__ #知、圖式詳細說明本發明一種態樣之磁性隨機存取記憶 體如下。 1·單元陣列構造 首先’說明本發明一種態樣之磁性隨機存取記憶體之單 元陣列構造如下。 ⑴構造例1 構造例1顯示1個讀取區塊由4個TMR元件構成時。本例係 說明？買取區塊内之TMR元件數量為4個，不過.讀取區塊内之 _ TMR元件數量不限定於4個，可自由設定。 ①電路構造 首先說明電路構造。 圖1顯不本發明構造例1之磁性隨機存取記憶體的主要部 分。圖2顯示一種圖1之行選擇開關。 記憶體單元陣列U具有於X方向、γ方向及Z方向上配置 成陣列狀的數個TMR元件12。此時所謂Z方向，係指垂直於 與X方向及Y方向直交之紙面的方向。 本例中之記憶體單元陣列11具有包含：^己置於X方向之j 個TMR元件12、配置於Y方向之η個TMR元件12、及堆疊於Z . 方向之4個TMR元件（MTJ1，MTJ2，MTJ3，MTJ4)12之單元陣列構造。 本例中堆疊於Z方向之TMR元件Π的數量為4個，不過該 數量不限，只須為多數個即可。 堆疊於Z方向之4個TMR元件12構成一個讀取區塊BKik (i= 1, 2，· · · j、k= 1，2, · · · η)。讀取區塊BKik内之4個TMR元件12實 際上相互重疊於垂直於紙面的方向（Z方向）。 (5) 200304144 發明說明續頁 本例中藉由配置於χ方向之志 憶體單元陣列U且有Μ /嘴取區塊BKik構成W。記 干J u具有n列。此外， 靖取产掬τ^ί姐上 粍由配置於Υ方向之η個 巧取S塊BKlk構成Uf。記憶體單 木 ^ L > _ 凡陣列11具有j行。 區塊BKik内之4個丁遠元件12的—山 J仃 λΛης命曰减段丄 嘀共用連接，如經由自 MOS私叩月豆構成之讀取選擇開 1,1r u ] ( E塊選擇開關或列選擇開 關）RSW連接於源極線SLi (i=丨2 · 、a r λ ’ ’ · · · j)。源極線SLi延伸於Υ 万向，如於1行内僅設置1條。 源極線SLi如經由自M0S電晶體 &構成 < 行選擇開關29C連接 於接地點VSS。 讀取作業時，被選擇之列之 開關RSW處於接通狀態。此外 開 關 VSS。 29C處於接通狀態，因此源極線I之 亦即，讀取電流僅流入位於被選擇之 讀取區塊BKik .内之讀取選擇 ’由於被選擇之行之行選擇 電位為接地電位 列及被選擇之行 交點之讀取區塊BKilc内的TMR元件12 另外糸喂取時，由於非選擇行之行選擇開關29C處於斷 開狀悲，因此非選擇行之碩取區塊BKik内之tmr元件丨2的另 一端處於相互短路的狀態。 · · 此時’若非選擇行内之讀取位元線BL4 (j — 1 ) + 1, BL4 (j — 1 ) + 2, BL4 (j — 1) + 3, BL4 (j —1) + 4的電位不同，亦對讀取作業造成影 響’因此’非選擇行内之讀取位元線BL4 (j —1)+1, BL4 (j — 1) + 2，BL4 (j —1) + 3，BL4 (j —1) + 4之電位係預先分別形成相同電 位（如接地電位）。 讀取作業時，由於非選擇列之區塊選擇開關RSW處於斷 開狀態，因此非選擇列之讀取區塊BKik内之TMR元件12的另 200304144 (6) 發明說明續頁 一端亦處於相互短路的狀態。 此時亦考慮被選擇之行及非選擇之列所屬之讀取區塊 BKik内之TMR元件12的短路，對屬於被選擇之列及行之被選 擇之讀取區塊BKik内之TMR元件12讀取作業造成的影響。 因此，如圖3所示，亦可於各個讀取區塊BKik内增設由 MOS電晶體構成之區塊選擇開關BSW，僅屬於被選擇之列及 行之被選擇之讀取區塊BKik内之TMR元件I2上電性連接讀取 位元線 BL4 (j —1 ) + 1，BL4 (j —1 ) + 2，BL4 (j —1 ) + 3，BL4 (j —1 ) + 4，且 僅此等TMR元件内流入讀取電流。 謂取區塊BKik内之4個TMR元件12的另一端分別單獨地連 接於讀取位元線 BL4 (j —1)+1，BL4 (j —1) + 2, BL4 (j — l) + 3, BW (j〜 1) + 4。亦即，對應於1個讀取區塊BKik内之4個TMR元件12， 1行内配置4條讀取位元線BL4 (j —1)+1，BL4 (j —1) + 2，BL4 (卜 1 ) + 3, BL4 (j —1 ) + 4。 讀取位元線 BL4(j —1)+1，BL4(j —1) + 2, BL4(j —1) + 3, BL4(j — l) + 4 延仲於Y方向，其一端經由行選擇開關（MOS電晶體）29C連接 於共用貝料線3〇。共用資料線30連接於讀取電路（如包含感 測放大器、選擇器及輸出緩衝器）29B。 仃選擇開關29C内輸入行選擇線信號CSLi (i = 〇，1，· · · j)。行 解碼器32輸出行選擇線信號CSLi。 本例中之讀取位元線 BL4 (j —1)+1，BL4 (j — l) + 2, BL4 (j — l ) + 3, BL4(j —1) + 4亦作為寫入位元線之功能。 亦即’讀取 / 寫入位元線 BL4 (j —1)+1，BL4 (j —1) + 2, BL4 (j — )3’ BL4 (j、1 ) + 4之一端連接於包含行解碼器與寫入位元線 200304144 ⑺ 發明說明續頁 驅動器/接收器的電路區塊29A，其另一端連接於包含行解 碼器與寫入位元線驅動器/接收器的電路區塊31。 寫入作業時，電路區塊29A, 31處於動作狀態。於是寫入電 流因應寫入資料，朝向電路區塊29A之方向或朝向電路區塊 31之方向流入讀取/寫入位元線BL4 (j —1)+ 1，BL4 (j —1 ) + 2, BL4 (j — 1) + 3，BL4 (j — 1 ) + 4。 於構成讀取區塊BKik之4個TMR元件12的近旁配置延伸於X 方向且堆疊於Z方向的數條（本例中為4條）之寫入字元線 WWL4(n—l)+l，WWL4(n—1) + 2，WWL4(n—1) + 3，WWL4(n—1) + 4。 其中η係列編號，n=l，2，· · ·。 本例中延伸於X方向之寫入字元線係於1列内之1段内配 置1條寫入字元線。亦即，使1條寫入字元線身應被選擇之 讀取區塊BKik内之1個TMR元件。此時，延伸於X方向之1列 内之寫入字元線數量與堆疊TMR元件12的段數相同。 另外，如圖95及圖96所示，就寫入字元線考慮TMR元件12 正下方之絕緣膜平坦化及製造成本的降低等，亦可使數個 TMR元件（上段之TMR元件與下段之TMR元件）共有1條寫入字 元線。 就區塊内之TMR元件及其近旁之具體構造，於裝置構造 項中詳述。 寫入字元線 WWL4 (η—1)+1，WWL4 (η—1) + 2，WWL4 (η—1) + 3, WWL4 (η — 1) + 4之一端連接於寫入字元線驅動器23Α —η，其另 一 ％連接於爲入字元線接收為24 ~~ η。 讀取選擇開關（MOS電晶體）RSW之閘極連接於讀取字元線 200304144 ⑻ 發明說明續頁 RWLn (n=l，2，· · ·、〇 二士 ) 碩取字元線RWLn於1列内僅配置1條， 並共用於配置於;X太A、 万向义數個區塊BKjk。 如1行由4個區地播& + m成時，讀取字元線RWLn數量為4條。讀 取字元線RWLn延伸於v、人 τ 1 X万向，其另一端連接於讀取字元線 驅動器23Β —η。 再者，將1個讀取區塊BKjk形成如圖3之電路構造時，讀 丰元、泉RWLn亦連接於區塊選擇開關（m〇s電晶體）bsw之閘 才亟 〇 採用圖3所不之電路構造時，僅存在於被選擇之列 亦即 。亦即僅存在於讀取字元線RWLn之電位為“ Η，，位準之列之 品免BKjk内之印取選擇開關Rsw及區塊選擇開關bSw處於接 通狀態。 J解焉扣25 η於寫入作業時，依據列位址信號選擇數列 、〗寫入+元線驅動器23Α_η供給寫入電流至被選擇 之列内之寫入字元線顺㈣+1，她（n—1)+2，wwl；；畢 ’ WWL4 (η ι) + 4。冑入電流被寫入字元線接收器μ —。吸 收。 .- . 列解碼11251於讀取作業時，依據列位址錢選擇數列 、J喝取丰元線驅動器23Β — η供給讀取電壓（=“ ）至 被選擇之列内的讀取字元線RWLn。 本例之兹f生隨機存取記憶體之丨行由數個讀取區塊構成， ^讀取區i内之數個TMR7t件分別連接於不同之讀取位元 、泉。因此，可藉由一次讀取步驟一次讀取讀取區塊内之數 個TMR元件的資料。 200304144 發明說明續頁 此外，讀取區塊内之數個TMR元件在半導體基板上堆疊 成數段，此外，讀取位元線亦作為寫入位元線之功能。亦 即，無須於單元陣列内設置僅作為寫入位元線功能的配線 ，因此可簡化單元陣列構造。 此外，於讀取區塊内設有讀取選擇開關RSW及區塊選擇 開關（圖3時），且於源極線與接地點之間連接有行選擇開關 。因此，於讀取作業時，非選擇之讀取區塊.内之TMR元件 不影響讀取作業，可促使讀取作業穩定化。 ②裝置構造 其次說明裝置構造。 圖4及圖5顯示本發明構造例1之磁性隨機存取記憶體一個 區塊部分的裝置構造。 圖4表示磁性隨機存取記憶體一個區塊部分之Y方向的剖 面，圖5表示磁性隨機存取記憶體一個區塊部分之X方向的 剖面。圖4及圖5所示之要素上，以與圖1至圖3之電路要素 對應的方式，與圖1至圖3註記相同符號。 半導體基板41之表面區域内配置讀取選擇開關（MOS電晶 體）RSW。讀取選擇開關RSW之源極經由接觸插塞42F連接於 源極線SLi。源極線SLi如經由一直線地延伸於Y方向（行方向） ，並設於記憶體單元陣列區域周邊部之行選擇開關而連接 於接地點。 讀取選擇開關（MOS電晶體）RSW之閘極形成讀取字元線 RWLn。讀取字元線RWLn延伸於X方向。讀取選擇開關RSW上 ，4個TMR元件（MTJ(磁性隧道連接）元件）MTJ1，MTJ2, MTJ3, MTJ4 200304144 (ίο) 發明說明續頁 堆疊成數段。 TMR元件MTJl，MTJ2，MTJ3，MTJ4之一端（本例中為下端）連接 於下部電極 44A，44B，44C，44D。接觸插塞 42A，42B，42C，42D，42E 及中間層43相互電性連接下部電極44A，44B，44C，44D，並且將 下部電極44A, 44B，44C，44D電性連接於讀取選擇開關RSW之汲 極 〇 TMR元件MTJ1，MTJ2, MTJ3，MTJ4之另一端（本例中為上端）電 性連接於讀取/寫入位元線BL1，BL2, BL3, BL4。讀取/寫入位元 線BL1，BL2, BL3, BL4延伸於Y方向（行方向）。 TMR元件MTJ1，MTJ2, MTJ3, MTJ4分別單獨連接於讀取/寫入位 元線 BL1，BL2, BL3, BL4。亦即，對 4 個 TMR 元件 MTJ1，MTJ2, MTJ3, MTJ4設有4條讀取/寫入位元線BL1，BL2, BL3, BL4。 寫入字元線WWL1，WWL2, WWL3, WWL4係配置於TMR元件MTJ1， MTJ2, MTJ3，MTJ4之正下方且其近旁。寫入字元線WWL1，WWL2, WWL3, WWL4延伸於X方向（列方向）。 本例中，對4個TMR元件MTJ1，MTJ2，MTJ3，MTJ4設有4條寫入 字元線 WWL1，WWL2, WWL3, WWL4 〇 另外，本例中，對TMR元件MTJl，MTJ2，MTJ3, MTJ4，於其上 部配置延伸於Y方向之讀取/寫入位元線BL1，BL2，BL3，BL4， 於其下部配置延伸於X方向之寫入字元線WWL1，WWL2，WWL3, WWL4 〇 但是，讀取/寫入位元線BL1, BL2, BL3，BL4與寫入字元線 WWL1，WWL2，WWL3，WWL4對TMR元件的位置關係並非限定於 200304144 ⑼ 發明說明讀頁 如圖97及圖98所示，亦可對TMR元件MTJl, MTJ2, MTJ3，MTJ4 ，於其下部配置延伸於γ方向之讀取/寫入位元線BL1，BL2, BL3，BL4，於其上部配置延伸於X方向之寫入字元線WWL1， WWL2, WWL3, WWL4。 此外，如圖99及圖100所示，就寫入字元線，考慮TMR元 件12正下方之絕緣膜的平坦化及製造成本的降低等，數個 TMR元件（上段之TMR元件與下段之TMR元件）亦可共有1條寫 入字元線。 採用此種裝置構造時，讀取區塊内之數個TMR元件MTJ1, MTJ2，MTJ3，MTJ4分別連接於不同之讀取/寫入位元線BL1，BL2, BL3，BL4。因此，可藉由一次讀取步驟一次讀取讀取區塊内 之數個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的資料。 此夕卜，讀取區塊内之數個TMR元件MTJ1，MTJ2，MTJ3，MTJ4係 於半導體基板41上堆疊成數段，且延伸於Y方向之配線僅 為讀取/寫入位元線BL1，BL2，BL3，BL4。因此即使增加TMR元 件MTJ1，MTJ2, MTJ3, MTJ4的堆疊段數，單元陣列構造亦不致複 雜。 圖6顯示圖4及圖5之裝置構造中，TMR元件、寫入字元線 及讀取/寫入位元線之位置關係。 圖4及圖5之裝置構造，係於堆疊成數段之TMR元件MTJ1, MTJ2，MTJ3，MTJ4之各段中配置下部電極44A, 44B, 44C, 44D、寫 入字元線WWL1，WWL2, WWL3, WWL4及讀取/寫入位元線BL1, BL2, BL3, BL4。 此等佈局如於TMR元件MTJ1，MTJ2，MTJ3，MTJ4之各段中同樣 200304144 (12) 發明說明續頁 地設定。 下部電極44A，44B，44C，44D如具有方形圖案，其一部分設有 對接觸插塞42A〜42E的接觸區域。此外，下部電極44A，44B, 44C，44D 之其他部分配置 TMR 元件 MTJ1，MTJ2, MTJ3, MTJ4。 TMR 元件 MTJ1, MTJ2, MTJ3, MTJ4 配置於寫入字元線 WWL1，WWL2, WWL3, WWL4與讀取/寫入位元線BL1，BL2, BL3, BL4之交點。 ③TMR元件之構造例 圖7至圖9顯示TMR元件之構造例。 顯示於圖7之例的TMR元件係最基本的構造，其具有兩個 強磁性層與被此等爽著的隧道隔離層。 兩個強磁性層中，磁化方向固定之固定層（接腳層）上附 加固定磁化方向用的反強磁性層。兩個強磁性層中，可自 由改變磁化方向之自由層（記憶層）係藉由寫入字元線與寫 入位元線造成的合成磁場來決定磁化方向。 顯示於圖8之例的TMR元件與圖7之例之TMR元件比較，基 於使偏壓增加的目的，係於TMR元件内設置兩個隧道隔離 層者。 圖8之TMR元件亦可說具有串聯2個圖7之TMR元件的構造 (雙連接構造）。 本例中TMR元件具有三個強磁性層，此等之間配置隧道 隔離層。兩端之兩個強磁性層（接腳層）分別附加反強磁性 層。三個強磁性層中之可自由改變磁化方向之自由層（記憶 層）形成正中央的強磁性層。 顯示於圖9之例的TMR元件與圖7之例的TMR元件比較，係 200304144 (13) 發明說明續頁 容易關閉作為記憶層之強磁性層内的磁力線者。 本例之TMR元件可說係將圖7之TMR元件的記憶層取代為 由兩個強磁性層與夾在此等之間之非磁性金屬層（如銘）構 成的記憶層者。 藉由TMR元件之記憶層具有包含兩個強磁性層與夾在此 等之間之非磁性金屬層的3層構造，於構成記憶層之兩個強 磁性層内磁力線關閉容易。亦即，由於可防止於構成記憶 層之兩個強磁性層内產生反磁場成分，因此可實現MR比的 提高等。 以上係說明TMR元件之構造例，不過本發明（電路構造、 裝置構造、讀取作業機制、讀取電路及製造方法）之TMR元 件的構造並無特別限定。上述三種構造例僅係表示TMR元 件之構造的代表例。 (2)構造例2 構造例2係構造例1之變形例。構造例2之特徵與構造例1 比較，在於讀取選擇開關的方向。亦即，構造例2具有使構 造例1之讀取選擇開關旋轉90°的構造。 ①電路構造 首先說明電路構造。 圖10顯示本發明構造例2之磁性隨機存取記憶體的主要部 分。另外圖10之電路圖係對應於圖2之電路圖。構造例2之 記憶體單元陣列及其周邊部與圖1大致相同。 區塊BK11内之4個TMR元件MTJl，MTJ2, MTJ3, MTJ4的一端，如 經由自MOS電晶體構成之讀取選擇開關（區塊選擇開關或列 200304144 (14) 發明說明續頁 選擇開關）RSW連接於源極線SL1。 讀取選擇開關RSW之源極與汲極連線平行於X方向。亦即 ，讀取選擇開關RSW之通道長係讀取選擇開關RSW之通道之 X方向的長度，其通道寬度係讀取選擇開關RSW之通道之Y 方向的寬度。 讀取選擇開關RSW之閘極延伸於Y方向，並在特定位置與 延伸於X方向之讀取字元線RWL1結合。 源極線SL1延伸於Y方向，如於1行内僅配置1條。源極線 SL1如經由自MOS電晶體構成之行選擇開關29C連接於接地點。 讀取作業時，讀取區塊BK11被選擇時，讀..取區塊BK11内 之讀取選擇開關RSW處於接通狀態。此外，由於行選擇開 關29C處於接通狀態，因此源極線SL1之電位為接地電位。 亦即，讀取電流流入讀取區塊BK11内的TMR元件MTJ1，MTJ2, MTJ3, MTJ4 〇 讀取區塊BK11内之4個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的另一 端分別單獨地連接於讀取位元線BL1，BL2, BL3, BL4。亦即， 對應於讀取區塊BK11内之4個TMR元件MTJ1，MTJ2, MTJ3, MTJ4， 配置4條讀取位元線BL1，BL2, BL3, BL4。 讀取位元線BL1，BL2, BL3, BL4延伸於Y方向♦，其一端經由行 選擇開關（MOS電晶體）29C連接於共用資料線30。共用資料 線30連接於讀取電路（如包含感測放大器、選擇器及輸出緩 衝器）29B 。 行選擇開關29C内輸入行選擇線信號CSL1。行解碼器32輸 出行選擇線信號CSL1。 200304144 〇5) 發明說明續頁 本例中之讀取位元線BL1，BL2，BL3，BL4亦作為寫入位元線 之功能。 亦即，讀取/寫入位元線BL1，BL2，BL3，BL4之一端連接於包 含行解碼器與寫入位元線驅動器/接收器的電路區塊29A， 其另一端連接於包含行解碼器與寫入位元線驅動器/接收器 的電路區塊31。 寫入作業時，電路區塊29A，31處於動作狀態。於是寫入電 λπ'υ因應爲入資料’朝向電路區塊29A之方向或朝向電路區塊 31之方向流入讀取/寫入位元線BL1，BL2, BL3, BL4。 於構成讀取區塊BK11之4個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的 近旁配置延伸於X方向且堆疊於Z方向的數條（本例中為4條） 之寫入字元線 WWL1，WWL2, WWL3, WWL4。 本例中延伸於X方向之寫入字元線係於1列内之1段内配 置1條寫入字元線。亦即，使1條寫入字元線對應讀取區塊 BK11内之1個丁MR元件。此時，延伸於X方向之1列内之寫入 字元線數量與堆疊TMR元件MTJ1，MTJ2, MTJ3, MTJ4的段數相同。 另外，如圖101所示，就寫入字元線考慮TMR元件]V1TJ1. MTJ2, MTJ3, MTJ4正下方之絕緣膜平坦化及製造成本的降低等 ，亦可使數個TMR元件（上段之TMR元件與下段之TMR元件） 共有1條寫入字元線。 寫入字元線WWL1，WWL2, WWL3, WWL4之一端連接於寫入字元 線驅動器23A —η，其另一端連接於寫入字元線接收器24 — n。 讀取選擇開關（MOS電晶體）RSW之閘極連接於讀取字元線 RWL1。讀取字元線RWL1於1列内僅配置1條，並共用於配置 200304144 (16) 發明說明續頁 於X方向之數個區塊。 列解碼器25— 1於寫入作業時，依據列位址信號選擇數列 中的1列。寫入字元線驅動器23A —η供給寫入電流至被選擇 之列内之寫入字元線WWL1，WWL2, WWL3，WWL4。寫入電流被 寫入字元線接收器吸收。
列解碼器25 — 1於讀取作業時，依據列位址信號選擇數列 中的1列。讀取字元線驅動器23Β — 1供給讀取電壓（=“ Η”）至 被選擇之列内的讀取字元線RWL1。 本例之磁性隨機存取記憶體之1行由數個讀取區塊構成， 各讀取區塊内之數個TMR元件分別連接於不同之讀取位元 線。因此，可藉由一次讀取步驟一次讀取讀取區塊内之數 個TMR元件的資料。
此外，讀取區塊内之數個TMR元件在半導體基板上堆疊 成數段，此外，讀取位元線亦作為寫入位元線之功能。亦 即，無須於單元陣列内設置僅作為寫入位元線功能的配線 ，因此可簡化單元陣列構造。 此外，於讀取區塊内設有讀取選擇開關RS W，且於源極 線與接地點之間連接有行選擇開關。因此，於讀取作業時 ，非選擇之讀取區塊内之TMR元件不影響讀取作業，可促 使讀取作業穩定化。 ②裝置構造 其次說明裝置構造。 圖11及圖12顯示本發明構造例2之磁性隨機存取記憶體一 個區塊部分的裝置構造。 200304144 (17) 發明說明績頁 圖11表示磁性隨機存取記憶體一個區塊部分之γ方向的剖 面，圖12表示磁性隨機存取記憶體一個區塊.部分之X方向 的剖面。圖11及圖12所示之要素上，以與圖9之電路要素對 應的方式，與圖9註記相同符號。 半導體基板41之表面區域内配置讀取選擇開關（M〇s電晶 體）RSW。讀取選擇開關rSw之源極經由接觸插塞42F連接於 源極線SLi。源極線SLi如經由一直線地延伸於γ方向（行方向） ’並設於記憶體單元陣列區域周邊部之行選擇開關而連接 於接地點。 讀取選擇開關（MOS電晶體）rsW之閘極形成讀取字元線 RWLn。讀取字元線RWLn延伸於X方向。讀取選擇開關RSW上 ’ 4個TMR元件（MTJ(磁性隧道連接）元件）MTJ1，MTJ2, MTJ3, MTJ4 堆疊成數段。 TMR元件MTJ1，MTJ2，MTJ3，MTJ4之一端（本例中為下端）連接 於下部電極 44A，44B，44C，44D。接觸插塞 42A，42B，42C，42D，42E 及中間層43相互電性連接下部電極44A，44B，44C，44D，並且將 下部電極44A，44B，44C，44D電性連接於讀取選擇開關RSW之汲 才δ ° TMR元件MTJ1，MTJ2，MTJ3，ΜΉ4之另一端（本例中為上端）電 性連接於讀取/寫入位元線BL1，BL2, BL3, BL4。讀取/寫入位元 線BL1，BL2, BL3, BL4延伸於Υ方向（行方向）。 TMR元件MTJ1, MTJ2, MTJ3, MTJ4分別單獨連接於讀取/寫入位 元線 BL1，BL2, BL3, BL4。亦即，對 4 個 TMR 元件 MTJ1，MTJ2, MTJ3, MTJ4設有4條讀取/寫入位元線BL1，BL2, BL3, BL4。 200304144 (18) 發明說明續頁 寫入字元線WWL1，WWL2, WWL3, WWL4係配置於TMR元件MTJ1， MTJ2, MTJ3, MTJ4之正下方且其近旁。寫入字元線WWL1，WWL2, WWL3, WWL4延伸於X方向（列方向）。 本例中，對4個TMR元件MTJ1，MTJ2，MTJ3，MTJ.4設有4條寫入 字元線 WWL1，WWL2, WWL3, WWL4 〇 另外，本例中，對TMR元件MTJ1，MTJ2，MTJ3, MTJ4，於其上 部配置延伸於Y方向之讀取/寫入位元線BL1, BL2, BL3, BL4，於 其下部配置延伸於X方向之寫入字元線WWL1，WWL2，WWL3, WWL4。 但是，讀取/寫入位元線BL1，BL2，BL3，BL4與寫入字元線 WWL1, WWL2，WWL3, WWL4對TMR元件的位置關係並非限定於 此。 如圖102及圖103所示，亦可對TMR元件MTJ1, MTJ2, MTJ3, MTJ4 ，於其下部配置延伸於Y方向之讀取/寫入位元線BL1，BL2, BL3，BL4，於其上部配置延伸於X方向之寫入字元線WWL1， WWL2, WWL3, WWL4。 此外，如圖104及圖105所示，就寫入字元線，考慮TMR元 件12正下方之絕緣膜的平坦化及製造成本的降低等，數個 TMR元件（上段之TMR元件與下段之TMR元件）亦可共有1條寫 入字元線。 採用此種裝置構造時，讀取區塊内之數個TMR元件MTJ1， MTJ2，MTJ3，MTJ4分別連接於不同之讀取/寫入位元線BL1, BL2, BL3，BL4。因此，可藉由一次讀取步驟一次讀取讀取區塊内 之數個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的資料。 200304144
發明說明續頁 此外，讀取區塊内之數個TMR元件MTJl，MTJ2，MTJ3，MTJ4係 於半導體基板41上堆疊成數段，且延伸於Y方向之配線僅 為讀取/寫入位元線BL1，BL2，BL3，BL4。因此即使增加TMR元 件MTJ1, MTJ2, MTJ3, MTJ4的堆疊段數，單元陣列構造亦不致複 雜。 (3).構造例3 構造例3係構造例1之變形例。構造例3之特徵與構造例1 比較，在於連接於讀取選擇開關之閘極與源極之配線。 亦即，構造例3之讀取選擇開關之閘極連接於解碼線，其 源極連接於讀取字元線。讀取區塊内之讀取選擇開關係藉 由行位址信號選擇。 ①電路構造 首先說明電路構造。 圖13顯示本發明構造例3之磁性隨機存取記億體的主要部 分。圖14顯示一種圖13之行選擇開關。 記憶體單元陣列11具有於X方向、Y方向及Z方向上配置 成陣列狀的數個TMR元件12。此時所謂Z方向，係指垂直於 與X方向及Y方向直交之紙面的方向。 記憶體單元陣列11具有包含：配置於X方向之j個TMR元件 12、配置於Y方向之η個TMR元件12、及堆疊於Z方向之4個 TMR元件12之單元陣列構造。堆疊於Ζ方向之TMR元件12的 數量為4個，不過該數量不限，只須為多數個即可。 堆疊於Ζ方向之4個TMR元件12構成一個讀取區塊BKik (i = 0, 1，· · · j; k = 0, 1, · · · η)。讀取區塊BKik内之4個TMR元件12實 (20) 200304144 發明說明續頁 際上相互重疊於垂直於紙面的方向（z方向）。 本例中藉由配置於X方向之j個讀取 丨 喝I 塊BKik構成i列。記 憶體單元陣列11具有η列。此外，蕤寒 口 ^ 和由配置於Υ方向之η個 讀取區塊BKik構成1行。記憶體單元陣列11具有j行 區塊BKik内之4個TMR元件12的一嫂 』λ-丄上 响，如經由自MOS電晶骨渔 構成之讀取選擇開關(區塊選擇開關或列選擇開關)聊連接
於讀取字元線RWLn(n=1，2,...）。讀取字元線狐。延伸於X 方向，如於1列内僅設置1條。 讀取選擇開關RSW之閘極連接於解碼線沉丨（卜丨2 ·
解碼線DLi延伸於γ方向，如於1行内僅設置】條;解碼線J )DU 之〜端連接於行解碼器32。 另外，本例中，解碼線DLi連接於行解碼器32。亦印，存 在於同-行内之行選擇開關與讀取區塊内之讀取選擇開^ 進行相同動作。 # # 如行解碼器32於行選擇信號csu為“H”位準時，讀取區塊 BKU，…购所屬之行的行選擇開關處於接通狀態，：且 2取區塊删，.· ·ΒΚ1η内之讀取選擇開關RSW處於接通狀 .本例中使用自行解碼器32輸出之行選擇信號㈤㈣，2, ·· · J)，來控制行選擇開關29C與讀取區塊内之讀取 關RSW兩者。 仁疋亦可如圖15所不，代之以使控制行選擇開關㊇^之 信號與控制讀取區塊臟内之讀取選擇開關⑽的信號不同 者。 200304144 (21) 發明說明續頁 亦即，圖15之例中，行選擇開關29C係藉由自行解碼器32A 輸出之行選擇信號CSL1控制，讀取區塊BK11内之讀取選擇 開關RSW藉由自行解碼器32B輸出之區塊選擇信號BSL1控制。 另外，如讀取電路項中之說明，行解碼器32A與行解碼器 32B採用完全相同的構造。 讀取作業時，被選擇之列之讀取字元線RWLn之電位為“ L” 位準。此外如上述，被選擇之行之讀取區塊BKik内之讀取 選擇開關RSW處於接通狀態。 因此，讀取電流僅流入位於被選擇之列及被選擇之行交 點之讀取區塊BKik内的TMR元件12。 另外，於讀取時，由於非選擇行之讀取區塊BKik内之讀 取選擇開關RSW處於斷開狀態，因此非選擇行之讀取區塊 BKik内之TMR元件12的另一端處於相互短路的狀態。 此時，若非選擇行内之讀取位元線BL4(j —1)+1, BL4(j—1) + 2, BL4 (j —1) + 3，BL4 (j —1) + 4的電位不同，亦對讀取作業造成影 響，因此，非選擇行内之讀取位元線BL4 (j—1)+1，BL4 (j — 1) + 2, BL4 (j —1) + 3, BL4 (j —1) + 4之電位係預先分..別形成相同電 位（如接地電位）。 讀取作業時，被選擇行及非選擇列，如讀取字元線RWLn 設定成漂浮狀態（固定電位，如亦可為與被選擇之位元線同 電位）。此時，被選擇行及非選擇列因讀取區塊BKik内之讀 取選擇開關RSW處於接通狀態，因此讀取區塊BKik内之TMR 元件12的另一端處於相互短路狀態。 此時亦考慮屬於被選擇行及非選擇列之讀取區塊BKik内 200304144 (22) 發明說明續頁 《TMR元件12的短路，亦對屬於被選擇列及行之讀取區塊 BKik内之TMR元件12的讀取作業造成影響。 因此，如圖16所示，亦可於各個讀取區塊BK:ik内增設由 MOS電晶體構成之區塊選擇開關BSW，僅屬於被選擇之列及 行之被選擇之讀取區塊BKik内之TMR元件12上電性連接讀取 位元線 BL4 (j — 1) + 1，BL4 (j — 1 ) + 2，BL4 (j — 1 ) + 3，BL4 (j — 1 ) + 4 ,且 僅此等TMR元件内流入讀取電流。 讀取區塊BKik内之4個TMR元件12的另一端分別單獨地連 接於讀取位元線 BL4 (j —1)+1，BL4 (j —1) + 2, BL4 (j — l) + 3, BL4 (j — 1) + 4。亦即，對應於1個讀取區塊BKik内之4個TMR元件12， 1行内配置4條讀取位元線BL4 (j —1)+1，BL4 (j— l) + 2，BL4(j — 1) + 3, BL4(j —1) + 4 〇 讀取位元線 BL4 (j —1)+1，BL4 (j—1) + 2, BL4 (j—1) + 3，BL4 (j — 1) + 4延伸於γ方向，其一端經由行選擇開關（M〇s電晶體）29c 連接於共用資料線30。共用資料線30連接於讀取電路（如包 含感測放大器、選擇器及輸出緩衝器）29B。 仃選擇開關29C内輸入行選擇線信號cSLi (i二1，2, · · · j)。行 解碼為32輸出行選擇線信號CSLi。 本例中《讀取位元線 BL4 (j —1)+1，BL4 (j —1) + 2, BL4 (j —+ \ BL4 (j 1 ) + 4亦作為寫入位元線之功能。 亦即’項取/寫入位元線BL4 (j —BL4 (j —1) + 2，机4 (j〜 1) + 3’ + 4之一端連接於包含行解碼器與寫入位元線 驅動器/接收器的電路區塊29A，其另一端連接於包含行解 馬扣與爲入^元線驅動器/接收器的電路區塊31。 200304144 (23) 發明說明續頁 寫入作業時，電路區塊29A，31處於動作狀態。於是寫入電 因應寫入資料，朝向電路區塊29A之方向或朝向電路區塊 31之方向流入讀取/寫入位元線BL4(j —1)+1，BL4(j—1) + 2, BL4(j —1 ) + 3, BL4 (卜 1 ) + 4。 於構成讀取區塊BKik之4個TMR元件12的近旁配置延伸於X 方向且堆疊於Z方向的數條（本例中為4條）之寫入字元線 ▽肌“11-1)·^，WWL4(n-1) + 2，WWL4(n-1) + 3，WWL4(n-1) + 4。 其中η係列編號，η=ι，2，· · ·。 本例中延伸於X方向之寫入字元線係於1列内之1段内配 置1條寫入字元線。亦即，使1條寫入字元線對應被選擇之 讀取區塊BKik内之1個TMR元件。此時，延伸於X方向之1列 内之寫入字元線數量與堆疊TMR元件12的段數相同。 另外，如圖106及圖107所示，就寫入字元線考慮TMR元件 12正下方之絕緣膜平坦化及製造成本的降低等，亦可使數 個TMR元件（上段之TMR元件與下段之TMR元件）共有1條寫入 字元線。 就區塊内之丁MR元件及其近旁之具體構造，於裝置構造 項中詳述。 爲入字元線 WWL4 (n—1)+1，WWL4 (η—1) + 2，WWL4 (n—1) + 3, WWL4 (η — 1) + 4之一端連接於寫入字元線驅動器23Α__η，其另 一端連接於寫入字元線接收器24 — η。 項取選擇開關（MOS電晶體）助W之源極連接於讀取字元線 RWLn (η= 1，2，· · ·）。讀取字元線RWLn於1列内僅配置1條， 並共用於配置於X方向之數個區塊BKjk。 200304144 (24) 發明說明續頁 再者，將1個讀取區塊BKjk形成如圖16之電路構造時，讀 取字元線RWLn如經由反向器亦連接於區塊選擇開關（MOS電 晶體）BSW之閘極。 亦即，採用圖16所示之電路構造時，僅存在於被選擇之 列，亦即僅存在於讀取字元線RWLn之電位為“ L”位準之列之 區塊BKjk内之區塊選擇開關BSW處於接通狀態。 此外，由於被選擇之列之讀取字元線RWLn的電位為“ L”位 準，被選擇之行之讀取區塊BKik内之讀取選擇開關RSW處於 接通狀態，因此僅屬於被選擇之列及行之被選擇之讀取區 塊BKik内之丁MR元件12電性連接讀取位元線BL4.(j—1)+1, BL4 (j 一 1 ) + 2, BL4 (j —1 ) + 3, BL4 (j —1 ) + 4，且讀取電流僅流入此等 TMR 元件。 列解碼器25 — η於寫入作業時，依據列位址信號選擇數列 中的1列。寫入字元線驅動器23Α — η供給寫入電流至被選擇 之列内之寫入字元線 WWL4 (η—1)+1，WWL4 (n—1) + 2, WWL4 (η — 1) + 3，WWL4 (η— 1 ) + 4。寫入電流被寫入字元線接收器24 — η吸 收。 列解碼器25 —η於讀取作業時，依據列位址信號選擇數列 中的1列。讀取字元線驅動器23Β —η供給讀取電壓（ = “L”）至 被選擇之列内的讀取字元線RWLn。 本例之磁性隨機存取記憶體之1行由數個讀取區塊構成， 各讀取區塊内之數個TMR元件分別連接於不同之讀取位元 線。因此，可藉由一次讀取步驟一次讀取讀取區塊内之數 個TMR元件的資料。 200304144 (25) 發明說明續頁 此外，讀取區塊内之數個TMR元件在半導體基板上堆疊 成數段，此外，讀取位元線亦作為寫入位元線之功能。亦 即，無須於單元陣列内設置僅作為寫入位元線功能的配線 ，因此可簡化單元陣列構造。 此外，於讀取區塊内設有讀取選擇開關RSW及區塊選擇 開關（圖16時），且讀取選擇開關藉由行解碼器之輸出信號 控制，區塊選擇開關藉由列解碼器之輸出信號控制。因此 ，於讀取作業時，非選擇之讀取區塊内之TMR元件不影響 讀取作業，可促使讀取作業穩定化。 ②裝置構造 其次說明裝置構造。 圖17及圖18顯示本發明構造例3之磁性隨機存取記憶體一 個區塊部分的裝置構造。 圖17表示磁性隨機存取記憶體一個區塊部分之Y方向的剖 面，圖18表示磁性隨機存取記憶體一個區塊部分之X方向 的剖面。圖17及圖18所示之要素上，以與圖13至圖16之電路 要素對應的方式，與圖13至圖16註記相同符號。 半導體基板41之表面區域内配置讀取選擇開關（MOS電晶 體）RSW。讀取選擇開關RSW之源極經由接觸插塞42F連接於 讀取字元線RWLn。讀取字元線RWLn如連接於一直線地延伸 於X方向（列方向），而設於記憶體單元陣列區域周邊部之讀 取字元線驅動器。 讀取選擇開關（MOS電晶體）RSW之閘極形成解碼線DLj。解 碼線DLj於圖式剖面以外的部分延伸於Y方向。讀取選擇開 200304144 (26) 發明說明續頁 關RSW上，4個TMR元件（MTJ (磁性隧道連接）元件）ΜΉ1，MTJ2, MTJ3, MTJ4堆疊成數段。 TMR元件MTJ1，MTJ2，MTJ3，MTJ4之一端（本例中為下端）連接 於下部電極 44A，44B，44C，44D。接觸插塞 42A, 42B, 42C，42D, 42E 及中間層43相互電性連接下部電極44A, 44B, 44C, 44D，並且將 下部電極44A，44B，44C, 44D電性連接於讀取選擇開關RSW之汲 極。 TMR元件MTJ1，MTJ2，MTJ3，MTJ4之另一端（本例中為上端）電 性連接於讀取/寫入位元線BL1，BL2, BL3, BL4。讀取/寫入位元 線BL1，BL2, BL3, BL4延伸於Y方向（行方向）。 TMR元件MTJ1，MTJ2, MTJ3, MTJ4分別單獨連接於讀取/寫入位 元線 BL1, BL2, BL3, BL4。亦即，對 4 個 TMR 元件 MTJ1, MTJ2, MTJ3, MTJ4設有4條讀取/寫入位元線BL1，BL2, BL3, BL4。 寫入字元線WWL1，WWL2, WWL3, WWL4係配置於TMR元件MTJ1, MTJ2，MTJ3，MTJ4之正下方且其近旁。寫入字元線WWL1, WWL2, WWL3, WWL4延伸於X方向（列方向）。 本例中，對4個TMR元件MTJ1，MTJ2，MTJ3, MTJ4設有4條寫入 字元線 WWL1，WWL2, WWL3, WWL4。 另外，本例中，對TMR元件，於其上部配置延伸於Y方向 之讀取/寫入位元線BL1，BL2，BL3，BL4，於其下部配置延伸於 X方向之寫入字元線WWL1, WWL2, WWL3, WWL4。 但是，讀取/寫入位元線BL1, BL2，BL3，BL4與寫入字元線 WWL1，WWL2，WWL3，WWL4對TMR元件的位置關係並非限定於 200304144 (27) 發明說明績頁 如圖108及圖109所示，亦可對TMR元件，於其下部配置延 伸於Y方向之讀取/寫入位元線BL1，BL2，BL3，BL4，於其上部 配置延伸於X方向之寫入字元線WWL1, WWL2, WWL3, WWL4。 此外，如圖110及圖111所示，就寫入字元線，考慮TMR元 件12正下方之絕緣膜的平坦化及製造成本的降低等，數個 TMR元件（上段之TMR元件與下段之TMR元件）亦可共有1條寫 入字元線。 採用此種裝置構造時，讀取區塊内之數個TMR元件MTJ1， MTJ2，MTJ3，MTJ4分別連接於不同之讀取/寫入位元線BL1，BL2, BL3，BL4。因此，可藉由一次讀取步驟一次讀取讀取區塊内 之數個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的資料。 此外，讀取區塊内之數個TMR元件MTJ1, MTJ2, MTJ3, MTJ4係 於半導體基板41上堆疊成數段，且延伸於Y方向之配線僅 為讀取/寫入位元線BL1，BL2，BL3，BL4。因此即使增加TMR元 件MTJl，MTJ2, MTJ3, MTJ4的堆疊段數，單元陣列構造亦不致複 雜。 圖19顯示圖17及圖18之裝置構造中，TMR元件、寫入字元 線及讀取/寫入位元線之位置關係。 圖17及圖18之裝置構造，係於堆疊成數段之TMR元件MTJ1, MTJ2，MTJ3，MTJ4之各段中配置下部電極44A，44B, 44C, 44D、寫 入字元線WWL1，WWL2, WWL3, WWL4及讀取/寫入位元線BL1, BL2, BL3, BL4。 此等佈局如於TMR元件MTJ1，MTJ2, MTJ3，MTJ4之各段中同樣 地設定。 200304144 (28) 發明說明續頁 下部電極44A，44B，44C，44D如具有方形圖案，其一部分設有 對接觸插塞42A〜42E的接觸區域。此外，下部電極44A，44B, 44C, 44D 之其他部分配置 TMR 元件 MTJ1, MTJ2, MTJ3, MTJ4。 TMR元件MTJ1, MTJ2, MTJ3，MTJ4配置於寫入字元線WWL1， WWL2，WWL3，WWL4與讀取/寫入位元線BL1，BL2，BL3, BL4之交 點。 (4)構造例4 構造例4係構造例3之變形例。構造例4之特徵與構造例3 比較’在於讀取選擇開關的方向。亦即，構造例4具有使 構造例3之讀取選擇開關旋轉90°的構造。 ①電路構造 首先說明電路構造。 圖20顯示本發明構造例4之磁性隨機存取記憶體的主要部 分。另外圖20之電路圖係對應於圖14之電路圖。構造例4之 記憶體單元陣列及其周邊部與圖Π大致相同。 區塊BK11内之4個TMR元件MTJ1, MTJ2, MTJ3, MTJ4的一端，如 經由自MOS電晶體構成之讀取選擇開關（區塊選擇開關或列 選擇開關）RSW連接於讀取字元線RWL1。讀取字元線RWL1延 伸於X方向。 讀取選擇開關RSW之源極與汲極連線平行於X方向。亦即 ’讀取選擇開關RSW之通道長係讀取選擇開關RSW之通道之 X方向的長度，其通道寬度係讀取選擇開關RSW之通道之γ 方向的寬度。 讀取選擇開關RSW之閘極連接於解碼線DL1。解碼線DL1延 200304144 (29) 發明說明續頁 伸於Y方向。解碼線DL1連接於行解碼器32。亦即，讀取選 擇開關RSW係藉由將行位址信號予以解碼所獲得之解碼信 號CSL1控制。 讀取作業時，讀取區塊BK11被選擇時，由於CSL1為“H”， 因此讀取區塊11内之讀取選擇開關RSW處於接通狀態。此 外，讀取字元線RWL1為“L(接地電位VSS)”。再者行選擇開 關29C處於接通狀態。 因此，讀取電流流入讀取區塊BK11内的TMR元件MTJ1, MTJ2, MTJ3, MTJ4 〇 讀取區塊BK11内之4個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的另一 端分別單獨地連接於讀取位元線BL1, BL2, BL3. BL4。亦即， 對應於讀取區塊BK11内之4個TMR元件MTJ1, MTJ2_, MTJ3, MTJ4， 配置4條讀取位元線BL1，BL2, BL3, BL4。 讀取位元線BL1，BL2, BL3, BL4延伸於Y方向，其一端經由行 選擇開關（MOS電晶體）29C連接於共用資料線30。共用資料 線30連接於讀取電路（如包含感測放大器、選擇器及輸出緩 衝器）29B 。 行選擇開關29C内輸入行選擇線信號CSL1。行解碼器32輸 出行選擇線信號CSL1。 本例中之讀取位元線BL1，BL2，BL3, BL4亦作為寫入位元線 之功能。 亦即，讀取/寫入位元線BL1, BL2, BL3, 之一端連接於包 含行解碼器與寫入位元線驅動器/接收器的電路區塊29A， 其另一端連接於包含行解碼器與寫入位元線驅動器/接收器 200304144 (30) 發明說明續頁 的電路區塊31。 寫入作業時，電路區塊29A，31處於動作狀態。於是寫入電 流因應寫入資料，朝向電路區塊29A之方向或朝向電路區塊 31之方向流入讀取/寫入位元線BL1，BL2, BL3, BL4。 於構成讀取區塊BK11之4個TMR元件MTJ1, MTJ2, MTJ3, MTJ4的 近旁配置延伸於X方向且堆疊於Z方向的數條（本例中為4條） 之寫入字元線 WWL1, WWL2, WWL3, WWL4。 本例中延伸於X方向之寫入字元線係於1列内之1段内配 置1條寫入字元線。亦即，使1條寫入字元線對應讀取區塊 BK11内之1個TMR元件。此時，延伸於X方向之1列内之寫入 字元線數量與堆疊TMR元件MTJ1，MTJ2, MTJ3, MTJ4的段數相同。 另外，如圖112所示，就寫入字元線考慮TMR元件MTJ1, MTJ2, MTJ3, MTJ4正下方之絕緣膜平坦化及製造成本的降低等 ，亦可使數個TMR元件（上段之TMR元件與下段之TMR元件） 共有1條寫入字元線。 寫入字元線WWL1，WWL2，WWL3，WWL4之一端連接於寫入字 元線驅動器23A —η，其另一端連接於寫入字元線接收器24 —n。 讀取選擇開關（MOS電晶體）RSW之閘極連接於讀取字元線 RWL1 °讀取字元線RWLi於1列内僅配置1條，並共用於配置 於X方向之數個區塊。 列解碼器25 — 1於寫入作業時，依據列位址信號選擇數列 中的1列。寫入字元線驅動器23Ai供給寫入電流至被選擇 之列内之寫入字元線WWL1，WWL2，WWL3，WWL4。寫入電流被 寫入字元線接收器吸收。 200304144 發明說明續頁 列解碼器25 — 1於讀取作業時，依據列位址信號選擇數列 中的1列。讀取字元線驅動器23B—1供給讀取電壓（二“L”）至 被選擇之列内的讀取字元線RWL1。 本例之磁性隨機存取記憶體之1行由數個讀取區塊構成， 各讀取區塊内之數個TMR元件分別連接於不同之讀取位元 線。因此，可藉由一次讀取步驟一次讀取讀取區塊内之數 個TMR元件的資料。 此外，讀取區塊内之數個TMR元件在半導體基板上堆疊 成數段，此外，讀取位元線亦作為寫入位元線之功能。亦 即，無須於單元陣列内設置僅作為寫入位元線功能的配線 ，因此可簡化單元陣列構造。 此外，於讀取區塊内設有讀取選擇開關RSW，且讀取選 擇開關RSW藉由將行位址信號予以解碼所獲得之解碼信號 CSL1控制。此外，讀取選擇開關RSW之源極連接於讀取字 元線。因此可藉由簡單構造穩定進行讀取作業。 ②裝置構造 其次說明裝置構造。 圖21及圖22顯示本發明構造例4之磁性隨機存取記憶體一 個區塊部分的裝置構造。 圖21表示磁性隨機存取記憶體一個區塊部分之Y方向的剖 面，圖22表示磁性隨機存取記憶體一個區塊部分之X方向 的剖面。圖21及圖22所示之要素上，以與圖20之電路要素 對應的方式，與圖20註記相同符號。 半導體基板41之表面區域内配置讀取選擇開關（MOS電晶 200304144 (32) 發明說明續頁 體）RSW。讀取選擇開關RSW之源極經由接觸插塞42F連接於 讀取字元線RWLn。讀取字元線RWLn連接於如延伸於X方向 (列方向），並配置於記憶體單元陣列區域之周邊部的讀取 字元線驅動器。 項取擇開關（MOS電晶體）RS W之閘極形成解碼線DLj。解 碼線DLj延伸於Y方向。解碼線DLj連接於配置於記憶體單元 陣列周邊部之行解碼器。讀取選擇開關RSW上，4個TMR元 件（MTJ (磁性隧道連接）元件）MTJ1, MTJ2, MTJ3, MTJ4堆疊成數段。 TMR元件MTJ1，MTJ2，MTJ3，MTJ4之一端（本例中為下端）連接 於下部電極 44A，44B，44C，44D。接觸插塞 42A，42B, 42C，42D, 42E 及中間層43相互電性連接下部電極44A，44B, 44C, 44D，並且將 下部電極44A，44B，44C，44D電性連接於讀取選擇開關RSW之汲 才亟 ° TMR元件MTJ1，MTJ2, MTJ3，MTJ4之另一端（本例中為上端）電 性連接於讀取/寫入位元線BL1，BL2, BL3, BL4。讀取/寫入位元 線BL1，BL2, BL3, BL4延伸於Y方向（行方向）。 TMR元件MTJ1，MTJ2, MTJ3, MTJ4分別單獨連接於讀取/寫入位 元線 BL1，BL2, BL3, BL4。亦即，對 4 個 TMR 元件 MTJ1, MTJ2, MTJ3, MTJ4設有4條讀取/寫入位元線BL1，BL2, BL3, BL4。 寫入字元線WWL1，WWL2, WWL3, WWL4係配置於T.MR元件MTJ1， MTJ2，MTJ3，MTJ4之正下方且其近旁。寫入字元線WWLL WWL2, WWL3, WWL4延伸於X方向（列方向）。 本例中，對4個TMR元件MTJ1，MTJ2, MTJ3, MTJ4設有4條寫入 字元線 WWL1，WWL2, WWL3, WWL4。 200304144 (33) 發明說明續頁 另夕卜，本例中，對TMR元件，於其上部配置延伸於Y方向 之讀取/寫入位元線BL1, BL2，BL3, BL4，於其下部配置延伸於 X方向之寫入字元線WWL1，WWL2, WWL3, WWL4。 但是，讀取/寫入位元線BL1, BL2, BL3，BL4與寫入字元線 WWL1，WWL2，WWL3，WWL4對TMR元件的位置關係並非限定於 此。 如圖113及圖114所示，亦可對TMR元件，於其下部配置延 伸於Y方向之讀取/寫入位元線BL1，BL2，BL3, BL4，於其上部 配置延伸於X方向之寫入字元線WWL1，WWL2, WWL3, WWL4。 此外，如圖115及圖116所示，就寫入字元線，考慮TMR元 件12正下方之絕緣膜的平坦化及製造成本的降低等，數個 TMR元件（上段之TMR元件與下段之TMR元件）亦可共有1條寫 入字元線。 採用此種裝置構造時，讀取區塊内之數個TMR元件MTJ1， MTJ2，MTJ3，MTJ4分別連接於不同之讀取/寫入位元線BL1, BL2, BL3，BL4。因此，可藉由一次讀取步驟一次讀取讀取區塊内 之數個TMR元件MTJ1，MTJ2, MTJ3, MTJ4的資料。 此外，讀取區塊内之數個TMR元件MTJ1，MTJ2, MTJ3，MTJ4係 於半導體基板41上堆疊成數段，且延伸於Y方向之配線僅 為讀取/寫入位元線BL1，BL2，BL3，BL4。因此即使增加TMR元 件MTJ1，MTJ2, ΜΉ3, MTJ4的堆疊段數，單元陣列構造亦不致複 雜。 (5)構造例 5, 6, 7, 8 ①構造例5 200304144 (34) 發明說明續頁 構造例5係構造例1，2, 3, 4之變形例。 圖23、圖24及圖25顯示構造例5。 圖23之電路圖對應於圖1或圖13之電路圖，此外，圖24之 裝置構造的剖面圖對應於圖4、圖11、圖17及圖21之裝置構 造的剖面圖，圖25之裝置構造的剖面圖對應於圖5、圖12、 圖18及圖22之裝置構造的剖面圖。 構造例5與構造例1, 2, 3, 4不同之處在於實現讀取選擇開關 的元件。 亦即，構造例1，2，3, 4之讀取選擇開關係由MOS電晶體構 成。而構造例5之讀取選擇開關係由二極體D1構成。 二極體DI之陽極連接於讀取區塊BKik内之TMR元件MTJ1, MTJ2，MTJ3, MTJ4的一端，二極體DI之陰極連接於讀取字元線 RWLn (η = 1, 2, · · ·)。 採用本例之構造時，於讀取作業時，被選擇之列之讀取 字元線RWLn為“ L”，亦即設定成接地電位。藉此可於構成被 選擇之列之區塊的TMR元件MTJ1, MTJ2, MTJ3，MTJ4内流入讀取 電流。 有關構造例5之裝置構造，除形成於半導體基板41之表面 區域的元件為二極體DI之外，實質上可考慮成與構造例1, 2, 3, 4相同。 ②構造例6 構造例6亦係構造例1，2, 3, 4之變形例。 圖26、圖27及圖28顯示構造例6。 圖26之電路圖對應於圖1或圖13之電路圖，此外，圖27之 200304144 (35) 發明說明續頁 裝置構造的剖面圖對應於圖4、圖11、圖17及圖21之裝置構 造的剖面圖，圖28之裝置構造的剖面圖對應於圖5、圖12、 圖18及圖22之裝置構造的剖面圖。 構造例6與構造例1，2, 3, 4比較，在實現讀取選擇開關之元 件上有特徵。具體而言，構造例6係改變構造例5之二極體 DI的方向者。 亦即，構造例6之二極體DI之陽極連接於讀取區塊BKik内 之TMR元件MTJ1，MTJ2，MTJ3，MTJ4的一端，二極體D1之陰極連 接於讀取字元線RWLn (η二1，2，· · ·）。 採用本例之構造時，於讀取作業時，被選擇之列之讀取 字元線RWLn為“ Η”。藉此可於構成被選擇之列之區塊的TMR 元件MTJ1，MTJ2, MTJ3, MTJ4内流入讀取電流。 另外，構造例5之讀取電流係自讀取電路29B經由TMR元件 朝向二極體DI流動，而構造例6之讀取電流則係自二極體DI 經由TMR元件朝向讀取電路29B流動。 構造例1，2，3，4並未就讀取電流方向特別作說明。此因此 等構造例之1買取電流不論自1買取電路29B流向釋放方向，或 流向被讀取電路29B吸收的方向均可。 ③構造例7 構造例7係構造例1，2之變形例。 圖29及圖30顯示構造例7。 圖29之電路圖對應於圖1之電路圖’此外，圖30之裝置構 造的剖面圖對應於圖4及圖11之裝置構造的剖面圖。 構造例7與構造例1, 2比較時，於實現讀取選擇開關的元 200304144 (36) 發明說明續頁 件上具有特徵。 亦即，構造例1，2之讀取選擇開關係由MOS電晶體構成。 而構造例7之讀取選擇開關係由雙極電晶體BT構成。 構造例7之雙極電晶體BT的集電極連接於讀取區塊BKik内 之TMR元件MTJ1, MTJ2，MTJ3, MTJ4的一端，雙極電晶體BT之射 極連接於源極線SLi (i=l，2, · · *j)。雙極電晶體BT之基極連 接於讀取字元線RWLn(n= 1，2，· · ·）。 採用本例之構造時，於讀取作業時，將被選擇之列之讀 取字元線RWLn設定為“ H”。藉此，可於構成被選擇之列之 區塊的TMR元件MTJ1，MTJ2, MTJ3, MTJ4内流入讀取電流。 有關構造例7之裝置構造，除形成於半導體基板41之表面 區域的元件為雙極電晶體BT之外，實質上可考慮成與構造 例1，2相同。 採用本例構造時，可將構成記憶體單元陣列11及其周邊 電路之全邵電晶體採用雙極電晶體，亦可將其一邵分採用 雙極電晶體。 ④構造例8 構造例8係構造例3, 4之變形例。 圖31及圖32顯示構造例8。 圖31之電路圖對應於圖13之電路圖，此外，圖32之裝置構 造的剖面圖對應於圖17及圖21之裝置構造的剖面圖。 構造例8與構造例3，4比較時，於實現讀取選擇開關的元 件上具有特徵。 亦即，構造例3，4之讀取選擇開關係由MOS電晶體構成。 200304144
發明說明續頁 而構造例8之讀取選擇開關係由雙極電晶體BT構成。 構造例8之雙極電晶體BT的集電極連接於讀取區塊BKik内 之TMR元件MTJ1, M1TJ2, MTJ3, MTJ4的一端，雙極電晶體BT之射 極連接於讀取字元線RWLn(n= 1，2，· · ·）。雙極電晶體BT之基 極連接於解碼線DLi (i二1，2，· · · j)。 採用本例之構造時，於讀取作業時，將被選擇之列之讀 取字元線RWLn設定為“L”。藉此，可於構成被選擇之列之區 塊的TMR元件MTJ1，MTJ2, MTJ3, MTJ4内流入讀取電流。 有關構造例8之裝置構造，亦係除形成於半導體基板41之 表面區域的元件為雙極電晶體BT之外，實質上可考慮成與 構造例3, 4相同。 採用本例構造時，可將構成記憶體單元陣列11及其周邊 電路之全部電晶體採用雙極電晶體’亦可將其一部分採用 雙極電晶體。 (6)其他 構造例1〜8係以將讀取位元線與寫入位元線合而為一作為 讀取/寫入位元線為例作說明，不過本發明只要讀取區塊内 之TMR元件分別連接於不同之讀取位元線即可，並不限定 於此種構造。 如構造例1〜8中可分別個別地設置讀取位元線與寫入位元 線，亦可使用寫入字元線作為讀取字元線。 2. 寫入/讀取作業機制 以下簡單說明本發明之磁性隨機存取記憶體之寫入/讀取 作業機制。 200304144 (38) 發明說明續頁 (1) 寫入作業機制 對TMR元件之寫入係隨機進行。如藉由列位址信號選擇1 列，藉由上階行位址信號選擇1行。此外，被選擇之列内 之讀取區塊内之數個TMR元件中的1個係藉由下階行位址信 號選擇。 為求對被選擇之TMR元件寫入資料，而於配置於被選擇 之TMR元件正下方之寫入字元線内流入寫入電流。並於配 置於被選擇之TMR元件上之讀取/寫入位元線内流入寫入電 流。流入讀取/寫入位元線内之寫入電流的方向因應寫入資 料來決定。 藉由流入寫入字元線之電流及流入讀取/寫入位元線之寫 入電流產生之合成磁場，決定被選擇之TMR元件之自由層 (記憶層）的磁化方向，使TMR元件内記憶資訊。 (2) 讀取作業機制 對TMR元件之讀取係以讀取區塊進行。如藉由列位址信 號選擇1列，藉由上階行位址信號選擇1行。 為求讀取存在於被選擇之列及行之被選擇之讀取區塊内 之數個TMR元件的資料，而於配置於被選擇之行之數條讀 取/寫入位元線内流入讀取電流。流入讀取/寫入位元線之 電流方向並無特別限定。 此時，配置於被選擇之行之數條讀取/寫入位元線宜僅電 性連接於被選擇之讀取區塊（如圖3之電路例）。 數條讀取/寫入位元線之電位形成因應讀取區塊内之數個 TMR元件之資料的值。並藉由感測放大器感測該電位。 200304144 (39) 發明說明續頁 被選擇之讀取區塊内之數個TMR元件的資料藉由感測放 大器感測後，輸出至磁性隨機存取記憶體的外部。此時數 個TMR元件之資料可逐位元輸出，亦可同時輸出。 逐位元依序輸出數個TMR元件之資料時，如使用下階行 位址信號選擇數個TMR元件資料中的1個。 3. 周邊電路之電路例 以下，依序說明寫入字元線驅動器/接收器之電路例、寫 入位元線驅動器/接收器之電路例、讀取字元線驅動器之電 路例、行解碼器之電路例及讀取電路（含感測放大器）之電 路例。 (1)寫入字元線驅動器/接收器 圖33顯示寫入字元線驅動器/接收器之電路例。 本例中假設讀取區塊係由堆疊4段之4個TMR元件構成， 讀取區塊内之4個TMR元件係藉由行位址信號之下階2位元 CAO，CA1所選擇者。該圖僅顯示寫入字元線驅動器/接收器 之1列部分。 寫入字元線驅動器23A—1包含P通道MOS電晶體QP1，QP2, QP3, QP4及NAND閘電路ND1，ND2, ND3, ND4。寫入字元線接收器24 — 1由N通道MOS電晶體QN1, QN2, QN3, QN4構成。 P通道MOS電晶體QP1連接於電源端子VDD與最下段（第一 段）之寫入字元線WWL1之一端之間。NAND閘電路ND1之輸出 信號供給至P通道MOS電晶體QP1之閘極。N通道MOS電晶體 QN1連接於最下段之寫入字元線WWL1之另一端與接地端子 VSS之間。 -43 - 200304144 (40) 發明說明續頁 NAND閘電路ND1之輸出信號為“ 0”時，寫入電流流入寫入 字元線WWL1。 P通道MOS電晶體QP2連接於電源端子VDD與第二段之寫入 字元線WWL2之一端之間。NAND閘電路ND2之輸出信號供給 至P通道MOS電晶體QP2之閘極。N通道MOS電晶體QN2連接於 第二段之寫入字元線WWL2之另一端與接地端子VSS之間。 NAND閘電路ND2之輸出信號為“ 0”時，寫入電流流入寫入 字元線WWL2。 P通道MOS電晶體QP3連接於電源端子VDD與第三段之寫入 字元線WWL3之一端之間。NAND閘電路ND3之輸出信號供給 至P通道MOS電晶體QP3之閘極。N通道MOS電晶體QN3連接於 第三段之寫入字元線WWL3之另一端與接地端子VSS之間。 NAND閘電路ND3之輸出信號為“ 0”時，寫入電流流入寫入 字元線WWL3。 P通道M〇S電晶體QP4連接於電源端子VDD與最上段（第四 段）之寫入字元線WWL4之一端之間。NAND閘電路ND4之輸出 信號供給至P通道MOS電晶體QP4之閘極。N通道MOS電晶體 QN4連接於最上段之寫入字元線WWL4之另一端與接地端子 VSS之間。 NAND閘電路ND4之輸出信號為“ 0”時，寫入電流流入寫入 字元線WWL4。 因寫入字元線WWL1，WWL2，WWL3, WWL4屬於同一列，因此 於NAND閘電路NA1，NA2, NA3, NA4内輸入同一個列位址信號。 被選擇之列之列位址信號的全部位元為“H”。 200304144 (41) 發明說明續頁 此夕卜，於NAND閘電路ΝΑΙ, NA2, NA3, NA4内輸入寫入信號。 寫入信號於寫入作業時為“H”。並於NAND閘電路NA1，NA2, NA3, NA4内輸入各不相同的下階行位址信號。 亦即，本例之行位址信號bCAO, bCAl為用於選擇最下段（第 一段）之寫入字元線WWL卜而輸入NAND電路ND1。 同樣地，行位址信號CAO，bCAl為選擇第二段之寫入字元 線WWL2，而輸入NAND電路ND2，行位址信號bCAO，CA1為選 擇第三段之寫入字元線WWL3，而輸入NAND電路ND3，行位 址信號CAO，CA1為選擇最上段（第四段）之寫入字元線WWL4， 而輸入NAND電路ND4。 另外，bCAO及bCAl係具有反轉CA0及CA1之位準的反轉信 號。 此種寫入字元線驅動器/接收器中，於寫入作業時，寫入 信號WRITE為“ Γ，如4個NAND閘電路ND1，ND2, ND3，ND4中的1 個輸出信號為“L”。 如CA0及CA1均為“0”時，NAND閘電路ND1的輸入信號全部 為“ 1”，NAND閘電路ND1之輸出信號為“0”。結果P通道MOS 電晶體QP1處於接通狀態，寫入電流流入寫入字元線WWL1。 此外，CA0為“ Γ，CA1為‘ς0，’時，NAND閘電路ND2的輸入信 號全部為“ r，NAND閘電路ND2之輸出信號為“ (Γ。結果P通 道MOS電晶體QP2處於接通狀態，寫入電流流入寫入字元線 WWL2。 此夕卜，CA0為，CA1為“ Γ時，NAND閘電路ND3的輸入信 號全部為“ Γ，NAND閘電路ND3之輸出信號為“ 0”。結果P通 200304144 (42) 發明說明續頁 道MOS電晶體QP3處於接通狀態，寫入電流流入寫入字元線 WWL3 ° 此外，CA0及CA1均為‘‘ Γ時，NAND閘電路ND4的輸入信號 全部為“ Γ，NAND閘電路ND4之輸出信號為“ 0”。結果P通道 MOS電晶體QP4處於接通狀態，寫入電流流入寫入字元線 WWL4。 (2) 寫入位元線驅動器/接收器 圖34及圖35顯示寫入位元線驅動器/接收器之電路例。 本例中假設讀取區塊係由堆疊4段之4個TMR元件構成， 讀取區塊内之4個TMR元件係藉由行位址信號之下階2位元 CAO, CA1選擇者。此外，記憶體單元陣列之行係藉由上階行 位址信號，亦即除行位址信號中之下階2位元CA0，CA1之外 的行位址信號選擇。 另外，該圖中僅顯示寫入位元線驅動器/接收器之1行部 分。 寫入位元線驅動器/接收器29A係由P通道MOS電晶體QP5, QP6, QP7, QP8、N 通道 MOS 電晶體 QN5, QN6, QN7, QN8、NAND 閘電 路 ND5, ND6, ND7，ND8、AND 閘電路 ADI, AD2, AD3，AD4 及反向器 INV1, INV2, INV3, INV4 構成。 P通道MOS電晶體QP5連接於電源端子VDD與最下段（第一 段）之寫入位元線BL1之一端之間。NAND閘電路ND5之輸出 信號供給至P通道MOS電晶體QP5之閘極。N通道MOS電晶體 QN5連接於最下段之寫入位元線BL1之一端與接地端子VSS之 間。AND閘電路AD1之輸出信號供給至N通道MOS電晶體QN5 200304144 (43) 發明說明續頁 之閘極。 P通道MOS電晶體QP6連接於電源端子VDD與第二段之寫入 位元線BL2之一端之間。NAND閘電路ND6之輸出信號供給至 P通道MOS電晶體QP6之閘極。N通道MOS電晶體qN6連接於 第二段之爲入位元線BL2之一端與接地端予vss之間。AND 閘電路AD2之輸出信號供給至n通道MOS電晶體qn6之閘極。 P通道MOS電晶體QP7連接於電源端子VDD與第三段之寫入 位元線BL3之一端之間。NAND閘電路ND7之輸出信號供給至 P通道MOS電晶體QP7之閘極。N通道MOS電晶體QN7連接於 第二段（寫入位元線BL3之一端與接地端予VSS之間。AND 閘電路AD3之輸出信號供給至n通道MOS電晶體QN7之閘極。 P通道MOS電晶體QP8連接於電源端子VDD與最上段（第四 段）之寫入位元線BL4之一端之間。NAND閘電路ND8之輸出 信號供給至P通道MOS電晶體QP8之閘極。N通道MOS電晶體 QN8連接於最上段之寫入位元線BL4之一端與接地端子VSS之 間。AND閘電路AD4之輸出信號供給至N通道MOS電晶體QN8 之閘極。 寫入位元線驅動器/接收器31係由P通道MOS電晶體QP9, QP10，QP11，QP12、N 通道 M0S 電晶體 QN9，QN10，QN11，QN12、 NAND 閘電路 ND9，ND10，ND11，ND12、AND 閘電路 AD5，AD6, AD7, AD8 及反向器 INV5, INV6, INV7, INV8 構成。 P通道MOS電晶體QP9連接於電源端子VDD與最下段（第一 段）之寫入位元線BL1之另一端之間。NAND閘電路ND9之輸 出信號供給至P通道MOS電晶體QP9之閘極。N通道MOS電晶 200304144 (44) 發明說明續頁 體QN9連接於最下段之寫入位元線BL1之另一端與接地端子 VSS之間。AND閘電路AD5之輸出信號供給至N通道MOS電晶 體QN9之閘極。 P通道MOS電晶體QP10連接於電源端子VDD與第二段之寫 入位元線BL2之另一端之間。NAND閘電路ND10之輸出信號 供給至P通道MOS電晶體QP10之閘極。N通道MOS電晶體QN10 連接於第二段之寫入位元線BL2之另一端與接地端子VSS之 間。AND閘電路AD6之輸出信號供給至N通道MOS電晶體QN10 之閘極。 P通道MOS電晶體QP11連接於電源端子VDD與第三段之寫 入位元線BL3之另一端之間。NAND閘電路ND11之輸出信號供 給至P通道MOS電晶體QP11之閘極。N通道MOS.電晶體QN11連 接於第三段之寫入位元線BL3之另一端與接地端子VSS之間 。AND閘電路AD7之輸出信號供給至N通道MOS電晶體QN11之 閘極。 P通道MOS電晶體QP12連接於電源端子VDD與最上段（第四 段）之寫入位元線BL4之另一端之間。NAND閘電路ND12之輸 出信號供給至P通道MOS電晶體QP12之閘極。N通道MOS電晶 體QN12連接於最上段之寫入位元線BL4之另一端與接地端子 VSS之間。AND閘電路AD8之輸出信號供給至N通道MOS電晶 體QN12之閘極。 具有此種構造之寫入位元線驅動器/接收器29A，31中，於 NAND閘電路ND5之輸出信號為“ 0”，AND閘電路AD5之輸出信 號為“ Γ時，於寫入位元線BL1内流入自寫入位元線驅動器/ 200304144 (45) 發明說明續頁 接收器29A向寫入位元線驅動器/接收器31之寫入電流。 此外，於NAND閘電路ND9之輸出信號為“ 0”，AND閘電路 AD1之輸出信號為“ Γ時，於寫入位元線BL1内流入自寫入位 元線驅動器/接收器31向寫入位元線驅動器/接收器29A之寫 入電流。 此外，於NAND閘電路ND6之輸出信號為“ 0”，AND閘電路 AD6之輸出信號為“ Γ時，於寫入位元線BL2内流入自寫入位 元線驅動器/接收器29A向寫入位元線驅動器/接收器31之寫 入電流。 此外，於NAND閘電路ND10之輸出信號為“ (Γ，AND閘電路 AD2之輸出信號為“ Γ時，於寫入位元線BL2内流入自寫入位 元線驅動器/接收器31向寫入位元線驅動器/接收器29A之寫 入電流。 此外，於NAND閘電路ND7之輸出信號為“ 0”，AND閘電路 AD7之輸出信號為“ Γ時，於寫入位元線BL3内流入自寫入位 元線驅動器/接收器29A向寫入位元線驅動器/接收器31之寫 入電流。 此外，於NAND閘電路ND11之輸出信號為“0”，AND閘電路 AD3之輸出信號為“ Γ時，於寫入位元線BL3内流入自寫入位 元線驅動器/接收器31向寫入位元線驅動器/接收器29A之寫 入電流。 此外，於NAND閘電路ND8之輸出信號為“ 0”，AND閘電路 AD8之輸出信號為“ Γ時，於寫入位元線BL4内流入自寫入位 元線驅動器/接收器29A向寫入位元線驅動器/接收器31之寫 200304144 發明說明續頁 入電流。 此夕卜，於NAND閘電路ND12之輸出信號為“0”，AND閘電路 AD4之輸出信號為“ 1”時，於寫入位元線BL4内流入自寫入位 元線驅動器/接收器31向寫入位元線驅動器/接收器29A之寫 入電流。 於寫入位元線驅動器/接收器29A，31中，於寫入作業時， 寫入信號WRITE為“ Γ。此外，被選擇之行之上階行位址信 號之全部位元，亦即除行位址信號中之下階2位元CAO, CA1 之外之行位址信號的全部位元為“ Γ。 下階行位址信號CAO, CA1係選擇被選擇之行内之4條寫入 位元線BL1, BL2, BL3, BL4中之1條用的信號。被選擇之位元線 内流入具有因應寫入資料DATA之值之方向的寫入電流。 流入被選擇之行内之被選擇之寫入位元線之寫入電流的 方向係因應寫入資料DATA之值來決定。 如寫入位元線BL1被選擇時（CA0 = “ 0”，CA1 = “ 0”時），寫入資 料DATA為“ Γ時，NAND閘電路ND5之輸出信號為“ 0”，AND閘 電路AD5之輸出信號為“ Γ。結果於寫入位元線BL1内流入自 寫入位元線驅動器/接收器29A向寫入位元線驅動器/接收器 31的寫入電流。 反之，寫入資料DATA為“ 0”時，NAND閘電路ND9之輸出信 號為“ 0”，AND閘電路AD1之輸出信號為“ Γ。結果於寫入位 元線BL1内流入自寫入位元線驅動器/接收器31向寫入位元 線驅動器/接收器29A的寫入電流。 此夕卜，寫入位元線BL2被選擇時（CA0 = “ Γ，CA1 =(Γ時），寫 200304144 (47) 發明說明續頁 入資料DATA為“ 1”時，NAND閘電路ND6之輸出信號為“0”， AND閘電路AD6之輸出信號為“ Γ。結果於寫入位元線BL2内 流入自寫入位元線驅動器/接收器29A向寫入位元線驅動器/ 接收器31的寫入電流。 反之，寫入資料DATA為“ 0”時，NAND閘電路ND10之輸出信 號為“ 0”，AND閘電路AD2之輸出信號為“ Γ。結果於寫入位 元線BL2内流入自寫入位元線驅動器/接收器31向寫入位元 線驅動器/接收器29A的寫入電流。 此夕卜，寫入位元線BL3被選擇時（CA0 = “ (Γ，CA1二時），寫 入資料DATA為“ Γ時，NAND閘電路ND7之輸出信號為“ 0”， AND閘電路AD7之輸出信號為“ Γ。結果於寫入位元線BL3内 流入自寫入位元線驅動器/接收器29A向寫入位元線驅動器/ 接收器31的寫入電流。 反之，寫入資料DATA為“0”時，NAND閘電路ND11之輸出信 號為“ 0”，AND閘電路AD3之輸出信號為“ Γ。結果於寫入位 元線BL3内流入自寫入位元線驅動器/接收器31向寫入位元 線驅動器/接收器29A的寫入電流。 此外，寫入位元線BL4被選擇時（CA0 = “1”，CA1 —Γ時），寫 入資料DATA為“ Γ時，NAND閘電路ND8之輸出信號為“ 0”， AND閘電路AD8之輸出信號為“ Γ。結果於寫入位元線BL4内 流入自寫入位元線驅動器/接收器29A向寫入位元線驅動器/ 接收器31的寫入電流。 反之，寫入資料DATA為“0”時，NAND閘電路ND12之輸出信 號為“ 0”，AND閘電路AD4之輸出信號為“ Γ。結果於寫入位 200304144 (48) 發明說明續頁 元線BL4内流入自寫入位元線驅動器/接收器31向寫入位元 線驅動器/接收器29A的寫入電流。 (3) 讀取字元線驅動器 圖36及圖37顯示讀取字元線驅動器之電路例。 讀取字元線驅動器之電路構造在應用於構造例1, 2, 6，7時 與應用在構造例3, 4, 5, 8時不同。 圖36顯示應用於構造例1，2, 6, 7之一種讀取字元線驅動器。 讀取字元線驅動器23B —1係由AND閘電路AD9構成。AND閘 電路AD9上輸入讀取信號READ及列位址信號。 於讀取作業時，讀取信號為“ Γ之信號。列位址信號與寫 入字元線驅動器/接收器（圖33 )之列位址信號相同。 於讀取作業時，因被選擇之列之列位址信號之全部位元 為“ Γ，因此讀取字元線RWL1之電位為‘‘ Γ。 圖37顯示應用於構造例3, 4, 5, 8之一種讀取字元線驅動器。 讀取字元線驅動器23B — 1係由NAND閘電路ND13構成。 NAND閘電路ND13上輸入讀取信號READ及列位址信號。 於讀取作業時，讀取信號為“ Γ之信號。列位址信號與寫 入字元線驅動器/接收器（圖33 )之列位址信號相同。 於讀取作業時，因被選擇之列之列位址信號之全部位元 為“ Γ，因此讀取字元線RWL1之電位為“ 0”。 (4) 行解碼器 圖38及圖39顯示行解碼器之電路例。 行解碼器32, 32A，32B係由AND閘電路AD10構成。AND閘電路 AD10上輸入讀取信號READ及上階行位址信號。於讀取作業 200304144 (49) 發明說明續頁 時，讀取信號為“ Γ之信號。此外，被選擇之行之上階行位 址信號的全部位元為“ Γ。 因此，行解碼器32，32A將其輸出信號之行選擇信號CSLj的 電位作為“ Γ，行解碼器32B將其輸出信號之解碼信號DL1的 電位作為“ Γ。 (5)讀取電路 圖40 ♦顯謂取電路之電路例。 本例係以於1行中之讀取區塊内配置4個TMR元件，且TMR 元件分別單獨地連接於讀取位元線為前提。亦即，於1行 内配置4條讀取位元線，此等讀取位元線經由行選擇開關 而連接於讀取電路29B。 本例之讀取電路29B應用於逐位元輸出讀取資料之1位元 型磁性隨機存取記憶體。 因此，讀取電路29B具有4個感測放大器&偏壓電路29B11， 29B12, 29B13, 29B14、選擇器 29B2、及輸出緩衝器 29B3。 於讀取作業時，自被選擇之讀取區塊之4個TMR元件同時 讀取讀取資料。此等4個讀取資料輸入感測放大器&偏壓 電路 29B11，29B12, 29B13, 29B14 予以感測。 選擇器29B2依據行位址信號之下階2位元CAO，CA卜選擇自 感測放大器&偏壓電路29B11, 29B12，29B13，29B14輸出之4個讀 取資料中的1個。被選擇之讀取資料經由輸出緩衝器29B3自 磁性隨機存取記憶體輸出作為輸出資料。 再者，本例係以將讀取電路29B應用於1位元型磁性隨機 存取記憶體為前提。 200304144 (50) 發明說明續頁 但是，如將讀取電路29B應用於各4位元輸出讀取資料之4 位元型磁性隨機存取記憶體時，則不需要選擇器29B2。反 之，輸出緩衝器29B3則需要4個，使其對應於感測放大器& 偏壓電路 29B11，29B12, 29B13, 29B14。 圖41顯示應用於4位元型磁性隨機存取記憶體之讀取電路 的電路例。 讀取電路29B具有4個感測放大器&偏壓電路29B11，29B12. 29B13, 29B14 及 4 個輸出緩衝器 29B31，29B32, 29B33, 29B34。 於讀取作業時，自被選擇之讀取區塊之4個TMR元件同時 讀取讀取資料。此等4個讀取資料輸入感測放大器&偏壓 電路 29B11，29B12, 29B13, 29B14 予以感測。 而後，感測放大器&偏壓電路29B11，29B12，29B13, 29B14之輸 出資料經由輸出緩衝器29B31, 29B32, 29B33, 29B34，自磁性隨機 存取記憶體輸出。 圖42顯示感測放大器&偏壓電路之電路例。 該感測放大器&偏壓電路係對應於圖40及圖41之4個感測 放大器&偏壓電路中的1個。 _ 感測放大器S/A如由差動放大器構成。 於電源端子VDD與行選擇開關29C之間串聯有P通道MOS電 晶體QP14與N通道MOS電晶體QN13。運算放大器OP之負側輸 入端子連接於節點n2，其輸出端子連接於N通道MOS電晶體 QN13之閘極，其正側輸入端子上輸入鉗位電位VC。 運算放大器OP發揮使節點n2之電位與鉗位電位VC相等的 功能。鉗位電位VC值設定成特定的正值。 200304144 (51) 發明說明續頁 穩流源Is生成讀取電流Iread。讀取電流Iread經由包含P通道 MOS電晶體QP13，QP14之電流鏡電路而流入位元線BLi。如包 含差動放大器之感測放大器依據讀取電流Iread流動時之節 點nl之電位，感測記憶體單元（TMR元件）的資料。 圖43顯示感測放大器之電路例。圖44顯示感測放大器之 參考電位生成電路之電路例。 感測放大器S/A如由差動放大器構成。感測放大器S/A比較 節點nl之電位Vnl與參考電位Vref。 參考電位Vref由記憶“ Γ資料之TMR元件與記憶“ 0”資料之 TMR元件生成。 於電源端子VDD與記憶“ Γ資料之TMR元件之間_聯P通道 MOS電晶體QP16及N通道MOS電晶體QN14，QN15。此外，於電 源端子VDD與記憶“ 0”資料之TMR元件之間串聯P通道MOS電 晶體QP17及N通道MOS電晶體QN16, QN17。 P通道MOS電晶體QP16，QP17之汲極彼此連接，此外，N通 道MOS電晶體QN15, QN17之汲極亦彼此連接。 運算放大器OP發揮使節點n4之電位與鉗位電位VC相等的 功能。穩流源Is2生成讀取電流Iread。讀取電流Iread經由包含 P通道MOS電晶體QP15, QP16之電流鏡電路而流入記憶“ 1”資料 之TMR元件及記憶“ 0”資料之TMR元件。 參考電位Vref自節點n3輸出。 此時，Isl 二 Is2，電晶體 QP13，QP14，QP15，QP16，QP17 構成相同 尺寸，電晶體QN13，QN14, QN16構成相同尺寸，且電晶體QN15, QN17及輸入CSL1, CSL2, · · ·之N通道MOS電晶體構成相同尺寸 200304144 (52) 發明說明續頁 時，可使Vref形成輸出“ Γ資料時之Vnl之電位與輸出“ 0”資料 時之Vnl之電位正中央的值。 圖45顯示圖42及圖44之運算放大器OP之電路例。 運算放大器OP由P通道MOS電晶體QP18, QP19及N通道MOS電 晶體QN18，QN19，QN20構成。賦能信號Enable為“H”時，運算放 大器OP處於動作狀態。 4. 製造方法 本發明之磁性隨機存取記憶體之單元陣列構造、讀取作 業機制及讀取電路如上述。因而，最後說明實現本發明之 磁性隨機存取記憶體用的製造方法。 以下說明之製造方法係有關構造例1者。但是構造例2〜8 亦可使用以下之製造方法輕易地形成。 亦即，構造例2與構造例1僅讀取選擇開關之方向不同， 此外，構造例3，4與構造例1僅連接於讀取選擇開關之配線 種類（目的）不同。此外，構造例5〜8與構造例ί僅構成讀取 選擇開關之元件不同。 (1)構成對象之單元陣列構造 ’ _ 首先簡單說明藉由本發明之製造方法而完成之單元陣列 構造。而後說明其單元陣列構造之製造方法。 圖46顯示構造例1之單元陣列構造。 該單元陣列構造係藉由縱堆積之4個TMR元件MTJ1, MTJ2. MTJ3, MTJ4構成1個讀取區塊。 於半導體基板51之表面區域内配置讀取選擇開關（MOS電 晶體）RSW。鄰接於行方向之2個讀取區塊内之讀取選擇開 200304144 (53) 發明說明續頁 關RSW彼此共有1個源極。讀取選擇開關RSW之源極連接於 源極線SL。源極線SL如共用連接於一直線地延伸於Y方向 ，且配置於1行内之數個讀取區塊的讀取選擇開關RSW。 讀取選擇開關（MOS電晶體）RSW之閘極形成讀取字元線 RWL1, RWL2, RWL3。讀取字元線RWL1，RWL2, RWL3延伸於X方向 。於讀取選擇開關RSW上分別堆疊有4個TMR元件MTJ1, MTJ2, MTJ3, MTJ4 〇
TMR元件MTJ1，MTJ2, MTJ3, MTJ4具有如圖7、圖8或圖9所示之 構造。TMR元件MTJ1，MTJ2，MTJ3，MTJ4之上下的方向如設定成 儘量使自由層（記憶層）距寫入字元線與讀取/寫入位元線等 距離，其容易軸如設定成平行於X方向。 TMR元件MTJ1, MTJ2, MTJ3, MTJ4之下面連接於下部電極。下 部電極藉由接觸插塞而連接於讀取選擇開關（MOS電晶體）RSW 之汲極。 於TMR元件MTJ1，MTJ2，MTJ3，MTJ4之正下方配置延伸於X方 向之寫入字元線 WWL1，WWL2，WWL3，WWL4。TMR 元件 MTJ1， ® MTJ2，MTJ3, MTJ4之上面接觸於延伸於Y方向之讀取/寫入位元 線 BLh BL2, BL3, BL4。 · 自半導體基板51之上部觀祭早元陣列構造時’如元件 MTJ1，MTJ2, MTJ3, MTJ4係以相互重疊之方式佈局。此外，寫入 字元線WWL1，WWL2，WWL3，WWL4亦係以相互重叠之方式佈局 。再者，讀取/寫入位元線BL1，BL2，BL3，BL4亦係以相互重叠 之方式佈局。 將TMR元件MTJ1，ΜΉ2, MTJ3，ΜΉ4之一端連接於讀取選擇開 -si - 200304144 (54) 發明說明續頁 關RSW之汲極用的接觸插塞佈局於不與寫入字元線WWL1, WWL2，WWL3，WWL4及讀取/寫入位元線BL1，BL2, BL3, BL4重疊 的位置。 (2) 製造方法之各步騾 以下說明實現圖46之單元陣列構造用之製造方法。須注 意，此處係說明經具體化之製造方法（如採用雙道金屬鑲嵌 法製程等），因此亦說明圖46之單元陣列構造中所無的要素 ，但是最後完成之單元陣列的概略構造與圖46之單元卩車列 構造大致相同。 [1] 元件分離步騾 首先，如圖47所示，於半導體基板51内形成STI (淺溝渠絕 緣）構造的元件分離絕緣層52。 元件分離絕緣層52如可藉由以下製程形成。 藉由PEP (光刻製程）於半導體基板51上形成掩模圖案（氮化 矽等）將該掩模圖案形成掩模，使用RIE (反應性離子蝕刻）來 蝕刻半導體基板51，於半導體基板51上形成溝渠。如使用 CVD (化學汽相沉積）法及CMP (化學機械研磨）法，於該溝渠 内填滿絕緣層（氧化矽等）。 而後，依需要如藉由離子植入法，於半導體基板内植入P 型雜質（硼、氟化硼等）或N型雜質（磷、坤等），而形成P型 井區域或N型井區域。 [2] MOSFET之形成步驟 其次，如圖48所示，於半導體基板51之表面區域形成作 為讀取選擇開關功能之MOS電晶體。 200304144 (55) 發明說明續頁 MOS電晶體如可藉由以下製程形成。 於被元件分離絕緣層52包圍之元件區域内之通道部内植 入控制MOS電晶體之臨限值用的雜質離子。藉由熱氧化法 於元件區域内形成閘極絕緣膜（氧化矽等）53。藉由CVD法於 閘極絕緣膜53上形成閘極材料（含雜質之多晶矽等）及罩蓋 絕緣膜（氮化矽等）55。
藉由PEP將罩蓋絕緣膜55予以圖案化後，將該罩蓋絕緣膜 55形成掩模，藉由RIE將閘極電極材料及閘極絕緣膜53予以 加工（|虫刻）。因而於半導體基板51上形成延伸於X方向之閘 極54 〇 將罩蓋絕緣膜55及閘極54形成掩模，使用離子植入法於 半導體基板51内植入P型雜質或N型雜質。而後於半導體基 板内形成低濃度之雜質區域（LDD區域或延伸區域）。
藉由CVD法於整個半導體基板51上形成絕緣膜（氮化矽等） 後，藉由RIE蝕刻該絕緣膜，於閘極54及罩蓋絕緣膜55之側 壁形成侧壁絕緣層57。將罩蓋絕緣膜55、閘極54及側壁絕 緣層57形成掩模，使用離子植入法於半導體基板51内植入P 型雜質或N型雜質。因而於半導體基板51内形成源極區域 56A及汲極區域56B。 而後，藉由CVD法於整個半導體基板51上形成完全覆蓋 MOS電晶體之層間絕緣膜（如氧化矽等）58。並藉由利用CMP 技術將層間絕緣膜58之表面予以平坦化。 [3] 接觸孔之形成步驟 _ 其次，如圖49及圖50所示，於半導體基板51上之層間絕緣 -59- 200304144 (56) 發明說明續頁 膜58内形成到達MOS電晶體之源極區域56A及汲極區域56B之 接觸孔59。 接觸孔59，如藉由PEP於層間絕緣膜58上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜58時，即 可輕易形成。該蝕刻後，光阻圖案被除去。 [4] 配線溝之形成步驟
其次，如圖51所示，於半導體基板51上之層間絕緣膜58内 形成配線溝60。本例之配線溝60係延伸於Y方向，不過於同 一剖面（藉由延伸於Y方向之直線切斷裝置時之剖面）内，並 未同時呈現源極區域56A上之接觸孔59、；及極區域56B上之 接觸孔59與配線溝60。 因而圖51中係以虛線表示配線溝60。 配線溝60，如藉由PEP於層間絕緣膜58上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜58時即可 輕易形成。該蝕刻後光阻圖案被除去。
[5] 第一配線層之形成步驟 其次，如圖52所示，如使用濺射法於層間絕緣膜58上、 接觸孔59之内面上及配線溝60之内面上分別形成障壁金屬 層（鈦與氮化鈦之疊層等）61。繼續如藉由濺射法於障壁金 屬層61上形成完全填滿接觸孔59及配線溝60之金屬層（鎢等） 62 ° 而後，如圖53所示，如使用CMP法研磨金屬層62，僅於接 觸孔59内及配線溝60内殘留金屬層62。殘留於接觸孔59内之 金屬層62形成接觸插塞62A，殘留於配線溝60内之金屬層62 -. 200304144
發明說明續頁 形成第一配線層（源極線、解碼線等）62B。並藉由CVD法於 層間絕緣膜58上形成層間絕緣膜（氧化矽等）63。 包含接觸孔形成步·驟、配線溝形成步騾及第一配線層形 成步驟之步騾稱為雙道金屬鑲嵌製程。 另外，實際上於同一剖面（藉由延伸於Y方向之直線切斷 裝置時之剖面）内，並未同時呈現接觸插塞62A與第一配線 62B。但是圖53及爾後敘述之圖54以後的圖式中，除接觸插 塞62A之外，實際上亦顯示未呈現剖面的第一配線62B。 [6] 配線溝之形成步騾 其次，如圖54所示，於層間絕緣膜63内形成配線溝64。本 例之配線溝64係形成寫入字元線用的溝，並延伸於X方向 。於配線溝64之側面形成提高絕緣功能用之側壁絕緣層（氮 化石夕等）65 。 配線溝64，如藉由PEP於層間絕緣膜63上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜63時即可 輕易形成。該蝕刻後光阻圖案被除去。 側壁絕緣層65於藉由CVD法於整個層間絕緣膜63上形成絕 緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [7] 第二配線層之形成步，驟 其次，如圖55所示，如使用濺射法於層間絕緣膜63上、 配線溝64之内面上及側壁絕緣層65上分別形成障壁金屬層 (i巨與氮化艇之疊層等）66。繼續如藉由；；賤射法於障壁金屬 層66上形成完全填滿配線溝64之金屬層（銅等）67。 而後，如圖56所示，如使用CMP法研磨金屬層67，僅於配 200304144 (58) 發明說明績頁 線溝64内殘留金屬層67。殘留於配線溝64内之金屬層67形成 作為寫入字元線功能之第二配線層。 此外，藉由CVD法於層間絕緣膜63上形成絕緣層（氮化矽 等）68。並藉由CMP法研磨該絕緣層68，僅使該絕緣層68殘留 於作為第二配線層之金屬層67上。此外於層間絕緣膜63上 形成完全覆蓋作為第二配線層之金屬層67之層間絕緣膜（氧 化矽等）69。 包含配線溝形成步騾及第二配線層形成步，驟之步騾稱為 金屬鑲嵌製程。 [8] 第一 MTJ元件之下部電極之形成步騾 其次如圖57及圖58所示，於層間絕緣膜69内形成到達作為 第一配線層之金屬層62A, 62B之接觸孔。 該接觸孔，如藉由PEP於層間絕緣膜69上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜63, 69時即 可輕易形成。該蝕刻後光阻圖案被除去。 此外，如使用濺射法於接觸孔之内面上形成障壁金屬層 (鈥與氮化飲之疊層等）70。繼續，如藉由歲射法於障壁金 屬層70上形成完全填滿接觸孔之金屬層（鎢等）71。 而後，如使用CMP法研磨金屬層71，僅於接觸孔内殘留金 屬層71。殘留於接觸孔内之金屬層71形成接觸插塞。並藉 由CVD法於層間絕緣膜69上形成作為第一 MTJ元件之下部電 極的金屬層（鈕等）72。 [9] 第一 MTJ元件之形成步騾 其次，如圖59及圖60所示，於金屬層72上形成第一 MTJ元 200304144 (59) 發明說明續頁 件73。第一 MTJ元件73係將隧道隔離層及夾著其之兩個強磁 性層作為主要部分構成，如具有圖7所示之構造。 此外，將·第一 MTJ元件73之下部電極72予以圖案化。 第一 MTJ元件73之下部電極72之圖案化，係藉由PEP於下 部電極72上形成光阻圖案後，將該光阻圖案形成掩模，藉 由RIE蝕刻下部電極72時即可輕易進行。而後光阻圖案被除 去。 而後，使用CVD法形成完全覆蓋第一 MTJ元件73之層間絕 緣膜75。 [10] 配線溝之形成步驟 其次，如圖61所示，於層間絕緣膜75上形成配線溝75A。 本例之配線溝75A係形成讀取/寫入位元線用的溝，並延伸 於Y方向。於配線溝75A之側面形成提高絕緣功能用之側壁 絕緣層（氮化矽等）。 配線溝75A，如藉由PEP於層間絕緣膜75上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜75時即可 輕易形成。該钱刻後光阻圖案被除去。 側壁絕緣層於藉由CVD法於整個層間絕緣膜75上形成絕緣 膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [11] 第三配線層之形成步，驟 其次，如圖62所示，如使用濺射法於層間絕緣膜75上、 配線溝75A之内面上及側壁絕緣層上分別形成障壁金屬層 (起與氮化鼓之疊層等）76。繼續，如藉由歲射法於障壁金 屬層76上形成完全填滿配線溝75A的金屬層（銅等）77。 200304144 (60) 發明說明續頁 而後，如圖63所示，如使用CMP法研磨金屬層77，僅於配 線溝75A内殘留金屬層77。殘留於配線溝75A内·之金屬層77形 成作為讀取/寫入位元線之功能的第三配線層。 此外.，藉由CVD法於層間絕緣膜75上形成絕緣層（氮化矽 等）78。並藉由CMP法研磨該絕緣層78，僅使該絕緣層78殘留 於作為第三配線層之金屬層77上。此外，於層間絕緣膜75 上形成完全覆蓋作為第三配線層之金屬層77的層間絕緣膜 (氧化矽等）79。 [12] 配線溝之形成步騾 其次，如圖64所示，於層間絕緣膜79上形成配線溝87。本 例之配線溝87係形成寫入字元線用的溝，並延伸於X方向 。於配線溝87之側面形成提高絕緣功能用的側壁絕緣層（氮 化矽等）88。 配線溝87，如藉由PEP於層間絕緣膜86上形成光阻圖案， 將該光阻圖案形成掩模，並藉由RIE蝕刻層間絕緣膜86時即 可輕易形成。該蝕刻後光阻圖案被除去。 側壁絕緣層88於藉由CVD法於整個層間絕緣膜86上形成絕 緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [13] 第四配線層之形成步驟 其次，如圖65所示，如使用濺射法於層間絕緣膜79上、 配線溝87之内面上及侧壁絕緣層88上分別形成障壁金屬層 (钽與氮化钽之疊層等）89。繼續，如藉由濺射法於障壁金 屬層89上形成完全填滿配線溝87之金屬層（銅等）91。 而後，如圖66所示，如使用CMP法研磨金屬層91，僅於配 200304144
發明說明續頁 線溝87内殘留金屬層91。殘留於配線溝87内之金屬層91形成 作為寫入字元線功能之第四配線層。 此外，藉由CVD法於層間絕緣膜86上形成絕緣層（氮化矽 等）92。並藉由CMP法研磨該絕緣層92，僅使該絕緣層92殘 留於作為第四配線層之金屬層91上。此外，於層間絕緣膜 86上形成完全覆蓋作為第四配線層之金屬層91的層間絕緣 膜（氧化矽等）93。
[14] 第二MTJ元件之下部電極之形成步騾 其次，如圖67及圖68所示，於層間絕緣膜79，93内形成到 達第一 MTJ元件之下部電極72的接觸孔。 該接觸孔，如藉由PEP於層間絕緣膜93上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜79，93時即 可輕易形成。該姓刻後光阻圖案被除去。
此外，如使用濺射法於接觸孔之内面上形成障壁金屬層 (鈥與氮化鈥之疊層等）94。繼續，如藉由藏射法於障壁金 屬層94上形成完全填滿接觸孔之金屬層（鎢等）95。 而後，如使用CMP法研磨金屬層95，僅於接觸孔内殘留金 屬層95。殘留於接觸孔内之金屬層95形成接觸插塞。並藉 由濺射法於層間絕緣膜93上形成第二MTJ元件之下部電極的 金屬層（輕等）96。 [15] 第二MTJ元件之形成步驟 其次，如圖69及圖70所示，於金屬層96上形成第二MTJ元 件97。第二MTJ元件97係將隧道隔離層及夾著其之兩個強磁 性層作為主要部分構成，如具有圖7所示之構造。 200304144 (62) 發明說明續頁 此外，將第二MTJ元件97之下部電極96予以圖案化。 第二MTJ元件97之下部電極96之圖案化，係藉由PEP於下部 電極96上形成光阻圖案後，將該光阻圖案形成掩模，藉由 RIE蝕刻下部電極96時即可輕易進行。而後光阻圖案被除去。 而後，使用CVD法形成完全覆蓋第二MTJ元件97之層間絕 緣膜100 。 [16] 配線溝之形成步驟 其次，如圖71所示，於層間絕緣膜100上形成配線溝100A 。本例之配線溝100A係形成讀取/寫入位元線用的溝，並延 伸於Y方向。於配線溝100A之側面形成提高絕緣功能用之側 壁絕緣層（氮化矽等）。 配線溝100A，如藉由PEP於層間絕緣膜100上形成光阻圖案 ，將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜100時 即可輕易形成。該I虫刻後光阻圖案被除去。 側壁絕緣層於藉由CVD法於整個層間絕緣膜100上形成絕 緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [17] 第五配線層之形成步驟 其次，如圖72所示，如使用濺射法於層間絕緣膜100上、 配線溝100A之内面上及側壁絕緣層上分別形成障壁金屬層 (I巨與氮化短之疊層等）101。繼續，如藉由濺射法於障壁金 屬層101上形成完全填滿配線溝100A的金屬層（銅等）102。 而後，如圖73所示，如使用CMP法研磨金屬層102，僅於 配線溝1⑻A内殘留金屬層102。殘留於配線溝100A内之金屬 層102形成作為讀取/寫入位元線之功能的第五配線層。 200304144 (63) 發明說明續頁 此外，藉由CVD法於層間絕緣膜100上形成絕緣層（氮化矽 等）103。並藉由CMP法研磨該絕緣層103，僅使該絕緣層103 殘留於作為第五配線層之金屬層102上。此外，於層間絕緣 膜100上形成完全覆蓋作為第五配線層之金屬層102的層間絕 緣膜（氧化硬等）104。 [18] 配線溝之形成步驟 其次，如圖74所示，於層間絕緣膜104上形成配線溝112。 本例之配線溝112係形成寫入字元線用的溝，並延伸於X方 向。於配線溝112之侧面形成提高絕緣功能用的側壁絕緣層 (氮化矽等）113。 配線溝112，如藉由PEP於層間絕緣膜104上形成光阻圖案 ，將該光阻圖案形成掩模，並藉由RIE蝕刻層間絕緣膜104 時即可輕易形成。該钱刻後光阻圖案被除去。 側壁絕緣層113於藉由CVD法於整個層間絕緣膜104上形成 絕緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [19] 第六配線層之形成步，驟 其次，如圖75所示，如使用濺射法於層間絕緣膜104上、 配線溝112之内面上及側壁絕緣層113上分別形成障壁金屬層 (艇與氮化纽之疊層等）114。繼續，如藉由錢射法於障壁金 屬層114上形成完全填滿配線溝112之金屬層（銅等）115。 而後，如圖76所示，如使用CMP法研磨金屬層115，僅於配 線溝112内殘留金屬層115。殘留於配線溝112内之金屬層115 形成作為寫入字元線功能之第六配線層。 此外，藉由CVD法於層間絕緣膜104上形成絕緣層（氮化矽 200304144 (64) 發明說明續頁 等）116。並藉由CMP法研磨該絕緣層116，僅使該絕緣層116殘 留於作為第六配線層之金屬層115上。此外，於層間絕緣膜 104上形成完全覆蓋作為第六配線層之金屬層115的層間絕緣 膜（氧化矽等）117。 [20] 第三MTJ元件之下部電極之形成步驟 其次，如圖77及圖78所示，於層間絕緣膜100，104内形成到 達第二MTJ元件之下部電極96的接觸孔。 該接觸孔，如藉由PEP於層間絕緣膜104上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜100，104時 即可輕易形成。該蝕刻後光阻圖案被除去。 此外，如使用濺射法於接觸孔之内面上形成障壁金屬層 (鈇與氮化鈥之疊層等）118。繼續，如藉由錢射法於障壁金 屬層118上形成完全填滿接觸孔之金屬層（鎢等）119。 而後，如使用CMP法研磨金屬層119，僅於接觸孔内殘留 金屬層119。殘留於接觸孔内之金屬層119形成接觸插塞。並 藉由濺射法於層間絕緣膜117上形成第三MTJ元件之下部電 極的金屬層（輕等）12〇。 [21] 第三MTJ元件之形成步騾 其次，如圖79及圖80所示，於金屬層120上形成第三MTJ元 件121。第三MTJ元件121係將隧道隔離層及夾著其之兩個強 磁性層作為主要部分構成，如具有圖7所示之構造。 此外，將第三MTJ元件121之下部電極120予以圖案化。 第三MTJ元件121之下部電極120之圖案化，係藉由PEP於下 部電極120上形成光阻圖案後，將該光阻圖案形成掩模，藉 200304144 (65) 發明說明續頁 由RIE蝕刻下部電極120時即可輕易進行。而後光阻圖案被 除去。 而後，使用CVD法形成完全覆蓋第三MTJ元件121之層間絕 緣膜122 。 [22] 配線溝之形成步騾 其次，如圖81所示，於層間絕緣膜122上形成配線溝122A 。本例之配線溝122A係形成讀取/寫入位元線用的溝，並延 伸於Y方向。於配線溝122A之侧面形成提高絕緣功能用之側 壁絕緣層（氮化矽等）。 配線溝122A，如藉由PEP於層間絕緣膜122上形成光阻圖案 ，將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜122時 即可輕易形成。該蝕刻後光阻圖案被除去。 側壁絕緣層於藉由CVD法於整個層間絕緣膜122上形成絕 緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [23] 第七配線層之形成步驟 其次，如圖82所示，如使用濺射法於層間絕緣膜122上、 配線溝122A之内面上及側壁絕緣層上分別形成障壁金屬層 (鋰與氮化鋰之疊層等）123。繼續，如藉由濺射法於障壁金 屬層123上形成完全填滿配線溝122A的金屬層（銅等）124。 而後，如圖83所示，如使用CMP法研磨金屬層124，僅於 配線溝122A内殘留金屬層124。殘留於配線溝.122A内之金屬 層124形成作為讀取/寫入位元線之功能的第七配線層。 此外，藉由CVD法於層間絕緣膜122上形成絕緣層（氮化矽 等）125。並藉由CMP法研磨該絕緣層125，僅使該絕緣層125 200304144 (66) 發明說明續頁 殘留於作為第七配線層之金屬層124上。此外，於層間絕緣 膜122上形成完全覆蓋作為第七配線層之金屬層124的層間絕 緣膜（氧化矽等）126。 [24] 配線溝之形成步騾 其次，如圖84所示，於層間絕緣膜126上形成配線溝127。 本例之配線溝127係形成寫入字元線用的溝，並延伸於X方 向。於配線溝127之側面形成提高絕緣功能用的侧壁絕緣層 (氮化矽等）128。 配線溝127，如藉由PEP於層間絕緣膜126上形成光阻圖案 ，將該光阻圖案形成掩模，並藉由RIE蝕刻層間絕緣膜126 時即可輕易形成。該蝕刻後光阻圖案被除去。 側壁絕緣層128於藉由CVD法於整個層間絕緣膜126上形成 絕緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [25] 第八配線層之形成步驟 其次，如圖85所示，如使用濺射法於層間絕緣膜126上、 配線溝127之内面上及側壁絕緣層128上分別形成障壁金屬層 (姮與氮化鋰之疊層等）129。繼續，如藉由濺射法於障壁金 屬層129上形成完全填滿配線溝127之金屬層（銅等）130。 而後，如圖86所示，如使用CMP法研磨金屬層130，僅於 配線溝127内殘留金屬層130。殘留於配線溝127内之金屬層 130形成作為寫入字元線功能之第八配線層。 此外，藉由CVD法於層間絕緣膜126上形成絕緣層（氮化矽 等）131。並藉由CMP法研磨該絕緣層131，僅使該絕緣層131 殘留於作為第八配線層之金屬層130上。此外，於層間絕緣 200304144 (67) 發明說明續頁 膜126上形成完全覆蓋作為第八配線層之金屬層130的層間絕 緣膜（氧化矽等）132。 [26] 第四MTJ元件之下部電極之形成步驟 其次，如圖87及圖88所示，於層間絕緣膜122，126内形成到 達第三MTJ元件之下部電極120的接觸孔。
該接觸孔，如藉由PEP於層間絕緣膜126上形成光阻圖案， 將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜122，126時 即可輕易形成。該蝕刻後光阻圖案被除去。 此外，如使用濺射法於接觸孔之内面上形成障壁金屬層 (鈦與氮化鈦之疊層等）133。繼續，如藉由濺射法於障壁金 屬層133上形成完全填滿接觸孔之金屬層（鎢等）134。 而後，如使用CMP法研磨金屬層134，僅於接觸孔内殘留 金屬層134。殘留於接觸孔内之金屬層134形成接觸插塞。並 藉由濺射法於層間絕緣膜132上形成第四MTJ元件之下部電 極的金屬層（姮等）135。
[27] 第四MTJ元件之形成步，驟 其次，如圖89及圖90所示，於金屬層135上形成第四MTJ元 件136。第四MTJ元件136係將隧道隔離層及夾著其之兩個強 磁性層作為主要部分構成，如具有圖7所示之構造。 此外，將第四MTJ元件136之下部電極135予以圖案化。 第四MTJ元件136之下部電極135之圖案化，係藉由PEP於下 部電極135上形成光阻圖案後，將該光阻圖案形成掩模，藉 由RIE蝕刻下部電極135時即可輕易進行。而後光阻圖案被 除去。 200304144 (68) 發明說明續頁 而後，使用CVD法形成完全覆蓋第四MTJ元件136之層間絕 緣膜137。 [28] 配線溝之形成步驟 其次，如圖91所示，於層間絕緣膜137上形成配線溝137A 。本例之配線溝137A係形成讀取/寫入位元線用的溝，並延 伸於Y方向。於配線溝137A之側面形成提高絕..緣功能用之側 壁絕緣層（氮化矽等）。 配線溝137A，如藉由PEP於層間絕緣膜137上形成光阻圖案 ，將該光阻圖案形成掩模，藉由RIE蝕刻層間絕緣膜137時 即可輕易形成。該蝕刻後光阻圖案被除去。 側壁絕緣層於藉由CVD法於整個層間絕緣膜137上形成絕 緣膜（氮化矽等）後，藉由RIE蝕刻該絕緣膜即可輕易形成。 [29] 第九配線層之形成步驟 其次，如圖92所示，如使用濺射法於層間絕緣膜137上、 配線溝137A之内面上及側壁絕緣層上分別形成障壁金屬層 (I巨與氮化輕之疊層等）138。繼續，如藉由歲射法於障壁金 屬層138上形成完全填滿配線溝137A的金屬層（銅等）139。 而後，如圖93及圖94所示，如使用CMP法研磨金屬層139， 僅於配線溝137A内殘留金屬層139。殘留於配線溝137A内之 金屬層139形成作為讀取/寫入位元線之功能的第九配線層。 此外，藉由CVD法於層間絕緣膜137上形成絕緣層（氮化矽 等）140。並藉由CMP法研磨該絕緣層140，僅使該絕緣層140 殘留於作為第九配線層之金屬層139上。 最後，如於層間絕緣膜137上形成完全覆蓋作為第九配線 200304144 (69) 發明說明續頁 層之金屬層139的層間絕緣膜（氧化矽等）。 (3) 結語 採用該製造方法可實現讀取區塊由數段堆疊之數個TMR 元件構成，且此等數個TMR元件分別單獨地連接於讀取位 元線的單元陣列構造（1個開關一 nMTJ構造）。 另外，本例於形成配線層時，係採用金屬鑲嵌製程及雙 道金屬鑲嵌製程，不過亦可代之以採用如藉由蝕刻進行配 線層加工的製程。 5. 其他 上述之說明係使用TMR元件作為磁性隨機存取記憶體之 記憶體單元為前提，不過記憶體單元即使使用GMR(大型磁 性電阻）元件，仍可適用本發明，亦即仍可適用各種之單元 陣列構造、讀取作業機制、讀取電路之具體例等。 此外，就TMR元件及GMR元件之構造及構成此等之材料等 ，於應用本發明時亦無特別限定。本例中係說明讀取區塊 内之丁MR元件數量為4個，不過讀取區塊内之TMR元件數量 並不限定於4個，可自由設定。 作為磁性隨機存取記憶體之讀取選擇開關，係說明使用 MOS電晶體、雙極電晶體及二極體’不過亦可使用此寺以 外之開關元件，如MIS (金屬絕緣體半導體）電晶體（含 MOSFET)、MES (金屬半導體）電晶體、接合（Junction)電晶體等 作為讀取選擇開關。 以上，採用本發明可提供具有適於記憶體容量增加之新 型單元陣列構造之磁性隨機存取記憶體及其製造方法。 200304144 (70) 發明說明續頁 圖式之簡單說明 圖1係本發明之磁性隨機存取記憶體之構造例1的相關電 路圖。 圖2係本發明之磁性隨機存取記憶體之構造例1的相關電 路圖。 圖3係本發明之磁性隨機存取記憶體之構造例1之變形例 的相關電路圖。 圖4係本發明之磁性隨機存取記憶體之構造例1的相關剖 面圖。 圖5係本發明之磁性隨機存取記憶體之構造例1的相關剖 面圖 。 圖6係顯示構造例1之TMR元件及其近旁之佈局的平面圖。 圖7係顯示TMR元件之構造例圖。 圖8係顯示TMR元件之構造例圖。 圖9係顯示TMR元件之構造例圖。 圖10係本發明之磁性隨機存取記憶體之構造例2的相關電 路圖。 圖11係本發明之磁性隨機存取記憶體之構造例2的相關剖 面圖 。 圖12係本發明之磁性隨機存取記憶體之構造例2的相關剖 面圖。 圖13係本發明之磁性隨機存取記憶體之構造例3的相關電 路圖。 圖14係本發明之磁性隨機存取記憶體之構造例3的相關電 200304144
發明說明續頁 路圖。 圖15係本發明之磁性隨機存取記憶體之構造例3之變形例 的相關電路圖。 圖16係本發明之磁性隨機存取記憶體之構造例3之變形例 的相關電路圖。 圖17係本發明之磁性隨機存取記憶體之構造例3的相關剖 面圖 。 圖18係本發明之磁性隨機存取記憶體之構造例3的相關剖 面圖 。 圖19係顯示構造例3之TMR元件及其近旁之佈局的平面圖。 圖20係本發明之磁性隨機存取記憶體之構造例4的相關電 路圖。 圖21係本發明之磁性隨機存取記憶體之構造例4的相關剖 面圖 。 圖22係本發明之磁性隨機存取記憶體之構造例4的相關剖 面圖 。 圖23係本發明之磁性隨機存取記憶體之構造例5的相關電 路圖。 圖24係本發明之磁性隨機存取記憶體之構造例5的相關剖 面圖 。 圖25係本發明之磁性隨機存取記憶體之構造例5的相關剖 面圖 。 圖26係本發明之磁性隨機存取記憶體之構造例6的相關電 路圖。 200304144 (72) 發明說明續頁 圖27係本發明之磁性隨機存取記憶體之構造例6的相關剖 面圖 。 圖28係本發明之磁性隨機存取記憶體之構造例6的相關剖 面圖 。 圖29係本發明之磁性隨機存取記憶體之構造例7的相關電 路圖。 圖30係本發明之磁性隨機存取記憶體之構造例7的相關剖 面圖。 圖31係本發明之磁性隨機存取記憶體之構造例8的相關電 路圖。 圖32係本發明之磁性隨機存取記憶體之構造例8的相關剖 面圖 。 圖33係顯示寫入字元線驅動器/接收器之電路例圖。 圖34係顯示寫入位元線驅動器/接收器之電路例圖。 圖35係顯示寫入位元線驅動器/接收器之電路例圖。 圖36係顯示讀取字元線驅動器之電路例圖。 圖37係顯示讀取字元線驅動器之電路例圖。 圖38係顯示行解碼器之電路例圖。 圖39係顯示行解碼器之電路例圖。 圖40係顯TJT f買取電路之電路例圖。 圖41係顯示讀取電路之電路例圖。 圖42係顯示感測放大器&偏壓電路之電路例圖。 圖43係顯示感測放大器之電路例圖。 圖44係顯示參考電位生成電路之電路例圖。 200304144 (73) 發明說明續頁 圖45係顯示運算放大器之電路例圖。 圖46係顯示應用本發明之製造方法之裝置構造圖。 圖47係顯示本發明製造方法之一個步驟的剖面圖。 圖48係顯示本發明製造方法之一個步騾的剖面圖。 圖49係顯示本發明製造方法之一個步騾的平面圖。 圖50係沿著圖49之L — L線的剖面圖。 圖51係顯示本發明製造方法之一個步驟的剖面圖。 圖52係顯示本發明製造方法之一個步騾的剖面圖。 圖53係顯示本發明製造方法之一個步驟的剖面圖。 圖54係顯示本發明製造方法之一個步驟的剖面圖。 圖55係顯示本發明製造方法之一個步驟的剖面圖。 圖56係顯示本發明製造方法之一個步驟的剖面圖。 圖57係顯示本發明製造方法之一個步驟的平面圖。 圖58係沿著圖57之LVIII — LVIII線的剖面圖。 圖59係顯示本發明製造方法之一個步驟的平面圖。 圖60係沿著圖59之LX—LX線白勺剖面圖。 圖61係顯示本發明製造方法之一個步驟的剖面圖。 圖62係顯示本發明製造方法之一個步騾的剖面圖。 圖63係顯示本發明製造方法之一個步驟的剖面圖。 圖64係顯示本發明製造方法之一個步驟的剖面圖。 圖65係顯示本發明製造方法之一個步驟的剖面圖。 圖66係顯示本發明製造方法之一個步驟的剖面圖。 圖67係顯示本發明製造方法之一個步驟的平面圖。 圖68係沿著圖67之LXVIII —LXVIII線白勺剖面圖。 200304144 (74) 發明說明續頁 圖69係顯示本發明製造方法之一個步騾的平面圖。 圖70係沿著圖69之LXX —LXX線的剖面圖。 圖71係顯示本發明製造方法之一個步驟的剖面圖。 圖72係顯示本發明製造方法之一個步驟的剖面圖。 圖73係顯示本發明製造方法之一個步騾的剖面圖。 圖74係顯示本發明製造方法之一個步驟的剖面圖。 圖75係顯示本發明製造方法之一個步騾的剖面圖。 圖76係顯示本發明製造方法之一個步驟的剖面圖。 圖77係顯示本發明製造方法之一個步驟的平面圖。 圖78係沿著圖77之LXXVIII —LXXVIII線的剖面圖。 圖79係顯示本發明製造方法之一個步驟的平面圖。 圖80係沿著圖79之LXXX—LXXX線白勺剖面圖。 圖81係顯示本發明製造方法之一個步驟的剖面圖。 圖82係顯示本發明製造方法之一個步驟的剖面圖。 圖83係顯示本發明製造方法之一個步驟的剖面圖。 圖84係顯示本發明製造方法之一個步驟的剖面圖。 圖85係顯示本發明製造方法之一個步驟的剖面圖。 圖86係顯示本發明製造方法之一個步驟的剖面圖。 圖87係顯示本發明製造方法之一個步騾的平面圖。 圖88係沿著圖87之LXXXVIII —LXXXVIII線的剖面圖。 圖89係顯示本發明製造方法之一個步驟的平面圖。 圖90係沿著圖89之XL —XL線的剖面圖。 圖91係顯示本發明製造方法之一個步驟的剖面圖。 圖92係顯示本發明製造方法之一個步驟的剖面圖。 200304144 (75) 發明說明續頁 圖93係顯示本發明製造方法之一個步騾的平面圖。 圖94係沿著圖93之XCIV —XCIV線的剖面圖。 圖95係顯示構造例1之變形例的電路圖。 圖96係顯示構造例1之變形例的電路圖。 圖97係顯示構造例1之變形例的剖面圖。 圖98係顯示構造例1之變形例的剖面圖。 圖99係顯示構造例1之變形例的剖面圖。 圖100係顯示構造例1之變形例的剖面圖。 圖101係顯示構造例2之變形例的電路圖。 圖102係顯示構造例2之變形例的剖面圖。 圖103係顯示構造例2之變形例的剖面圖。 圖104係顯示構造例2之變形例的剖面圖。 圖105係顯示構造例2之變形例的剖面圖。 圖106係顯示構造例3之變形例的電路圖。 圖107係顯示構造例3之變形例的電路圖。 圖108係顯示構造例3之變形例的剖面圖。 圖109係顯示構造例3之變形例的剖面圖。 圖110係顯示構造例3之變形例的剖面圖。 圖111係顯示構造例3之變形例的剖面圖。 圖112係顯示構造例4之變形例的電路圖。 圖113係顯示構造例4之變形例的剖面圖。 圖114係顯示構造例4之變形例的剖面圖。 圖115係顯示構造例4之變形例的剖面圖。 圖116係顯示構造例4之變形例的剖面圖。 200304144 發明說明續頁 (76) 圖式代表符號說明 11 12 23A-l?23A-n 23B-l,23B-n 24- 1，24-η 25- 1, 25-η 29Α 29Β
29C 29Β2 29Β3, 29Β31，29Β32,29Β33, 29Β34 29Β11，29Β12, 29Β13,29Β14 41，51 42Α，42Β, 42C, 42D，42Ε，42F，62Α 52 53 54 55 56Α 56Β 57, 65, 88, 113, 128 58, 69, 75, 79, 86, 93, 100, 104, 117, 122, 126, 132, 137 60, 75Α，87, 100Α，112, 122Α，127, 記憶體單元陣列 TMR元件 寫入字元線驅動器 讀取字元線驅動器 寫入字元線接收器 列解碼器 電路區塊 讀取電路 行選擇開關 選擇器 輸出緩衝器 感測放大器&偏壓電路 半導體基板 接觸插塞 元件分離絕緣層. 閘極絕緣膜^ 閘極 罩蓋絕緣膜 源極區域 汲極區域 側壁絕緣層 層間絕緣膜 配線溝 200304144 (77) 發明說明續頁 137A 61，66, 76, 89, 94, 101，114, 118, 123， 障壁金屬層 129, 133, 138 62, 67, 71，72, 77, 91，95, 96, 102, 115, 金屬層 119, 120, 124, 130, 134, 135, 139 62B 第一配線 68, 78, 92, 103, 116, 125, 131，140 絕緣層 73 第一 MTJ元件 97 第二MTJ元件 121 第三MTJ元件 136 第四MTJ元件 ADI, AD2, AD3, AD4, AD5, AD6， AND閘電路 AD7, AD8, AD9 bCA0，Bcal，CA0，CAl 行位址信號 BL1 〜BL4 讀取/寫入位元線 Bkll 區塊 Bkln 讀取區塊·- CSL，CSLl，CSLj 行選擇線信號 DLl，DLj 解碼線 INV1, INV2, INV3, INV4? INV55 反向器 INV6，INV7, INV8 MTJ1, MTJ2.MTJ3, MTJ4 TMR元件 NA1 〜6，NA10，NA11，NA13 NAND閘電路 OP 運算放大器 QN11，QN15, QN17, QN19, QN20 N通道M0S電晶體 200304144 (78) QP5, QP6, QP9, QP10, QP11，QP12, QP13，QP14，QP15 〜19
RSW RWL1，RWL2，RWL3
S/A SL1，SLi
VC
VDD vss WWL1 〜WWL4 發明說明續頁 P通道MOS電晶體 讀取選擇開關 讀取字元線 感測放大器 源極線 翻' 位電位 電源端子 接地端子 爲入半兀線

Claims (1)

  1. 200304144 拾、申請專利範圍 1. 一種磁性隨機存取記憶體，其包含： 記憶體單元，其堆疊在載台上，使用一磁阻效應來 儲存資料； 一讀取選擇開關，其共同連接到各記憶體單元之一 端；及 位元線，其對應於該記憶體單元來配置，並延伸在 一第一方向上， 其中各記憶體單元均具有另一端來獨立連接到各條 位元線，且此等位元線在讀取模式中為彼此電性隔離。 2. 如申請專利範圍第1項之記憶體，其中該讀取選擇開關 係配置在此等記憶體單元的正下方。 3. 如申請專利範圍第1項之記憶體，進一步包含接觸插塞 ，其分別連接此等記憶體之一的一端到該讀取選擇開 關，且該接觸插塞彼此重疊。 4. 如申請專利範圍第1項之記憶體，進一步包含一延伸在 第一方向上的源極線，並連接到該讀取選擇開關。 5. 如申請專利範圍第4項之記憶體，進一步包含： 一電源供應端；及 一行選擇開關，其連接在該源極線與該電源供應端 之間。 6. 如申請專利範圍第4項之記憶體，進一步包含連接到該 讀取選擇開關的一控制端之一讀取字元線，且其延伸 在垂直於該第一方向之一第二方向上。 200304144 申請專利範圍績頁 7. 如申請專利範圍第6項之記憶體，其中該讀取選擇開關 係由一列位址信號所控制。 8. 如申請專利範圍第1項之記憶體，進一步包含連接到該 項取运擇開關的'一項取今元線’且其延伸在垂直於該 第一方向之一第二方向上。 9. 如申請專利範圍第8項之記憶體，進一步包含連接到該 讀取選擇開關的一控制端之一解碼線，且其延伸在該 第一方向上。 10. 如申請專利範圍第9項之記憶體，其中該讀取選擇開關 係由一行位址信號所控制。 11. 如申請專利範圍第1項之記憶體，進一步包含： 一讀取電路；及 一行選擇開關，其連接在該位元線與該讀取電路之 間。 12. 如申請專利範圍第11項之記憶體，其中該讀取選擇開關 及該行選擇開關執行相同的作業。 13. 如申請專利範圍第11項之記憶體，其中該讀取電路係由 :對應於該位元線所配置的感測放大器.，以及對應於 該感測放大器所配置的輸出緩衝器所構成。 14. 如申請專利範圍第11項之記憶體，其中該讀取電路係由 :對應於該位元線所配置的感測放大器、一輸出該感 測放大器的一資料的輸出緩衝器及連接在該感測放大 器及該輸出緩衝器之間的一選擇器所構成。 15. 如申請專利範圍第1項之記憶體，進一步包含一寫入位 200304144 申請專利範圍續頁 元線驅動器/接收器，其係連接到每條此等位元線之兩 端來在對應於寫入資料的一方向上流動一寫入電流到 該位元線。 16. 如申請專利範圍第1項之1己憶體’其中該位元線係做為 讀取位元線及寫入位元線。 17. 如申請專利範圍第1項之記憶體，進一步包含-對應於該 記憶體單元所配置的寫入字元線，且其延伸在垂直於 該第一方向之一第二方向上。 18. 如申請專利範圍第17項之記憶體，其中每條此等寫入字 元線係配置在該記憶體單元中相對應的一個之一侧上。 19·如申請專利範圍第1項之記憶體，進一步包含區塊選擇 開關，其每個連接在該記憶體單元的相對應的一個之 另一端及該位元線中相對應的一條之間。 20. 如申請專利範圍第19項之記憶體，其中該區塊選擇開關 係由一列位址信號所控制。 21. 如申請專利範圍第19項之記憶體，其中該讀取選擇開關 及該區塊選擇開關執行相同的作業。 22. 如申請專利範圍第1項之記憶體，其中 此等記憶體單元構成一個讀取區塊，及.. 此等記憶體單元的資料係同時讀取。 23. 如申請專利範圍第1項之記憶體，其中每個此等記憶體 單元係由一磁性記憶體元件所形成，其包含：一具有 一固定磁化方向之引線層、一磁性化方向根據寫入資 料改變的儲存層及一配置在該引線層與該儲存層之間 200304144 申請專利範圍續頁 的一隧道隔離層。 24. 如申請專利範圍第23項之記憶體，其中該磁性記憶體元 件之簡易磁性化的一軸心係指向垂直於該第一方向的 一第二方向上。 25. 如申請專利範圍第1項之記憶體，其中該讀取選擇開關 係由：一 MIS (金絕半）電晶體、一 MES (金半）電晶體、一 接面電晶體、一雙極電晶體及一二極體中的一個所形 成。 26. —種磁性隨機存取記憶體，其包含： 記憶體單元，其堆疊在載台上，使用一磁阻效應來 儲存資料； 一讀取選擇開關，其共同連接到此等記憶體單元中 每一個的一端；及 位元線，其對應於該記憶體單元來配置，並延伸在 一第一方向上， 其中每個此等記憶體單元具有另一個端來獨立地連 接到此等位元線中的一條，且該記憶體單元的儲存資 料係根據流動在此等位元線中的電流方向來決定。 27. 如申請專利範圍第26項之記憶體，其中該讀取選擇開關 係配置在此等記憶體單元的正下方。 28. 如申請專利範圍第26項之記憶體，進一步包含接觸插塞 ，其每個連接此等記憶體單元之一的一端到該讀取選 擇開關，且該接觸插塞彼此重疊。 29. 如申請專利範圍第26項之記憶體，進一步包含一延伸在 200304144 申請專利範圍績頁 第一方向上的源極線，並連接到該讀取選擇開關。 30. 如申請專利範圍第29項之記憶體，進一步包含： 一電源供應端；及 一行選擇開關，其連接在該源極線與該電源供應端 之間。 31. 如申請專利範圍第29項之記憶體，進一步包含連接到該 讀取選擇開關的一控制端之一讀取字元線，且其延伸 在垂直於該第一方向之一第二方向上。 32·如申請專利範圍第31項之記憶體，其中該讀取選擇開關 係由一列位址信號所控制。 33. 如申請專利範圍第26項之記憶體，進一步包含連接到該 讀取選擇開關的一讀取字元線，且其延伸在垂直於該 第一方向之一第二方向上。 34. 如申請專利範圍第33項之記憶體，進一步包含連接到該 讀取選擇開關的一控制端之一解碼線，且其延伸在該 第一方向上。 35. 如申請專利範圍第34項之記憶體，其中該讀取選擇開關 係由一行位址信號所控制。 36. 如申請專利範圍第26項之記憶體，進一步包含： 一讀取電路；及 一行選擇開關，其連接在該位元線與該讀取電路之 間。 37. 如申請專利範圍第36項之記憶體，其中該讀取選擇開關 及該行選擇開關執行相同的作業。 200304144 申請專利範圍績頁 38. 如申請專利範圍第36項之記憶體，其中該讀取電路係由 :對應於該位元線所配置的感測放大器，及對應於該 感測放大器所配置的輸出緩衝器所構成。 39. 如申請專利範圍第36項之記憶體，其中該讀取電路係由 :對應於該位元線所配置的感測放大器、一輸出該感 測放大器的一資料的輸出緩衝器及連接在該感測放大 器及該輸出緩衝器之間的一選擇器所構成。 40. 如申請專利範圍第26項之記憶體，進一步包含一寫入位 元線驅動器/接收器，其係連接到每條此等位元線之兩 端來在對應於寫入資料的一方向上流動广寫入電流到 該位元線。 41. 如申請專利範圍第26項之記憶體，其中該位元線係做為 讀取位元線及寫入位元線。 42. 如申請專利範圍第26項之記憶體，進一步包含對應於該 記憶體單元所配置的寫入字元線，且其延伸在垂直於 該第一方向之一第二方向上。 43. 如申請專利範圍第42項之記憶體，其中每條此等寫入字 元線係配置在該記憶體單元中相對應的一個之一側上。 44. 如申請專利範圍第26項之記憶體，進一步包含區塊選擇 開關，其每個連接在該記憶體單元的相對應的一個之 另一端及該位元線中相對應的一條之間。 45. 如申請專利範圍第44項之記憶體，其中該區塊選擇開關 係由一列位址信號所控制。 46. 如申請專利範圍第44項之記憶體，其中該讀取選擇開關 200304144 申請專利範圍績頁 及該區塊選擇開關執行相同的作業。 47. 如申請專利範圍第26項之記憶體，其中該記憶體單元構 成一個讀取區塊，且該記憶體單元的資料為同時讀取。 48. 如申請專利範圍第26項之記憶體，其中每個此等記憶體 單元係由一磁性記憶體元件所形成，其包含：一具有 一固定磁化方向之引線層、一磁性化方向根據寫入資 料改變的儲存層及一配置在該引線層與該儲存層之間 的一隧道隔離層。 49. 如申請專利範圍第48項之記憶體，其中該磁性記憶體元 件之簡易磁性化的一軸心係指向垂直於該第一方向的 一第二方向上。 50. 如申請專利範圍第26項之記憶體，其中該.讀取選擇開關 係由：一 MIS電晶體、一 MES電晶體、一接面電晶體、 一雙極電晶體及一二極體中的一個所形成。 51. —種磁性隨機存取記憶體，其包含： 第一及第二記憶體單元，其係堆疊來使用一磁阻效 應以儲存資料； 一讀取選擇開關，其連接到該第一及第二記憶體中 每一個的一端； 一第一位元線，其連接到該第一記憶體單元的另一 個端；及 一第二位元線，其連接到該第二記憶體單元的另一 個端， 其中該第一及第二位元線在讀取模式中係電性隔離。 200304144 申請專利範圍續頁 52. —種磁性隨機存取記憶體，其包含： 第一及第二記憶體單元，其係堆疊來使用一磁阻效 應以儲存資料； 一讀取選擇開關，其連接到該第一及第二記憶體中 每一個的一端； 一第一位元線，其連接到該第一記憶體單元的另一 個端；及 一第二位元線，其連接到該第二記憶體單元的另一 個端， 其中該第一記憶體單元的一儲存資料係根據流動在 該第一位元線上的一電流方向來決定，而該第二記憶 體單元的一儲存資料係根據流動在該第二位元線上的 一電流方向來決定。 53. —種磁性隨機存取記憶體的讀取方法，該磁性隨機存 取記憶體具有彼此堆疊且使用一磁阻效應來儲存資料 的記憶體單元所形成的讀取區塊，以及對應於該記憶 體單元所配置的感測放大器，其包含： 同時且獨立地供應一讀取電流到該讀取區塊中的記 憶體單元； 基於該謂取電流來由該感測放大器檢測該記憶體早 元的資料；及 同時輸出該感測放大器的資料。 54.如申請專利範圍第53項之方法，其中該記憶體單元的資 料係由該感測放大器所獨立地檢測。 200304144 申請專利範圍績頁 55.如申請專利範圍第53項之方法，其中 每個此等記憶體單元的另一個端為短路，及 該讀取電流由一側流動到每個此等記憶體單元的另 一側 。 56. 如申請專利範圍第53項之方法，其中該感測放大器比較 由該讀取電流所產生的一讀取電位與一參考電位，藉 此檢測該記憶體單元的該資料。 57. 如申請專利範圍第56項之方法，其中該參考電位係使用 一阻抗元件來產生，其與該記憶體單元具有相同的結 構。 58_如申請專利範圍第53項之方法，其中當要讀取該記憶體 單元的該資料時，係施加一接地電位到每個此等記憶 體單元的一端。
    59. 如申請專利範圍第53項之方法，其中當該記憶體單元的 該資料並未讀取時，每個此等記憶體單元的一端係設 定在一短路狀態，而另一個端係設定在一漂浮狀態。 60. —種磁性隨機存取記憶體之讀取方法，該磁性隨機存 取記憶體具有彼此堆疊且使用一磁阻效應來儲存資料 的記憶體單元所形成的一讀取區塊，以及對應於該記 憶體單元所配置的感測放大器，其包含： 同時且獨立地供應一讀取電流到該讀取區塊中的記 憶體單元； 基於該I買取電流來由該感測放大器檢測該記憶體单 元的資料；及 200304144 申請專利範圍績頁 選擇性地輸出此等感測放大器中的資料之一。 61. 如申請專利範圍第60項之方法，其中該記憶體單元的該 資料係由該感測放大器所獨立地檢測。 62. 如申請專利範圍第60項之方法，其中 每個此等記憶體單元的另一個端為短路，及 該讀取電流由一側流動到每個此等記憶體單元的另 一側 〇 63. 如申請專利範圍第60項之方法，其中該感測放大器比較 由該讀取電流所產生的一讀取電位與一參考電位，藉 此檢測該記憶體單元的該資料。 64. 如申請專利範圍第63項之方法，其中該參考電位係使用 一阻抗元件來產生，其與該記憶體單元具有相同的結 構。 65. 如申請專利範圍第60項之方法，其中當要讀取該記憶體 單元的該資料時，係施加一接地電位到每個此等記憶 體單元的一端。 66. 如申請專利範圍第60項之方法，其中當該記憶體單元的 該資料並未讀取時，每個此等記憶體單元的一端係設 定在一短路狀態，而另一個端係設定在一漂浮狀態。 67. —種磁性隨機存取記憶體的製造方法，其包含： 形成一讀取選擇開關在一半導體基板的一表面區域 中； 在該讀取選擇開關上形成一第一寫入字元線，其延 伸在一第一方向上； 200304144 申請專利範圍績頁 形成一第一 MTJ (磁性隧道連接）元件，其直接位在該 第一寫入字元線之上； 在該第一 MTJ元件的正上方形成一第一讀取/寫入位元 線，其係接觸於該第一 MTJ元件，並延伸在垂直於該第 一方向的一第二方向上； 形成一第二寫入字元線，其延伸在該第一方向上， 並位在該第一寫入字元線的正上方； 形成一第二MTJ元件，其直接位在該第二寫入字元線 之上；及 形成一第二讀取/寫入位元線，其位在該第二MTJ元件 的正上方，其係接觸於該第二MTJ元件，並延伸在該第 二方向上， 其中在該第一及第二寫入字元線，與該第一及第二 讀取/寫入位元線之外，至少在MTJ之下的金屬線係由一 金屬鑲嵌方法所形成。 68. 如申請專利範圍第67項之方法，其中在該第一及第二寫 入字元線，與該第一及第二讀取/寫入位元線之外，至 少在MTJ之下的金屬線係由在一絕緣層中形成一内連線 溝渠、形成一金屬層來完全地填入該内連線溝渠，並 移除在該内連線溝渠中之外的該金屬層之步驟所形成。 69. 如申請專利範圍第68項之方法，進一步包含在形·成該金 屬層之前，來形成一障壁金屬層的步驟。 70. 如申請專利範圍第69項之方法，進一步包含以下步騾： 在形成該障壁金屬層之前，在該内連線溝渠的一側表 -11 - 200304144 申請專利範圍績頁 面上形成一側壁絕緣層，並在移除在該内連線溝渠之 外的該金屬層之後，形成與在該金屬層上的側壁絕緣 層由相同材料所製成的一覆蓋絕緣層。 71.如申請專利範圍第70項之方法，其中該側壁絕緣層及該 覆蓋絕緣層係由氮化矽所製成。
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