TW200301922A - Semiconductor power device and method of formation - Google Patents
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Description
20031922
玖、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 先前申請案參考資料
本申明案已於2001年11月30日向美國提出申請,申請宰 號為 09/998,507。 N
發明領I 本發明係廣泛關於一種半導體形成方法,具體而言,係 關於一種金屬氧化半導體(MQS)功率裝置及其形成方法。$ 發明背t 一種形成高功率金屬氧化半導體(M〇s)裝置的技術係使 用一半導體裝置上形成於一層厚金屬化(功率金屬),以浐 供電流予半導體裝置電路。功率金屬能有效地減少開啟: 阻⑽十排除非線性之轉換、增加熱容量形㈣㈣t ^ 為’以及改善電流運載能力及半導體裝置之電遷移可靠性' 圖1為先前技術功率金屬結構9八及叩之示意圖。功 屬結構9A及9B包含—厚銅膜9、—種子層认―形成於—二 化f 6之上黏著/障壁層7°功率金屬結構9A及9时過焊執門 口】0、11及12經由互連3、4及5電耗合至半導”7:; 中所示’互連2上並未具有焊墊開口,亦即並^有互1 接觸於功率金屬結構。從而,部 有連兒 疊可作為將互連2與功率全屬姓槿。¥ 6與互連2相重 午至為結構9Α電絕緣之用。 然而,鈍化層6與功率金屬結構9 熱膨脹㈣(CTE)之差異會以 ㈣膜應力及 6之間存有切應力一二 承受之破裂強度時,將造成純 過鈍化層6所能 曰6之衣縫或瑕疵X,這些瑕 20031922
(2) 疵可能導致互連2與功率金屬結構9八之間電連接之短路。 在較極端之情況下,切應力亦同時造成下方互連2的側向切 應力。切應力係因功率銅金屬結構之收縮所引起,如圖中 向里Al、A2、A3及A4所示。尤其以功率金屬結構从及9b 的邊緣區域為應力最大之處,應力並由邊緣區域向功率金 屬結構9A及9B的中心區域逐漸遞減。部分瑕疵可於可靠度 檢驗後被檢測出,視瑕疵之程度而定,可能於預燒二 ^試或最後測試時被檢驗出,但在此種情況下良率將受到 影響。如果瑕疵未被檢測出,可能會成為良率方面的危險 以及可靠度之問題。習知技術用來減少功率金屬造成之切 應力的方法係減少功率金屬膜之厚度 '然而,目此種方法 較未被採用,係因其否定了前述有關功率金屬之優點。 圖示簡述 ^由以下發明之詳細說明配合圖示中之符號所對照之說 明’可清楚瞭解本發明之特徵及優點: 圖丄為習知形成於—半導體裝置上之功率金屬結構之剖 面圖。 圖2至圖9為本發明之―實施例中功率金屬結構及其形成 :之不意圖’其中功率金屬結構將位於功率金屬結構與 在,、下方之鈍化層之間之應力緩衝層併入; 圖:至圖13為本發明之另一實施例中功率金屬結構及其 /成方法之不意圖,其中功率全屬 、甲刀手至厲、、、口構將位於相鄰片段功 率至屬結構之間之設計導入狹缝併入;以及 圖14及圖15為切削應變與功率金屬結構厚度變化關係之 20031922 ⑺ I發明’說.啜繽買 數值模擬圖。 70件僅為簡易而清楚 例如’部分圖示中之 ’以協助對於本發明 4知該項技藝者應可瞭解圖示中之 說明而設,並非依據實際比例繪製。 兀件相較於其他元件可能為局部放大 實施例之瞭解。 ±本發明提供—種方法及結構’帛來減少形成於一半導俨 率金屬結構引發之切應力所伴隨而來之瑕/ :項二:金屬結構係由銅、鎳及金所構成'然而,熟知 所知悉之其他種類之導電金屬亦得使用為該功 率金屬結構之材料。 ::日:之發明者發現功率金屬結構所產施加 之良率及可靠度。因",在-實施例中, τ :月女層形成於功率金屬結構與鈍化層之間,該聚亞 =¼用來作為—緩衝層’以降低兩薄膜間之應力。在 施例中’功率金屬結構係形成於—狹缝之中。該狹 =較大之—功率金屬結構區分為較小的兩區段,可降低 有全部應力。具有狹缝結構之功率金屬結構相較於具 =厚度之連續性功率金屬結構“,可於其下方之薄 膜間產生較小尖峰應力。 以下將就本發明之每价μ _ / 男、&例’配合相對應之圖示作一完整 =之說明。圖2為局部半導體裝置2⑼之剖面圖。如圖2 被二半導禮裝置200包含最上層互連22、23、24及25,其 以覆盍一半導體裝置基板2〇。本說明書中使用最 (4) (4)20031922 發明說朝繽頁 上層互連層來> + , 八帝 衣不一在攻上層鈍化層形成前且在下方層間 介= (ILD)層、通道及互連形成後所形成的互連層。基於簡 圖式之目的,已省略有關半導體基板20的圖解細節。然 …、杂此項技藝者應能知悉半導體基板20可包含一或數 層層間介電層、通道及互連等,以及主動或被動之裝置, {歹丨]士口電晶體、記憧晌、 _ οσ _ _ .. 圖所示已在半導體裝置基板20上形成一鈍化層3〇。 ,一特定具體實施例巾’純層⑽含利用電漿辅助化學 孔^ /儿積法(PECVD)所形成之二氧化碎硬罩幕層,一利用 化予氣相’儿積法(CVD)所形成之磷矽玻璃(psG)層位於該 气匕夕硬罩幕層之上,以及一利用化學氣相沉積法形成 之^化矽層位於該磷矽玻璃層之上。該氮化矽層與該磷矽 玻螭層相加之厚度係約於3 〇〇至9〇〇毫微米範圍之間,而該 更罩幕層之厚度係約於丨〇〇至3 〇〇毫微米範圍之間。鈍化層 利用傳統微影技術而被圖樣化,並且使用之圖案係使 用傳統之黃光製程以及傳統之電漿蝕刻或對介電層之濕式 ”兒蝕刻製程而被蝕刻,用以界定鈍化層開口 32,以曝霖 互連23、24和25之一部份。 圖4進一步顯示圖3中之半導體裝置基板於沉積、圖樣化 、蝕刻一聚亞烯胺層後,於鈍化層30上形成一應力緩衝結 構4〇。在一實施例中,該聚亞烯胺層係一覆有以傳統旋轉 塗佈製程塗佈之聚亞烯胺膜的光可成像層,其厚度約為3 至6 μηι。接著利用傳統顯影技術或蝕刻製程於該聚亞烯胺 (5) 20031922
層上界定聚亞烯胺應力缓衝特徵(應力緩衝)4〇 ◦如果有需 要,可將應力緩衝層40以攝氏溫度350度以上之溫度烘烤而 以釋放揮發性的有機物質以及水氣n於應力緩衝層 40形成之後,互連23、24及25曝露於外界表面上之有機^ 餘物可利用電漿灰化製程加以去除。 1更應力緩衝層不會實際上 可調整應力緩衝層40的大小
接觸到與互連23、24及25,藉以最小化之尺寸可設計使材 料相互影響。或者’可調整應力緩衝層4〇的大小,使應力 缓衝層形成於互連23、24及25之—部分上以提供增加的應 力保護。在—實施例中’應力缓衝層4〇係一形成於鈍化層 上之連續性結構。以—實施例中,應力緩衝層利僅形成 於純化層上之特定區域’相對應或形成為分離的圖案,例 如’島型”、”條狀"或任何形狀’以減少應力或確保功率金 f結構與互連^接觸。此外,亦可㈣種不同材料取代
〜亞:來形成應力缓衝層40。例如,使用其他有機材料 安(enZ〇cyclobutene)或 PB〇(p〇lyben取㈣。等。 二::明人知悉純化層之尖峰(最大)切應力係發生於 力羊處。構的邊緣區域’而材料 壞則通常發生於最大切應力 ::…之破 金屬結構 應'力強度則文到功率 明中❼广 厚度)之影響。因此,於本發 月中开/成-應力緩衝結構40的優點 緣係位於應力緩衝層40之上,以至=、、.。構之-聚亞烯胺層之上’而非純化層上。二 作用於 純化層相當柔軟且 :4雨胺相比, 仕‘刀卜皁乂勿發生破裂情形。 -10 - (6) 20031922 發明說朝續裹 圖5為圖4中之壯职# 及錄不思 置基板於形成一黏著/障壁層50 及-種子層52後之剖面圖。在—實施例 二: 板,接者利用傳統濺鍍沉 先我鍍π球基 實施射1著#黏著/障壁層50。在一 層外係由敛嫣合金構成’苴厚戶約在 一毫微米之間。在另一實施例中,障壁層5= 虱化鈦、釩化鎳、鉻或其組 3 之後,種早层ο 1 於况積β者/障壁層50 ,後種卞層52被沉積於曝露在外的基 施例中,種+屏$9总 心 上 在一貫 厂…, 利用濺鍍沉積製程形成之銅膜,Α =在450至_毫微米之間。在另一實施例中,复、:
电孟屬(例如金)亦可用來形成種子層。一般 ^ V 洗、黏著/障壁層5 〇之、'”生 又σ ’機鍍預 及種子層52之沉積係Μ 衣私狹縫中連續進行’然而此並非本發明之 :门- 介於聚亞稀胺固化與黏著/障壁層 未。視 週期或如有需要,亦可實施脫水洪烤步驟==時間 層=入之水氣。若未充分去除聚亞稀胺的過量=緩衝 後 '績冒辱致功率金屬結構分層化(delammatlon)。飞則 圖6為圖5中之半導體裝置基板之剖面圖,用以 角中祝明半導體基板上光阻層60之圖樣化,以界定一步圖 。光阻層6G之厚度較其後沉積之功率 ,ϋ 62 金屬膜之产声的蜀勝為&(通常功率 ㈣之厗度約在4至40叫之間)。用以界定開口 + 化製程係傳統製程。為了增加光阻層之厚度,士回案 數道光阻塗佈及烘烤步驟。如圖6所示,開⑽將^使用 層52之一部分。 *路種子 圖7為圖6中之半導體裝置基板於開口 62中形增 乂 一導電興 20031922 (力率至屬)膜7 〇後之剖面圖D在一實施例中,功率金屬膜 , 利用傳統電鍍·製程形成之銅膜。或者,亦可用非電 鍍之方式來沉積功率金屬膜7〇。功率金屬膜7〇亦可使用金 或’、、他σ孟,例如鎂、銦、錫、鉻、鋅、碳、鍅、免、鎳 、鐵、鈮或相類似之元素。在另一實施例中,功率金屬膜 可匕3夕層導電材料,如銅、鎳、金,或銅、鎳、鈀或其
組合。根據一具體實施例,功率金屬膜7〇係一銅膜,其厚 度約在4至25 pm之間。 /圖為圖7中之半導體裝置基板於去除圖案化之光阻層6〇 '】面圖圖案化之光阻層6 0可經由傳統之光阻剝除製 程加以去除。例如,使用一含氧之電漿灰化製 : 學剝除製程。 ' 匕
八圖9為圖8中之半導體裝置基板於去除種子層5 2之殘留部 刀以及黏著/障壁層50,並形成功率金屬結構90後之剖面圖 。在一實施例中,可使用亞氯酸銅或高硫酸銅作為蝕刻劑 ’利用一酸液噴洗工具或一擾動浸泡之方式來去除銅種子 層52。接著,可利用熱過氧化氫剝除黏著/障壁層5〇之曝霖 部份。在另一實施例中,經稀釋之硫酸液可同時用來去除 殘留於表面之氧化銅,而一含氧之灰化製程步驟可同時^ 來清潔曝露之聚亞烯胺表面,以減少漏電。 基於以下數項理由,配合應力緩衝層40使用之功率厶 二構9〇優於先前技術功率金屬結構◦第一,應力緩衝層4〇 減輕=其了方鈍化層30、互連22至25、及半導體基板二的 功率金屬結構切應力效應。切應力降低會相對應降低應力 引發之瑕疵,例如,鈍化層破裂,如圖丨所標示之瑕疵^。 應力緩衝層40改善晶圓良率與裝置之可靠度,以避免功率 -12- 20031922 ⑻ 發明說朝繽翼 至屬結構及其下互連間之電短路。此外,聚亞烯胺之應力 綾衝層40使主動裝置(未顯示)之佈局設計得以包含位於焊 線墊區域下方部分之位置,如圖9中焊線92所示。應力緩衝 層40利用功率金屬結構與鈍化層間之緩衝,保護下方脆弱 的ILD層間;丨電層,以避免熱音(Therm〇s〇nic)焊線造成之 破壞。主動裝置上焊墊的設計可能性可改善佈局效率,降 低晶片成本,並進一步降低裝置之開啟電阻。 應力緩衝層40亦平坦化表面拓樸,可減少種子層5〇時金 屬斜向瑕疵之形成(如圖丨中瑕疵γ所示)。斜向瑕疵¥係由於 殘餘之障壁金屬層50擠入鈍化層3〇之縫隙中引發。若於障 壁金屬層的蝕刻期間無法完全去除斜向瑕疵γ,可能會使 鄰接功率金屬結構之間發生電短路。應力緩衝層4〇可覆蓋 並避免障壁金屬層5 0擠入鈍化層3 〇之缝隙中。 圖1 0至圖1 3為本發明另一實施例之示意圖。藉由將功率 金屬結構分割成區段,以降低功率金屬結構之應力,其中 藉由種子層及障壁層之未去除部分以提供每段區段之間的 各個功率金屬結構仍保持電性電連續性。圖1〇所示的剖面 圖包含基板100、互連102、103、104、105、鈍化層1〇3〇 、黏著/障壁層1050及種子層1052,類似於前文參考圖二至 圖9所說明之基板20、互連22至25、鈍化層3〇、黏著/障壁 層50及種子層52。 如圖ίο所示,黏著/障壁層1050沉積於鈍化層1〇3〇及互連 102至105之上,而種子層1052沉積於黏著/障壁層丨〇5〇之上 。接著,於沉積種子層1〇52之後,將基板圖樣化以形式光 -13 - ⑼ 發明說_繽頁 阻特徵1060、1064、1066之圖幸。 材料及夢浐比士 形成先阻特徵所使用的 衣矛壬白相似於前文參考圖6中所 a ^ -,α 口宁所柄述之用於形成光 阻S 60的材料及製程。 屬姓拔八~、 竹铽1U64將其後沉積之功率金 、、、口構刀副為藉由開口 1 〇 6 1所《 转ηιπ… 界疋的二個較小區段,光阻 率㈣結Γ區隔出其後沉積之功率金屬結構與其鄰接功 現在請參考圖U,於開口 及1 062中沉積一導電膜, 库曰以形成導電結構1〇9 久iuw。形成結構1〇91及1〇92所使 用的之材料及製程皆相似 / 、 、(月j文芩考圖7中所描述之用 :形成功率金屬膜7〇之材料及製 層1060、1()64、t圖12所不,將光阻 牙、以曝乾種子層1 0 5 2之一部分。 去除之製程相似於之前文炎 、、 >考圖8中所描述光阻層go之去 除方式。 口月茶考圖1 3 ’利用前;出、闻。丄Λ /、 〜圖9中去卩示種子層部分5 2及黏著 ’睛:〇部分相似之製程與化學藥劑,將經選擇後殘留曝 。之種子層1052 σρ刀及黏著/障壁層1〇5〇部分加以去除。铁 而’與先前技術不同的是,本發明實施例中使用的較佳: 式’利用嶋之濕屬性或巨觀上料(一―)效庫, 只去除以至少最小距離W間隔之導電構件之間的種子層 1052及‘著/障壁層1〇5〇部份。此最小距離w被鄰接導電結 構間之距離所界定’其中钱刻劑能夠去除種子層1052及黏 者/障壁層1G5G部分’以使相鄰導電構件間形成電絕緣。在 此實施例中’僅有相鄰導電結構1()91、1〇92間之種子全屬 層1052及黏著/障壁層1〇5〇部分被去除。如圖丨3所示,去除 * 14 - (10) (10)20031922 發明說钥績頁 相鄰導電結構则、丨Q92間之種子金屬層〗G52及黏著/障壁 層105 0部分可界定功率金屬結構13〇八及丨3⑽。 然而,功率金屬結構13〇A進一步 欲刀丰又為辱電結構1091 ’,、間之距嶋小於最小距離w。在以距離§分隔導電社 構的區域卡’姓刻劑實質上無法去除相對應之種子層Γ〇5°2 及黏著/障壁層1050部分。因此,導電 曰 性仍得以維持。 刚間的電連續 在-實施例中’由於利用一濕姓刻製程,所以可選擇性 蝕刻某區域,而不蝕刻其他區域。當導電結構間(亦即_ 及1092間)之距離為|或較w大時,則劑可流人導電社構 間之空六,濕潤曝露之種子層1052表面,並钱刻曝露之種 子層购及黏著/障壁層刪,以界定分隔之功率金屬結構 祕及13仙。,然而’如圖13所示,當導電結構間之距離小 於w時’例如相㈣電結構i 〇 9 i間之距離s,钱刻劑則益法 有效地流入導電結構間之空穴及濕潤曝露之種子層1052及 黏著/卩早壁層1050。在區域1〇65的種子層1〇52及障壁層1的〇 仍未被移除。這些殘留的種子層1〇52及障壁層ι〇5^分與 導電結構1G91間形成電互連。區域1Q65中的種子層1〇52及 +占著/P早土層1 05〇(互連導電構件)之組合及導電結構1州界 定區段之功率金屬結構13〇八(導電結構),其中包含功率金 屬區段1 3 4。 由於位方、功率金屬結構之下的薄膜及互連之尖峰切應力 強度因功率金屬區段134間溝狹缝之設計而降低,功率金屬 結構130A較圖1中所示之功率金屬結構9八為佳。因此,並 -15- 20031922
發明說钥繽頁 非如同先前技術之功率金屬結構9 A係一實際上連續之功 率匯流排’本發明之實施例提供一結構及其形成方法,用 於將電連續之功率金屬匯流排區分割為較小之互連區段。 據此,區段功率金屬匯流排對其下方薄膜所施加之尖峰切 應力強度較連續性之功率金屬結構為小,特別是功率金屬
結構的邊緣區域。尖峰切應力強度降低後,圖丨中所示之瑕 疵X即不會發生。 並非如同先前實施例藉由提供介於鈍化與功率金屬結構 之間的中間應力缓衝層,以減輕功率金屬結構的切應力效 應,本實施例將功率金屬結構9A分割成較小且電相連接之 區段130A,有效地降低功率金屬結構9A之尖峰切應力強度 。此外,本實施例之另-優點係在於同時形成,且無須增 加或複雜的步驟。利用區段功率金屬結構亦可減少功率金 屬結構厚度增加時晶圓曲度之問題。 "
圖14及圖15為切削應變與銅功率金屬結構之長度(或 度)變化關係之數值模擬圖,該銅功率金屬結構之厚度^ 、25、50微米。如圖14及圖15所示’厚度13微米::功 金屬結構所施加之切削應變與長度間之關係較不顯著, 厚度25微米及50微米之銅功率金屬結構所施加之切 則成增加之狀態,直至銅功率金屬結構之長度接近於: 微米時始趨於穩定。如圖15所示,厚度為Μ微米之、、 金屬結構(相對應於圖13中之區段134)於長度接近於7〇 米時’其切應力約與厚度13微米之銅功率金屬 目 同樣地,厚度為5。微米之銅功率金屬結構(相對應於= -16 - 20031922
之區段134)於長度接近於50微米時, 微米之鋼功率金屬結構相近。據此, 得知一定範圍内之長度、寬度及厚度 屬結構之設計可得到最佳化之結果。 發钥說朝纜買 其切應力約與厚度j 3 熟知該項技藝者應可 ’以及區段化功率金 在所述說明中,本發明僅以具體特定之實施例作描述。 然而,热知該項技藝者應可依據本發"請專利範圍,為 ::寺之變化與修飾。據此兒明書與圖示僅能作為例式性 貝’然而並不因此而受限。盆仙 Χ Γ具他凡依據本發明所為之修正 及變化’皆應屬本發明專利之涵蓋範圍。優點、其他利益 及問題之解決方式皆已敘述如具體之實施例。《而,優點 、利氳及問題之解決方式所衍施加之其他優點、利益、解 决方式及其他事項皆不應解釋為本發明t請專利範圍嚴格 、必備、必要之特徵或元件。
1,20,1〇〇 符號說1 半導體裝置基板 2,3,4,5,22,23,24,25,102,互連 103,104,105
6,30,1〇3〇 7,50,1050 8,52,1 052 鈍化層 黏著層/障壁層 種子層 銅膜 10,1 1,12,62,1061,1062 開口 破裂或瑕疵 斜向瑕疯 -17 - 20031922 (13) 發網:說啜繽Μ 9Α,9Β,90,130Α,130Β 功率金屬結構 Α1,Α2,Α3,Α4 向量 200 半導體裝置 32 純化層開口 40 應力缓衝結構 60,1060,1064,1066 光阻層 70 導電膜 92 焊線 S,W 距離 1091,1092 導電結構 134 功率金屬區段
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Claims (1)
- 20031922 拾、申請專利範圍 1.,種形成一半導體裝置之方法,其包括: 於/半‘體裝置基板(2〇)上形成一第一互連(24·)以^及 /第二互連(25); 於該第一互連(24)以及該第二互連(25)上形成一鈍 層(3〇); 形成牙透邊鈍化層(3〇)之開口(32),其中一第一開口 (32)曝露該第一互連(24)之一部份,以及一第二開口 曝露該第二互連(25)之一部份; 於該鈍化層(30)之部分上形成一應力緩衝層(4〇);以及 於該應力緩衝層(4G)之部分上形成—導電結構(7〇),里 中該導電結構(70)係透過該第一開口 (32)電•馬合至該第 一互連(24) ’以及透過該繁-關 「 %弟一開口(32)電耦合至該第二 互連(25)。2. 如申請專利範圍第1項之方法, 包含聚亞稀胺(polyimide)。 其中該應力緩衝層(40) 4. ,申請專利範圍第!項之方法,#中該_ %區域與該應力緩衝層(4〇)重疊並接觸。 如申請專利範圍第1項之方法,其巾# 功率金屬結構。 、兒、、:口構(70)為 如申請專利範圍第4項之方法,1中 含-選自由銅、鎳與金所組成之群金纏 種形成-半導體裝置之方法,复包括枓所1成。 於-半導體裝置基板(100)上形成一第…(_6. 20031922 申講導職f圍績頁 及一第二互連(104); 於該第一互連(1〇3)以及該第二互連(1(M)上形成一鈍 化層(1030); 圖樣化該鈍化層(1030),以界定一曝露該第一互请 (103) 部份的第一焊墊開口 ,以及一曝露該第二互連 (104) 部份的第二焊墊開口; 於5玄純化層(l〇j〇)之上形成一導電構件(1〇5〇 1052) · 以及 於該導電構件(1050,1052)之上/ , ^ (urn)以及一第二導電結構(1091),其中:第二: 構(1〇91)實際上間隔(S)於該第二導電結構(丨㈧丨),該第 -導電結構(1091)係透過該導電構件(1㈣,1Q52)電輛 合至,第^導電結構(1091),且該第一導電結構(1〇91) 、該第二導電結構(1〇91)以及該導電構件(1〇5〇, 1〇52)之 組合界定一導電特徵(134),該導電特徵電輕合至該第一 互連(103)以及該第二互連(104)。 7. 如申請專利範圍第6項之方法,其進一步包括: 以濺鍍方式沉積該導電構件(1〇5〇, ι〇52);以及 進=:導電結構〇°91)以及該第二導電結構(聰) 如申請專利範圍第 ⑽2)進-步⑼Α二Λ 導€構件(1〇5〇, ° 3妫著層/障壁層之剩餘部分, 亚且遠弟一導電 m川以及“二導電結構U091) 、、、邊第一導電結構(1 〇91)以及該第二導電 8. 20031922 _____ 圍 __| 結構(1091)都是功率金屬區段。 9. 如申請專利範圍第6項之方法,其中該 一步特徵為’該導電特徵(1 3 4)係一區 構。 1 0.如申請專利範圍第9項之方法,其中 (1091)以及該第二導電結構(1091)包含 及金組成群組之金屬。 導電特徵(134)進 段式功率金屬結 遠弟一導電結構 一選自由銅、鎳
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/998,507 US6646347B2 (en) | 2001-11-30 | 2001-11-30 | Semiconductor power device and method of formation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200301922A true TW200301922A (en) | 2003-07-16 |
| TWI257658B TWI257658B (en) | 2006-07-01 |
Family
ID=25545303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW091134780A TWI257658B (en) | 2001-11-30 | 2002-11-29 | Semiconductor power device and method of formation |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6646347B2 (zh) |
| EP (1) | EP1461830A2 (zh) |
| JP (1) | JP4509562B2 (zh) |
| KR (1) | KR100922704B1 (zh) |
| CN (1) | CN1326221C (zh) |
| AU (1) | AU2002352683A1 (zh) |
| TW (1) | TWI257658B (zh) |
| WO (1) | WO2003049178A2 (zh) |
Families Citing this family (72)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US8021976B2 (en) | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
| US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| US7416971B2 (en) * | 2004-09-23 | 2008-08-26 | Megica Corporation | Top layers of metal for integrated circuits |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
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| US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
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| US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
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| TW503496B (en) | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
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| US20150255362A1 (en) | 2014-03-07 | 2015-09-10 | Infineon Technologies Ag | Semiconductor Device with a Passivation Layer and Method for Producing Thereof |
| KR20160038094A (ko) * | 2014-09-26 | 2016-04-07 | 코닝정밀소재 주식회사 | 발광 다이오드의 색변환용 기판 및 그 제조방법 |
| JP6315014B2 (ja) * | 2016-03-23 | 2018-04-25 | 日亜化学工業株式会社 | 半導体装置の製造方法 |
| US10354975B2 (en) | 2016-05-16 | 2019-07-16 | Raytheon Company | Barrier layer for interconnects in 3D integrated device |
| CN108321503B (zh) * | 2017-01-16 | 2020-05-15 | 群创光电股份有限公司 | 液晶天线装置 |
| US11257745B2 (en) * | 2017-09-29 | 2022-02-22 | Intel Corporation | Electroless metal-defined thin pad first level interconnects for lithographically defined vias |
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| DE102021118992B4 (de) | 2020-08-18 | 2025-05-22 | Infineon Technologies Ag | Bondingpad-metallschichtstruktur enthaltende halbleitervorrichtung |
| CN112951787A (zh) * | 2021-01-27 | 2021-06-11 | 上海先方半导体有限公司 | 一种用于三维芯片堆叠的低应力表面钝化结构 |
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-
2001
- 2001-11-30 US US09/998,507 patent/US6646347B2/en not_active Expired - Lifetime
-
2002
- 2002-11-13 JP JP2003550276A patent/JP4509562B2/ja not_active Expired - Fee Related
- 2002-11-13 CN CNB028236831A patent/CN1326221C/zh not_active Expired - Fee Related
- 2002-11-13 AU AU2002352683A patent/AU2002352683A1/en not_active Abandoned
- 2002-11-13 KR KR1020047007923A patent/KR100922704B1/ko not_active Expired - Fee Related
- 2002-11-13 WO PCT/US2002/036459 patent/WO2003049178A2/en not_active Ceased
- 2002-11-13 EP EP02789631A patent/EP1461830A2/en not_active Withdrawn
- 2002-11-29 TW TW091134780A patent/TWI257658B/zh not_active IP Right Cessation
-
2003
- 2003-05-29 US US10/447,457 patent/US6888246B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU2002352683A1 (en) | 2003-06-17 |
| JP2006501633A (ja) | 2006-01-12 |
| CN1326221C (zh) | 2007-07-11 |
| US20030102563A1 (en) | 2003-06-05 |
| TWI257658B (en) | 2006-07-01 |
| WO2003049178A2 (en) | 2003-06-12 |
| KR100922704B1 (ko) | 2009-10-22 |
| EP1461830A2 (en) | 2004-09-29 |
| US6646347B2 (en) | 2003-11-11 |
| US20030232493A1 (en) | 2003-12-18 |
| AU2002352683A8 (en) | 2003-06-17 |
| KR20040066135A (ko) | 2004-07-23 |
| US6888246B2 (en) | 2005-05-03 |
| JP4509562B2 (ja) | 2010-07-21 |
| CN1636271A (zh) | 2005-07-06 |
| WO2003049178A3 (en) | 2004-05-27 |
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| Publication | Publication Date | Title |
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