TW200301902A - Semiconductor memory device and write/readout controlling method error correction code decoding device - Google Patents

Semiconductor memory device and write/readout controlling method error correction code decoding device Download PDF

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Teiichiro Nishizaka
Toshikatsu Jinbo
Takaki Kohno
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Nec Electronics Corp
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Description

200301902 五、發明說明（1) 一、【發明所屬之技術頷域】 J:明係關於一種半導體記憶裝置 1 了改寫之不揮發性半尤/、疋關於一種 法。 午饈衣罝及其寫入與讀出之控制方 二、【先前技術】 於基板表面設置記憶單元 區域上所構成的半導體記憶=巧^位兀線的不純物導t 電晶體間的分隔區4，所：：二分隔記憶單元之 於記憶體容量之增大。麸b二Μ屺憶單元之大小，適合 純物導電區域形成位元：，並=矽基板上所設置的不 或寄生容量等所造成的快速動作,：：因位元線之電阻值 元線長之增加，也將 7作，遣得困難。再者，藉由位 元施加之寫入電壓的降低等之電阻值所造成對記憶單 例如’於日本特開平6 β 式唯讀記憶體（Mask R0ln 9唬公報，揭示一種光罩 成位元線之電阻而使得快叙^造，降低於導電區域所構 裝置之記憶單元部“㈡，以可能°圖16係半導體 圖。於P型矽基板的表面八°，圖1 7係顯示該電路構造 方式、列作為記憶單元電晶7沪於一定的間隔以相互平行 N型導電區域（N +擴散芦^之源極或汲極所使用的數條 區域予以橫切而配置的7 # 。導電區域11係將記憶單元 連接導電區域12而連成U 。列之一端部，藉由連接N型 形°於各連接導電區域1 2之外 200301902
圍，從連接導電區域12，每隔一宏 Μ #雷P^ ；. 疋距離配置獨立的Ν型輔 二。於.形成此等各導電區_、12、! =15:=絕緣膜，"晶型石夕所形成的複數之閘 Γί=: Γ區域_互交錯而平行排列。間極電極 上’:賦予：m兀件’错由行位址資料，於被指定之行 電壓。另夕卜，於此等閘極電極15之 兩側’同樣地由多晶型石夕戶斤带& &、踩 &勒u+夕曰曰生7所形成的選擇閘極電極1 6係分別 5 I連接導电區域12舆輔助導電區域13而予以配置。藉
t站將選擇閘極電極16作為閘極，形成將連接導電區^12 與輔助導電區域1 3作為源極與汲極的選擇電晶體以。針對 此，擇電晶體T2，由於在導電區域丨丨之一侧，每4列便予 以β又置，依照辅助導電區域丨3之大小而能設定將閘極寬度 予以擴大，便能夠將電阻值設定得夠小。 一還有，於此等選擇電晶體Τ2，因為相鄰之元件係以共 =的閘極電極予以驅動，欲防止相互的導電區域丨丨之間的 &通於各選擇電晶體T 2之間形成P型不純物區域1 9。此 元件分隔係藉由離子注入等而予以形成。
/構成各記憶單元的電晶體T1，連接每行的閘極電極1 5 $形成字元線WL，根據行位址資料，接受選擇信號而予以 選擇性地活化。同樣地，選擇電晶體T2係於閘極電極丨5之 兩侧’使各選擇閘極電極丨6互通，此選擇閘極電極丨6形成 選擇控制線SL。而後，鋁導線1 8形成主位元線BL，根據列 位址資料’接受選擇信號而予以選擇性地活化。亦即，對 應位址資料，指定2條鋁導線1 8而分別施加電源電壓與接
第11頁 200301902 五、發明說明（3) 地電壓，同時、，啟動連接於所指定之鋁導線18的 體T2，一旦將導電嘔域11連接於鋁導線18，選擇性地活= 相鄰2列的導電區域11。針對各鋁導線18，於選擇狀離 時，所施加的電壓並不限定於電源電壓或接地電壓之一 個，a又疋藉由垃擇的位元線BL之搭配而切換電源電壓盥接 地電壓。 〃
位元線BL之選擇係以相鄰一對，或是其間任意一對之 1條進行的。因而，藉由搭配導電區域u與閘極電極15之 選擇，因應位址貧料，指定行列配置的電晶體τ丨之中的工 個，依此時M0S電晶體^的開/關而造成導電區域"之電壓 變動，藉由選擇性連接於鋁導線（主位元線）而予以判 & # μ而，顯不於圖1 6、1 7之半導體記憶裝置之記憶單元 二=ί Ϊ用，亚不執行寫人。EEPR0M (電性消去及可改寫 ,Z ,用圮憶體）等，執行寫入的構造之情形，高電壓 囉；i ί ΐ於§己憶單元電晶體之源極或汲極。為了減小開啟 ^曰辨日日版之電阻，抑制寫入時之電流降低，設定高耐壓 芦，垃人丨月开^藉由選擇電晶體間之元件分隔用的不純物 ㈢壓將降低，選擇電晶體將發生故障。 造型記愔。。特開平8、Γ320 35號公報，揭示一種具有2層閘構 相同列之Γ = ^半導體記憶裝置’其構造為：藉由配置於 (LDL0、3思單7°MC，共用成為記憶單元之局部資料線 成為局部紅)的擴散層，以鄰接的2個記憶單元，共用 貝線（LSL0 )的擴散層，對應並平行於成為記
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憶單兀之共通汲極或源極的擴散層，設置由片材電阻小的 金屬導線層所構成的伺服資料線（SDL〇、SDU )以及伺服 源極線（SSL0 )，介由既定數目之接觸孔（CB、cc )， 結對應於此專擴散層之間。 三、【發明内容】 發明所欲解決之問題 因而，本發明所欲解決之課題係在於提供一種半導體 記憶裝置，為一種利用因不純物層而造成導電層之可程 的半導體記憶裝置，減低因不純物層而造成導電層之電阻 值，同時也可以高壓化選擇電晶體。 本發明所欲解決之另一課題係在於提供一種半導體記 裝置及其寫入與項出之控制方法，可抑止對記憶單元 入時的電壓降低、記憶單元讀出電流之減少。再者，本發 明所欲解決之另一課題係提供一種半導體記憶裝置，構^ 上無關於s己fe、單元之$己憶單元陣列内的配置，將連接於; 憶單元之不純物層所造成的導電層之電阻值和設為定值°。 解決問題之方法 為了解決該課題之至少一種方法，本發明提供相關方 面的半導體記憶裝置，具備數條平行於形成記憶單元陣列 區域的基板表面並延伸而形成的導電區域；將2條該導恭 區域成對，利用導線連接而形成1組副位元線；該組副位 元線係介由選擇電晶體而連接至主位元線；複數之 200301902
五、發明說明（5) 電晶體係面對該記 分別連接於該記憶 數組副位元線，與 數之選擇電晶體的 配置。 憶單元陣列之兩側 單元陣列一侧之複 分別連接於該記憶 複數紐副位元線， 而予以配置；以及將 數之選擇電晶體的複 單元陣列另一侧之複 以相互交錯方式予以 於本發明 ^ ^ 丨心于70 1早外匪域係含有如下之構i生· 之間的區域，介由選擇電1體分=接
的2條主、/丨由7。己甘仏早兀陣列另一側的選擇電晶體而相鄰 勺條主位TL線，其2組副位元線之各1條，人八 副位元線。 俅又置4條 於本發明，藉由場氧化膜進行該選擇電晶體間之 勿隔。 丁 於本發明，形成該組副位元線之導電區域對係於八 ，軸方向端部之中，介由該基板上層之導線，位於對二= 、、且副位元線之該選擇電晶體側的端部（稱為「一 / f應該 部」），分別彼此相互連接。 則端
於本發明，形成該組副位元線之導電區域乂 板上層之導線，將位於對應該組副位元線之讀、琴係介由基 側之一侧端部予以彼此相互連接；將與該侧端t擇電晶體 向相反側的另一側端部，介由基板上層之導"卩於.長軸方 相互連接。 、、、而予以彼此 於本發明，形成介由導線而連接的該組副位元線之導
200301902 五、發明說明（6) 電區域對的至少1邊 ^ 擇電晶體侧的一侧.端部4 :位於對應該組副位元線之該選 另一侧端部，介由美i，/、該侧端部於長轴方向相反侧的 於士 土孜上層之導線而相互連接0 元線之導ΐ Ξ域具：兮將形成介由導線而連接的該組副位 另-側割憶單元陣列之一侧至面對該侧之 而形成於該基板上層，‘遠2具備.對應於5亥組副位元線 越亚延伸至另一侧該數段 =而跨 數段導雷酽祕斟廿π从 電區域對的¥線’ Μ及跨越該 .^ ^ Π°或+ I伸的導線係將接上該各段導電區域對 的導線，予以彼此分別連接。 电匕坟對 々道:本發明’也可以為如下之構造：形成該組副位元線 的-侧诚ί 副位元線之該選擇電晶體側 ^拉側鳊°卩，）丨由该基板上層之第1導線而彼此分別相互 連接，與該側端部於長軸方向相反側 該J板上層之第2導線而彼此相互連接；以及：第;導；： f弟2導線係介由該基板上層之第3導線而相互連接。或/、 是，於本發明，形成該組副位元線之導電區域對也可以 如下之構造：位於對應該組副位元線之該選擇電晶體側 /侧端部，介由該基板上層之第〗導線而分別彼此相互連 接’與該側端部於長軸方向相反側的另一側端部，介由基 板上層之第2導線而彼此連接；以及該導電區域係介由该 基板上層之弟3導線’其長軸方向的兩侧相互連^。 於本發明’也可以為如下之構造：藉由設置於基板上 唐的導線’將連接該2條導電區域而形成1組副位元線之導
200301902 五、發明說明（7) ----- 線，其形成該組副位元線之導電區域對之中的一 1 σ 、 一侧端部，與位於，·另一導電區域之該側於長軸方=電區域 的另一側端部予以相互連接。此情形下，最好是Υ 形成該組副位元線之導電區域對之中的一導電^域之^ ^ 電晶體的一侧端部，與位於與另一導電區域之該側端=於 長軸方向相反側的另一側端部，介由導線而相互連接"。另 外，於本發明，也可以為如下之構造··於記憶單元陣列具 備數段此導電區域對。 〃 於本發明，具備數列相互平行於形成記憶單元陣列區 域的基板表面並延伸而形成的導電區域；將2列該導電區 域成對並連接而形成1組副位元線，該組副位元線係介由 選擇電晶體而連接至主位元線；複數之該選擇電晶體於該 吕己憶單元陣列之兩側成相向配置；該記憶單元陣列係以數 條（N條）之字元線為單位，由複數纟且（％個）所構成的； 該組副位元線之2列該導電區域對係對應於構成該記 憶單元陣列的Μ組，由Μ組導電區域對所構成的；針對該Μ 、、、電區域對，將该導電區域對之一邊的導電區域的一側 & # 與位於與該導電區域對之另一邊的導電區域的該側 於長轴方向相反侧端部，利用基板上層的導線予以相互連 接丄以及該Μ組之各組的該導電區域對，介由該基板上層 的該導線，共同連接於一該選擇電晶體。 、 本發明者發現··例如，將圖1 6等所示之U字形導電區 ^之構造適用於可改寫之不揮發性半導體裝置的情形，必 々知行寫入電流之減少等對策。有關於本發明其他方面之
200301902 五、發明說明（8) 半導體記憶裝置之寫入控制方法，係以導線連接由平行於 基板表面並延伸而成的2條導電區域所構成一對’而开》成1 組副位元線；將分別連接對應的副位元線組之主位元線的 選擇電晶體，配置於記憶單元陣列之兩侧；以相互交錯方 式配置分別連接於該記憶單元陣列之一側與另一側所配置 的選擇電晶體的複數組副位元線；於對應所選擇的記憶單 元之相鄰2列導電區域之中的第1導電區域’施加接地電 壓；於第2導電區域，施加既定之正電壓；於對應該記憶 單元的閘極電極，施加既定之正電壓；以及進行對該記憶 單元之寫入的情形，於與施加該正電壓的第2導電區域之 相鄰導電區域之中的該第1導電區域成相反側之相鄰列的 第3導電區域，施加於該第2導電區域已施加的該正電壓與 接地電壓之間的電壓。 有關於本發明之寫入控制方法，-於對應所選擇的記憶 單元之相鄰2列導電區域之中的第1導電區域’施加接地電 壓；於第2導電區域，施加既定之正電壓；於對應該記憶 單元的閘極電極，施加既定之正電壓；進行對該記憶單元 之寫入的情形，施加該正電壓的第2導電區域之相鄰導電 區域，並與該第2導電區域成對而構成1組副位元線的第3 導電區域之相鄰導電區域之中’於構成具有該第1導電區 域以外導電區域之副位元線的導電區域，施加與該第2導 電區域相同等級的正電壓；以及於為弟1導電區域，並與 該第1導電區域成對而構成副位元線的第4導電區域，於與 施加該正電壓的導電區域之間所配汉之導電區域之至少一
第17頁 200301902 五、發明說明（9) ------- 個施加於該第2導電區域已施加的該正電壓與接地電壓 之間的電壓。 、有關於本發明其他方面之半導體記憶裝置之讀出控制 方法係以導線連接由平行於基板表面並延伸而成的2條 導電區域所構成一對，形成1組副位元線；將分別連接對 應的副位元線組之主位元線的選擇電晶體，配置於記憶單 元陣列之兩侧；以相互交錯方式配置分別連接於該記憶單 疋陣列之一側與另一侧所配置的選擇電晶體的複數組副位 元線；其特徵為：於對應所選擇的記憶單元之相鄰2列導 電區域之中的第1導電區域，施加接地電壓；於第2導電區 域’施加既定之正電壓；於對應該記憶單元的閘極電極， 施加既定之正電壓；以及進行對該記憶單元之讀出的情 形，於與施加該正電壓的第2導電區域之相鄰導電區域之 中的該第1導電區域成相反侧之相鄰_列的第3導電區域，施 加於該第2導電區域已施加的該正電壓與接地電壓之間的 電壓。 有關於本發明其他方面之項出控制方法’於對應所選 擇的記憶單元之相鄰2列導電區域之中的弟1導電區域，施 加接地電壓；於第2導電區域，施加既定之正電壓；進行 對該記憶單元之讀出的情形，施加該正電壓的第2導電區 域之相鄰·導電區域，並與該第2導電區域成對而構成1組副 位元線的第3導電區域之相鄰導電區域之中，於構成具有 該第1導電區域以外導電區域之副位元線的導電區域，施 加舆該第2導電區域相同等級的正電壓；以及於該第1導電
第18頁 2003U1902 五、發明說明（10) 戰 -- ---------^ £域’並與该第1導雷 區域，於與施加竽i φ°°Γ/成..φ構成副位元線的第4導電 域之至少一個=壓的導電區域之間所配設之導電區 U ^加接地電壓。 四 【實施方式；] 餘將簽照附隨的圖示，以說 關本發明之半導體記憶裝置，於复明之實施態樣。有 1 ’沿著-方向平行於基板表面並延貫施態樣’若參照圖 層（例如，N +擴散層）所構 /將由不純物擴散 2條成對，例如 、條導電區域1 0 4之中的 1 〇5，連接此導電區域而形成】 ' 日荨基板上層之導線 組副位元線之主位元線1〇1的選田立兀線。連接於對應] 記憶單元陣列之兩側，將分、擇電晶體1 02，分別配置於 一，之複數之選擇電晶體的複數配置於記憶單元陣列 憶單元陣列該側的另一側，八噹㈣、位元線，與於面對記 擇電晶體的複數組副位元線=以4接至所配置之複數之選 置。 、以相互交錯的方式予以配 介由記憶單元陣列一側之 形成連接於主位元線101之^組巧電晶體102，若著眼於 a，於導電區域對a、a間之區域9，八70線的導電區域對a、 連接於此主位元線之兩相鄰2條主:由選擇電晶體，分別 元線之導電區域對之中的各丨條{3、凡線，形成其2組副位 陣列之另一侧的選擇電晶體而:$介由該記憶單元 其2組副位元線之導電區域對 作1本主位兀線，形成 之各1條c、d，合計設置4條 200301902 導電區域對，此等導電區域係以a、b、c、d、e之順序配 置。 、 形成1組副位元線的導電區域1 04對，係利用位於對應 於該組副位元線之選擇電晶體丨〇2側的一側之分別端部的 接觸孔111 ’與基板上層的導線層1A1之一條導線丨〇5相連 接（於基板與導線層之間，設置接觸孔）。 如此方式，沿著基板表面之一方向，以基板上層的導 線105連接由相互分隔且為平行並延伸的2條導電區域1〇4
所構成的一對而形成1組副位元線，於對應於1條主位元線 的1組副位元線a、a之間，藉由分別連接於接上1組副位元 t 一侧之選擇電晶體的複數組副位元線之各1條be，與 分別連接於另一側選擇電晶體的複數組副位元線之各1條 c、、_d ’形成相互交錯方式配置的配置構造，便可以減低形 成副位το線之導電區域之電阻、增大記憶容量、減少晶片 面積。於此實施態樣，與選擇電晶體距離遠處端部的距離 便為以1條構成副位元線情形之一半，電阻也將成為一 半。 於本發明較佳的實施態樣，藉由場氧化膜丨〇 6進行該 選擇電晶體102間之元件分隔。 、 於本發明較佳的其他實施態樣，若參照圖1 〇及1 1，形 成組副位元線的導電區域104對，位於對應於該組副位元 線的選擇電晶體1 〇 2側之一邊的端部（稱為「一側端 4」）’與對於該側端部於長軸方向相反側之另一侧端 # ’介由於該基板上的導線層所形成的導線丨〇 5而彼此相
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互連接。 、於3本發明較佳的其他實施態樣，若參照圖1 2及1 3，形 成1」、且田j位元線的導電區域丨〇 4對，係將位於對應於該組副 =立元線的選擇電晶體丨〇 2侧之一邊的端部（稱為「一側端· 邓」），與對於該側端部於長軸方向相反侧的另一側端 部，介由於該基板上之導線層所形成的導線丨丨2而予以 · 互連接。 4 -於本發明較佳的其他實施態樣，若參照圖1 4及1 &，具 備將形成介由導線而接上的丨組副位元線之導電區域對，〃 從，If憶單元陣列之一侧至面對該側之另一側之間，分割〇 成i：奴，並具備分別彼此連接該各段導電區域對的導線 1 0 5 2、1 0 5 — 3。再者，對應於該組副位元線而於 亡，上層所形成的記憶單元陣列，從位於對應於1組副位 兀線的選擇電晶體102一側起，至面對該侧之另一側為 止，具備跨越該數段導電區域對並延伸的導線丨丨3，例 如，％越該數段導電區域對並延伸的導線丨1 3係形成第2 線層等，以分別的貫穿孔1〇9 —丨、1〇9_2、1〇9 —3彼此連接 於接上形成在第1導線層等之該各段導電區域對的導線 1 05-1、1 〇5一2、1〇5 —3。 於本發明較佳的其他實施態樣，若參照圖】8，形成工❶ =j位元線之導電區域10 4對係介由該基板上層的第1導線 v山係將位於對應該組副位元線之選擇電晶體1 0 2側的 刀別鳊邛予以彼此相互連接，與該側端部於長軸方向相反 · 側的另一側端部，介由該基板上層的第2導線1 05B而彼此 *
200301902 五、發明說明（13) 第1導線與該第2導線係介由該基板上層之- 第νϊ= 例如’第3導線114係形成於第1广 第2導線105Α 、105Β之上層導綠爲 # 的政筮1 線層，精由貫穿孔等連接5 約略弟1、弟2導線105Α 、1〇5Β之中央部位。 咬鏐至 於本發明較佳的其他實施態樣，若表昭㈣ η線之導電區域104對係♦由該基板上層❸第;ji 1 05Α，將位於對應該組副位元線之選擇電晶體丨〇2 、八4 別端部予以彼此相互連接，與將該側端部於長軸方向、： 側之另-侧端部，介由該基板上層的第2導線ι〇5β 反 彼此相互連接’該導電區域對係介由該基板上層 = 線11 2而將其長軸方向之兩端部予以彼此相互連接。、 於本發明較佳的其他實施態樣，若參照圖2 〇及2 1， 接2條導電區域1 〇4而形成1組副位元線的導線，其連 藉由設置於基板上層的導線105，將形成該組副^ =糸 導電區域對之中的一導電區域一邊的端部（稱為「」、之山 部」）’與另一導電區域之位於該侧端部於長軸方向則蠕 側的另一側端部，予以相互連接。於此實施態樣，二=反 實施態樣相同，將連接於對應1組副位元線之主位元 4 的選擇電晶體1 〇 2，分別配置於記憶單元陣列的兩側'，=1 別連接至配置於記憶單元陣列一侧的選擇電晶體的複數 副位元線，與分別連接至配置於記憶單元陣列另_ =:= 擇電晶體的複數組副位元線，以相互交錯方式予 Μ’的選 藉由如此之構造，可以解除對記憶單元之寫入用電济盘二 記憶單元之讀出電流的位置依存性。於此實施態G二轉, 第22頁
200301902 五、發明說明（14) " ---------- 以為如下之構造：導電區域對之中，於一側選擇電晶體與 另一侧選擇電晶體之間，具備數段以上層導線連接於對角 線上相向之2個端部的1組副位元線。 於有關本發明方法之較佳的其势實施態樣，對照該半 導體記憶裝置之程式，施加接地電壓於對應於所選擇記憶 單兀之相鄰2列導電區域之中的第1導電區域（例如，圖6 (a)之④），施加既定之正電壓於第2導電區域（圖β (a )之⑤將對應於該記憶單元之閘極電極11 0施加既 定，正電壓Vg，進行對該記憶單元之寫入的情形，於與施 加该正電壓之第2導電區域相鄰導電區域之中的該第1導電 區域相反，之相鄰列之第3導電區域（例如，圖6 ( a )之 ⑥）將，加於弟2導電區域（圖6 (a)之⑤）的該正電壓 與接地電壓之間的電壓施加於第3導電區域。冑由如此之 控制而抑止向鄰接單元的程式。 、胃於f，本發明方法之較佳的其他實施態樣，對照該半 ^體亿fe、衣置之程式，施加接地電壓於對應於所選擇記憶 單元之相郴2列導電區域之中的第j導電區域（圖7 ( a )之 ④ ），施加既定之正電壓於第2導電區域（圖7(a)之 ⑤ ）、，將對應於該記憶單元之閘極電極施加既定之正電壓 Vg進行"}忒σ己丨思單元之寫入的情形，將施加正電壓的第 2導電·區域（圖7 (a)《⑤）之相鄰導電區域（圖7 (a) 之⑥與④以及第2導電區域（圖7 (a)之⑤）形成一對 而構成1組副位元線之第3導電區域（圖7 ( a )之一⑧）之 相鄰導電區域圖7 (a)之①）之中，對於構成具有第
第23頁 200301902 五、發明說明（15) 電區域（圖7 (a)之④）以外導電區域之副位元線的導電 區域（圖7 (a)之⑥與①），施加與該第2導電區域（圖7 (a)之⑤）相同專級的正電壓，對於該第1導電區域（圖 7 ( a )之④），以及設置該第1導電區域成對而構成1組副 位元線的第4導電區域（圖7 (a)之+①），與施加該正 電壓的導電區域（圖7 (a)之一⑧、①、⑤、⑥）之間的 導電區域之中的至少1個（於圖7 ( a )為②、⑦），施加於 第2導電區域（圖7 (a)之⑤）之正電壓與接地電壓之間 的電壓。藉由如此之控制，抑止對鄰接單元之程式及寫入 電流之減少。還有，如圖7 (b)所示，相當於第4導電區 域的導電區域之中的浮動（於圖7(b)為「F」），/主住 也能達成同樣的作用效果。 ~ 於有關本發明方法之較佳的仙告a &， 導體記憶裝置之讀出，施加接地；壓二；：樣’對照該半 元之相鄰2歹ϋ導電區域之中的第i 應戶斤選擇記憶單 ⑤），施加既疋之正電壓於第2導電區 / ④），將對應於該記憶單元之閘極電、圖8以）之 Vg，進行對該記憶單元之讀出的情；極=既定之正電， 之第2導電區域相鄰導電區域之中的亨^與施加該正電壓 之相鄰列之第3導電區域（圖8 : :1導電區域相反側 導電區域相同等級之正電壓於第3 )，施加與該第2 控制，於讀出時，防止向相反方 ^域。藉由如此之 作的延遲。 ’局電流而抑止感測動 於有關本發明方法之較 ^他貝施態樣，對照該半
第24頁 200301902 五、發明說明（16) 導體記憶裝置之讀出，施加接地電壓於對應所選擇記憶單 元之相鄰2列導電區域之中的第1導電區域（圖9 (a)之 ⑤），施加既定之正電壓於第2導電區域（圖9 (a)之 ④），將對應於該記憶單元之閘極電極施加既定之正電壓 V g，進行對該記憶單元之讀出的情形，將施加該正電壓的 第2導電區域（圖9 (a)之④）之相鄰導電區域（圖9 (a)之③與⑤），以及第2導電區域（圖9 (a)之④）形 成一對而構成1組副位元線之第3導電區域（圖9 ( a )之 +①）之相鄰導電區域圖9 (a)之⑧）之中，對於構成具 有第1導電區域（圖9 ( a )之⑤）以外導電區域之副位元 線的導電區域（圖9 (a)之③與⑧），施加與該第2導電區 域（圖9 (a)之④）相同等級的正電壓，對於該第1導電 區域（圖9 (a)之⑤），以及設置該第1導電區域成對而 構成1組副位元線的第4導電區域（圖9 ( a )之一⑧），與 施加該正電壓的導電區域（圖9 (a).之③、④、⑧、 +①）之間的導電區域之中的至少1個（於圖9 (a)為②、 ⑦），施加接地電壓。藉由如此之控制，於讀出時，防止 逆向之漏電流及干擾電流。 於本發明較佳的其他實施態樣，若參照圖22或24，具 備數條平行於形成記憶單元陣列區域的基板表面並延伸而 形成的導電區域·（圖22或24之104)，將2列該導電區域成 對後予以連接而形成1組副位元線，該組副位元線係介由 選擇電晶體（圖22或24之102)而連接至主位元線（圖22 或24之101 )，將複數之選擇電晶體丨〇2配置於面對記憶單
第25頁 200301902 五、發明說明（17) 元陣列之兩側，記憶單元陳别# ^ .λτ ^ χ ,..^ 平兀陣列係以數條（Ν條）字元線1 1 0 為早位’由複數、、且（Μ個）所播山 f二 〇 ^^ ^ ^ u= W 1U彡所構成的，形成1組副位元線之 9 . 9 .. 、構成该圮憶早兀陣列之Μ組（於圖 2為2.，且）’由Μ，，且V電區域對構 於該祕組 (圖22之⑷、32)、㈤、a4)、或圖24之（31戍對 U) 、U3、a4) 、（a5、a6) 、（a7、a8))之各组， 將該導電區域對之一邊導電區域的一側端部，與位於盥另 一邊導電區域之該側於長軸方向相反铡的端部，板 層的導線1 05予以相互漣桩，兮w 人i遒綠1 η ςi门古連接 組之分別該導電區域對係 ^丨由導線105而共同連接於一該選擇電晶體⑽。 ...於本發明之一實施態樣，1組該導電區域對之一邊的 ^電區域（圖22之al )端部’位於與該邊導電區域同一列 上’與相鄰於該組之其他組的該導電區域對之—邊的 區2 (圖22之a3 )端部相互分隔，1組 之 -邊導電區域（圖22之32)係位於與另之另 列上’與相鄰於該組之其他組 i I或（圖2 4 )端部，介由形成連接部之導電區试而 彼此相互連接，該導線丨05係介由 V電&或而 其他組之該導電區域對之另一邊觸孔111，將該組與該 端部的連接部予以彼此連接，介由接觸=a2、)之 該莫他組之該導電區域對之 $觸孔111 ’將該組與 該端部，於長軸方向相反側：：電區域（al、a3.)的 於太A日日 U目汉側之鳊部予以連接。 體的Μ組導電區域對，第" 十、问連接於-選擇電晶 弟1、、且舁弟2組之導電區域對之第1列 nm 第26頁 200301902 五、發明說明（18) 導電區域（圖24之a 1、a3 )端部彼此相分隔，第2列導電 區域（圖24之a2、a4 )端部彼此相互連接時，第2組與第3 組之導電區域對之該第1列導電區域（圖24之a3、a5 )端 部彼此連接，第2組與第3組之導電區域對之第2列導電區 域（圖24之a4、a6 )之端部彼此相分隔，第3組與第4組之 導電區域對之第1列導電區域（圖24之a 5、a7 )之端部彼 此相分隔，第3組與第4組之導電區域對之第2列導電區域 (圖2 4之a 6、a 8 )之端部彼此連接，針對2列Μ組之該導電 區域對，端部彼此之相分隔的列與相連接的列，每組切換 地變換。 於本發明之一實施悲樣，若參照圖2 6，針對共同連 於一選擇電晶體的Μ組導電區域對，1組該導電區域對之 導電區域係分別與該各導電區域位於同一列上，與相 該組之其他組該導電區域對之各導雷F⑶^ > f 口等&域，端部介由形 連接部的導電區域而彼此相互連接 ,,, 疋丧邊導線係介由接觸 1，將該組與該其他組之該導電區域對之丨 (圖26之a2、a4 )端部的連接部予以枋 °°或 孔111，該組與該其他組之該導電區 由接
區域（圖26之al、a3)之該連接邻：之其他列的導1 部而相互連接。 接°卩於長軸方向相反側的 於本發明之一實施態樣，針 體的Μ組導電區域對（例如，Μ=4，、，1連胃接於一選擇電晶 1 0 5 )係介由接觸孔丨n，將與 —°亥導線（圖2 8之 Μ之al )之連接部（由導電區斤且弟1列之導電區域（圖 所構成）於長軸方向相反
第27頁 200301902 五、發明說明（19) ，！ = Γ3)之第1組導電區域“"之連接： 接·人由：‘ Π成）於長軸方向相反侧端部予以相連 =二堇:「:與於第1組與第2、组之導電區域對 的第2列導電區域（圖28之a2、以、w 訝 電區域所構成）予以相連接；介、部之連接部（，導 第1列之導電區域（圖28之&5 ) ，孔111 ’將與第3組 部（由導電區域所構成）於+轴方弟^組導電區域之該連接 Ϊ ; ;f孔⑴’將與第“且第1列之導電區域（圖28 構3成）5具：古導電區域“5)之連接部（由導電區域所 )於長軸方向相反側之連接部予。 【實施例】 # % # 詳έ 附隨的圖示，針對該本發明之實施態樣，更 ::Ϊ:Ϊ發明之實施例。圖1係-示意顯示有關本發明 $ t ΐ f I置配.置構造之一實施例的圖形，顯示可改 匕不揮發性半導體裝置的記憶單元陣列之一部分（區文 r…=本發明之一實施態樣’若參照圖1，將複數之記 』配置成陣列狀的記憶單元陣列，*有主位元線盘 線構 例如，該副位元線係由數條 .,-；土板上所形成+擴散層而構成的導電區域 = t:N +填入線」”°4’並延伸而形成。構造上， 綠恳^ ^等所構成的主位元線1 〇1係在設置於基板上的導 _ : 士形成圖f ’輸入閘極而介由肖、關控制、 體（也稱為「區塊選擇電晶體」）1〇2，將選擇控制線電與曰曰
200301902 五、發明說明（20) -- 副位元線予以相連接。 更詳細的話，.若參照圖丨，於基板表面之記憶單元陣 列區域上，具備數條平行於記憶單元陣列一側之對面側並 延伸形成的第1群導電區域104(例如，a、b、e )，具備 數條平行於從記憶單元陣列該另一側的該側並延伸形^的 第2群導電區域1〇4 (例如，c、d )。 相互平行於與此等導電區域104之延伸方向成垂直的 方向並延伸而形成的數條（N條）閘極電極110，形成於絕 緣膜之上。
¥電區域1〇4係將屬於同一群的2條導電區域，形成1 =位兀線，形成副位元線之2條導電區域的一邊，選擇 t泸二於接上閘極之選擇電晶體10 2的擴散層，於選擇電 的另一擴散層107 ’連接基板上層之導線層… 八別2車H成1組副位元線之相互分隔的#電區域104對 選”晶體102之-侧端部，藉由接觸孔m ^ 5成於基板上層的第1料線層1A1的-條導線
門組副位元線之第1群的2條導電區域a、a之 間’介由選擇電晶體，分別逵 接上兮細q 7 A 刀⑺連接於位於介由選擇電晶彳 ^0 έθ Hlt 兀線兩側的2.條主位元線，形 2入W位凡線之導電區域對的各、e ;以及分別； 曰'二而巧上該組副位元線之選擇電晶體相反側之選^ 曰曰-而相鄰的2條主位元線’形成其2條副位元線之導,
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域對之各一條c、d，合計s?罢j ^ al . 卞配置4條副位元線；此等導電區 域係以a、b、c、d、e之順皮 - & ~>、s # @ a μ 序，配置於同一間距。於對面 所配置之選擇電晶體之間，番 一 於形成各導電區域104之Α此般之副位兀線圖案。 緣膜（後述之0Ν0膜或問絕=板上，介由未以圖示之絕 源極/汲極擴散層之兩』如’於多晶石夕上與 石夕化物之石夕化構造的數停（將成適合自我整合型的金屬 域1 0 4相互平行之交錯而予 一此 #丄 卞以配置。閘極電極11 0係形成字 性地施予既定的電壓。L卜：V ☆指定的行上，選擇 f m々二咏00 \ 另外，於N條閘極電極11 0之兩侧 C圖1之記憶單元陣列的上下 ^ ^ ^ ^ ^ t ^ ^ 扨道+广丄 物構k所構成的閘極電極1 0 3，跨 越導電區域107與導電區域〗n8加π、 擇閘極電極1 〇3作為閘極：⑮導二排列。形成將選 作盘、區把咖α 將—電區屬1 〇 7與導電區域1 0 8 作為源極與汲極之選擇電晶體1〇2。 於本實施例，藉由場毚〆μ]η β、也> 咖 的开a八『门I 琢乳化膜1〇6進灯選擇電晶體102間 :區】：彼!目較於藉由離子注入等所形成的不純 多勺：：丨711件'刀⑮’能夠高耐壓化選擇電晶體1 〇2，也能 多句抑制供應寫入時之寫入對象 電壓降低。 對象之z丨思早兀陣列導電區域的 配晋2記.憶單贏之電晶冑，於每一行（列），將共同 圖=閑^極11〇形成字元線WL，利用列解碼器（未以 元陣列兩5 地予以活化。選擇電晶體102係於記憶單 列兩側，各選擇閘極電極103成為共通，此選擇閘極
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電極1 0 3形成選擇控制線§ l。 主位元線101係隔著絕緣膜，於連接導電區域1〇4之第 1鋁導線層1A1，形成於已長成第2鋁導線層2A1上，根據未 以圖示之欄解碼器，選擇性地活化接受攔選擇彳古號。X亦 即，對應於位址資料，例如，指定2條主位元線。而"分別施 加電源電壓與接地電壓之同時，啟動連接於指定之主位元 線101的選擇電晶體102，將形成副位元線之導電區域1〇4 連接於主位元線101，選擇性地活化相鄰2列之導電區域 10 4。 ^ 設置於基板上層之第2鋁導線層2A1的主位元線101， 係介由貫穿孔（TH ) 109而連接於第i鋁導線層丨人1 ;介由 接觸孔（未以圖示）而連接於選擇電晶體1〇2的擴散層 107 ;選擇電晶體102的擴散層1〇8係於其原本基板表面内 延伸而形成作為副位元線對之導電辱域丨〇4的一邊。此導 電區域104係於基板表面，同時形成擴散層1〇7、1〇8。 於此實施例，記憶單元MC係於相鄰導電區域丨〇4間隙 之通迢區域，具有重疊第1氧化膜、氮化膜、與第2氧化膜 而形成的ONO (oxide-nitride-oxide)膜。ΟΝΟ膜係作為 電子捕捉用膜使用並形成記憶節點。於〇Ν〇膜之第2氧化膜 上’朝向與導電區域之長軸方向成垂直的閘極電極丨丨〇， 共同形成一行複數之記憶單元而構成字元線。· a。—圖2係顯示已示於圖丨配置例的本發明一實施例之記憶 =π陣列的電路構造圖。於圖2，} 〇丨為主位元線、〗〇2為 選擇電晶體、103為選擇控制線SL、1〇4為副位元線（導 200301902 五、發明說明（23)
，區域）、1M為連接副位元線導電區域之導線、為 字!0線Y :形成副位元線之N +擴散層係以單位電阻值R表 不忑1:¾單兀之間的電阻。選擇控制線SL為高位準之時，選 擇，晶體102將導通’主位元線則連接於副位元線。介由 形J配置複數之記憶單元MC成陣列狀之記憶單元陣列一側 之第1鲆選擇電晶體之一選擇電晶體TrA :元線⑴組副位元線的導電區域對a、a之間的區域，連 接於選擇電晶體TrA兩鄰之選擇電晶體TrB、TrE的2條主位 =、Ε，將形成其2組副位元線之導電區域對之中的右 V。區域b與左導電區域e之各1條，設置於導電區域對a、 1>之曰内J則，介由形成位於記憶單元陣列另一側之第2群選擇 :曰0 〇之選擇電晶體TrC、TrD，將形成連接於2條主位元 太莫、蕾的2組副位元線之導電區域對之中的左導電區域c與 、’、區域d之各1條，設置於導電區域對b、e之内侧。 曰辦τ針f連接於記憶單元陣列一侧之所配置·的其他選擇電 ί、查姑ΤΓΕ之導電區域對b、e ’也於分別之間，具有配 於其他選擇電晶體的導電區域的4條導電區域對 二妾於側選擇電晶體的導電區域對之各1條，連接於 字:2選擇電晶體的導電區域對之各1條）之構造，沿著 |方向’重複更換並配置4組副位元線的配置構造。 電區=如’將選擇閘極·電極連接於字元線WL8，連接於導 為:與b之圯憶單元MCI的情形，設定選擇閘極電極 電二^準，、選擇該區塊而設定字元線几8為高位準，供應 Λ、壓或接地電壓於主位元線A與β。以下，使用本發明
第32頁 200301902 五、發明說明（24) 之一貫施例的記憶單元MC為例，針對MONOS ( metal -0N0-s 1 11 con )型記憶單元，為說明其構造及動作之一例。 圖3係示意顯示M0N0S型記憶單元的構造圖。於矽基板 2 〇 1 ’ a又置成為源極或沒極之n +擴散層2 〇 4，而於其上形 成絕緣氧化膜203，跨越基板201露出面與絕緣氧化膜2〇3 侧邊並形成0N0膜2 02，於垂直於N +擴散層204之長軸方 向’設置閘極電極2〇5。0Ν0膜之各Ν +擴散層204端部成為 捕捉電子之記憶節點2 〇 6，將2位元之資訊收納於一單 元。0Ν0膜係由第1層氧化膜（例如矽氧化膜）、第2層氮 化膜（例如硬氮化膜）、第3層氧化膜（例如矽氧化膜） 所構成的。針對具備0Ν0膜之記憶單元的詳述，例如，參 照曰本公開專利公報第200 1 -5 1 22 9 0號之記載。 圖4係為了說明記憶單元之程式·（寫入）的示意圖。 藉由於2個記憶節點之中的寫入側之二記憶節點侧的ν +擴 散層204，施加寫入電壓Vd •，於另一記憶節點侧之Ν +擴散 層204 ’施加0V ;於閘極電極2 0 5施加Vg (10V)，通道熱 電子將流入0N0膜之氮化膜而於電子捕捉區域被局部捕 捉。如圖4 ( a )所示，寫入圖上左侧位元記憶節點之情 形’將左侧導電區域設為Vd =5V、閘極電極2〇5設為Vg二 10V、右側N +擴散層2〇4設為〇v。如圖4 (b)所示，寫入 左側位元之後’寫入右側記憶節點之情形，將右侧N +擴 散層204設為Vd =5V、閘極電極205設為Vg = 10V、左側N + 擴散層巧4設—為〇V。還有，因為氮化膜為非導電性，被捕 捉的電何被定域於已施加高電壓之導電區域附近，構成被
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電子捕捉㈣’於通道全長内，僅電子捕 2::臨：值電-…（例如4V)，延長至閉極下：： 通逞全長之中的殘留部分，臨界值電壓幾乎不變。 ±圖5係為了說明記，單元之讀出的示意圖〇於讀出 ^把加0V於2個記憶郎點之中的讀出側之一記憶節點 的導電區域，施加L5〜2V於另一記憶節點侧之導電區 域，施加3〜4V於閘極電極。如圖5 (a )所示，讀出左側 位元記憶節點之情形，施加0V於左側N +擴散層2〇4，施加
Vd=l.5〜2V於右側N +擴散層2〇4，施加Vg==3〜4v於閘極 電極。如圖5 (b )所示，讀出右側位元記憶節點之情形， 施加0 V於右側N +擴散層2 0 4，施加v d = 1 · 5〜2 V於左側N + 擴散層2 0 4，施加V g == 3〜4 V於閘極電極。 於讀出時，若施加閘極電壓與Vd於導電區域，電子將 從施加0 V的導電區域侧被抽出，朝向、没極而開始流動。若 為已寫入狀態的話，於讀出時，通道電流則完全不流動， 或即使流動也僅是極少的電流流動。亦即，施加3〜4V於 閘極電極，V d = 2 V，若將讀出節點之導電區域予以接地， 0N0膜之中，位於尚未捕捉電荷之部分正下方的通道部分 將產生反轉狀態，電子捕捉區域之正下方的通道部分變為 非導通狀態（非反轉狀態）。亦即，於讀出侧之記憶節點 (讀出節點），電子尚未被捕捉的·情形，從施加Vd = 1. 5 〜2V之導電區域，於0V之導電區域側，通道電流將流動。 若電子被一記憶節點所捕捉，從施加Vd = 1 · 5〜2 V之導電 區域’於〇 V之導電區域侧，通道電流並不流動。還有，記
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般之M0S電晶體，源極、 憶單元之2個N +擴散層204係如一 沒極並未被固定。~
圖6係為_了說明本發明實施例之程式動作的圖形。如 圖6 (a)所示，將於連接至記憶單元陣列上侧主位元線的 副位元線SB11之左導電區域—⑧、右導電區域⑤（此等係 以圖1之導線105連接）之間，配置左鄰副位元線SBl〇之導 電區域右側①、右鄰副位元線SB12之導電區域左側④，於 對面側的副位元線SB21、SB20之左、右導電區域②、③， 等間隔地從圖的左邊依照—⑧、①、②、③、④、⑤之順 序予以配置，同樣地，將於副位元線SB1 2之左右導電區域 ④ 、+①之間，配置左鄰副位元線SB1丨之導電區域右侧 ⑤ 、右鄰副位元線SB13之導電區域左侧⑧，於對面的副位 元線SB21、SB20之左、右導電區域⑦、⑥，等間隔地從圖 的左邊起’依知、④、⑤、⑥、⑦、⑧、+①之順序予以配 置。於圖上，SB11等之左右導電區域係如上所述，介由接 觸孔而彼此連接至基板上層的第1鋁導線層丨A i的導線。
於圖6 ’閘極電極11 〇下面之副位元線別11之導電區域 —⑧與副位元線SB10之導電區域①之間，副位元線SB1〇之 導電區域①與副位元線SB2 1之導電區域©之間，副位元線 S B 2 1之導電區域②與副位元線s b 2 〇之導電區域③之間，副 位元線S B 2 0之導電區域③與副位元線$ b 1 2之導電區域④之 間，副位元線SB 1 2之導電區域④與副位元線sb 11之導電區 域⑤之間’副位元線SB11之導電區域⑤與副位元線SB22之 導電區域⑥之間，副位元線SB22之導電區域⑥與副位元線
第35頁 200301902 五、發明說明（27) SB2 1之導電區域⑦之間，副位元線SB2 1之導電區域⑦與副 位元線SB13之導電區域⑧之間，副位元線SB13之導電區域 ⑧與副位元線S B1 2之導電區域+①之間的q n 〇膜下面，°""形5成 通道。分別以L、R表示對應於副位元線之各導電區域的左 右記憶節點。 圖6 (b)係以一覽表彙整對應於圖6 (a)導電區域之 左右§己憶郎點之程式動作的圖形。於圖中，第1欄係表示 寫入的記憶節點（一⑧R係導電區域—⑧之R節點）、第2欄 係表示導電區域對、從—⑧至+①之各攔係表示各導電區 域之施加電壓（H為5V、L為〇V、M為中間電壓2.5V、F為浮 動）、導電區域間之箭號表示電流的方向。 1如，於導電區域⑤L之記憶節點，將資料予以程式 t匕之情形’導電區域⑤（導電區域一⑧設為H ( 5V )、導電 區域④设為L ( 〇v ))、閘極電壓Vg設為1〇ν。 丄口亦即’啟動選擇電晶體丨〇 2，藉由未以圖示之欄選擇 =號’選擇連接至副位元線SB11、SB12的2條主位元線， 接於主位元線之讀出放大器的驅動電路，將電壓Η )、L ( 〇V )供應至連接於副位元線SB11、SB1 2的2條 主位元線。 供應各導電區域之電壓係啟動選擇電晶體1 0 2而供應 至主位元線。 、此日守j本實施例為了防止向其他單元之寫入，於導電 二，⑤t鄰接的導電區域⑥（副位元線SB22之左側導電區 ^ &力口高電壓H ( 5V )與接地電壓L ( 0V )之間的電
第36頁 200301902 五、發明說明（28) 壓，=，，施加中間電壓M d 5V )。藉由未以圖示之攔 選擇彳5號’選擇連接於副位元線別2 2之主位元線，於讀出 f入電路’從驅動主位元線之驅動電路（未以圖示），將 間電塵Μ (2. 5V )供應連接於副位元線SB22之主位元 線。 比較例係針對於導電區域⑥未施加中間電壓撾 ①5V ^之情形加以說明，此情形下，施加0V於導電區域 、藉由施加與高電壓Η (5V )之導電區域⑤之間的電壓 ⑦、Ϊ有寫入導電區域⑤之R節點、導電區域⑥、導電區域 =電區域⑧之r節點的可能性。另外，假設導電區域⑥ i入。接地電壓）< 情形，於導電區域⑤之R節點，進行 區祕f此右根據本發明，於施加高電壓11 (5V)之導電 域的相鄰導^雷^ p 0 單元之寫入。…由於施加中間，電壓Μ而避免向其他 由選！mm、⑧設為浮動（f)，此情形下，介 之主日日_ ’没定驅動連接至副位元線SB21、SB 13 元線的驅動為、為關閉狀態（輸出為高電阻狀態）。 明，6 针對向導電區域⑤L節點之寫入加以說 於圖6° ^，希點之寫入也與上述同樣的方法進行。還有， 加於复仙所不，·例如，寫入對象之單元導電區域，與施 表格Ϊ粗副t兀線之導電區域的電壓，將其對應關係作成 部之广收納於讀出專用記憶裝置，半導體記憶裝置内 …、入電路（未以圖示）係根據所選擇的記憶單元與該 第37頁 200301902 五、發明說明（29) 表格資料之内容（表袼尋抑、土、 ^ 用藉由必須之電壓驅動所、堅渥丄畜然、’構造上也可以採 線。 厅、擇的主位元線與鄰接的主位元 圖7係顯示本發明實雜彳丨 形例係與該實施例之構造= 之交^例的圖形。雖然此變 流的觀點，則與該實施但防止寫入時之寫入漏電 例如’於導電區域⑤之T I立々々 5己即點，將資料程式化之 情形，施加Η ( 5 V )於副位士綠Q1)，， 竹貝 、 ㈣位7^線SB1 1之導電區域⑤與導電 區域一⑧，施加L ( 0 V )於％你-a p n， _ ^於田丨J位tl線SB1 2之導電區域④，施 加1 0V於閘極電極11 〇之電壓Vg。 此時，因為從導電區域⑤流入與導電區域④相反方向 之漏電流將生成，而發生寫入電流之增大、電壓之降低。 =此貫施例，為了防止朝向此逆向之漏電流，鄰接已施加 而電壓H ( 5V )之導電區域⑤的導電區域⑥盥④，以及盥該 導電區域⑤成對而鄰接於構成}組副位元線SM丨之導電區 域一⑧的導電區域①之中，對於構成具有導電區域④以外 ，副位元線SB1 0、SB 21之鄰接導電區域⑥、①，施加高電 壓H(5V)，再者，為了防止向其他單元之寫入，對於將 施加接地電壓L (0V )之導電區域④，與導電區域④成對而 構成1組副位元線之導電區域+①，以及施加高電壓Η (5V)之導電區域—⑧、①、⑤、⑥之間所設置之導電區 域之中的至少一個，施加H ( 5V )與接地電壓L ( 0V )之間 的電壓，例如，中間電壓Μ ( 2 · 5 V )。於圖7 ( b )所示之 例，於施加高電壓H ( 5V )之導電區域①與施加接地電壓[
第38頁 200301902 五、發明說明（30) 〇V)之導電區域④之間的導電區域②，與施加高電壓Η (5V)之V電區域⑥與施加接地電壓[(〇ν)之導電區域 +①之間的導電區域⑦，施加中間電壓Μ (2· 5V)。導電區 域②與導電區域⑦之一對係構成工組副位元線SB2丨。從施加 咼電壓H (5V)之導電區域—⑧、⑤起，於分別之右鄰，依 序配置施加高電壓H ( 5V )之導電區域①、⑥，施加中間電 壓M (2.5V)之導電區域②、⑦，浮動狀態（F)之導電區 域③、⑧，與施加L ( 0V )之導電區域④、+①，抑止與寫 入時之電流逆向漏電流，另外，也抑止向其他單元之寫 入。因此，抑止寫入電流之減少，以及抑止寫入電路之 出電流的增大。 接著，參照圖8,以說明本發明一實施例之記憶節點 的讀出。 於圖8，讀出導電區域⑤L節點之資料的情形，選 接於副位元線SB12與SB11之選擇電晶體，施加η (1 5 於導電區域④，施加L (0V)於導電區域⑤，施加〇於 電極110之電壓Vg。如上所述，未捕捉電子之情形，f 電流由導電區域④流向導電區域⑤。士㈣ ,^ 、 此时’马了防止漏曾 流由導電區域④流向相反方向（逆向：由④向③），於' 與導電區域④相等電壓H U.5V)於導電區域③。藉由也加 流向相反方向之漏電避免感測時讀出電流之減 短感測時間。 接著’參照圖9 ’以說明本發明一實施例之記憶節點 碩出之別的方法。
200301902 五、發明說明（31) 於圖9 ’讀出導電區域⑤L節點之·欠、， 接於副位元線SB 12與SB1 1之選擇電曰貝料的情形，選擇連 (1. 5V )於導電區域④，施加l (〇v曰曰體（啟動），施加Η Vg = 4 V於閘極電極。如上所述， ）於導電區域⑤，施加 電流由導電區域④流向導電區域⑤捕捉電子之情形，通道 此時，為了防止漏電流由導 (逆向：由④向③），對於鄰接ς域④&向相反方向 ③，以及鄰接於與導電區域④成】：④广導電區域 導電區域⑧，施加與導電;域 電區之；ίΐ::區入導電區域⑧之情形’導 即導電區域⑤之電壓將上=擇;記憶單元的源極電壓，亦 減少，對t % t ^ φ幵。 電壓之上昇使讀出電流 U即點之碩出造成影響。 於此貫施例，為了 L # 壓（導電區域⑤之J壓）的：ΐ對象之記憶單元之源極電 構成1組副位元線之導電區域-⑧、以及 置的墓® [ 、1.5V )之導電區域④、③、⑧、①之間所設 置的導電區域卜& 之冷A 士两， 知加[(ον )而被屏蔽，使得流向源極 示之例，對於導=干；電壓」）消失。於圖（9)所 ②，以及導電區域：：盘！與導電區域③之間的導電區域 施加接地電虹二气導電區域⑧之間的導電區域⑦， 成1組副位元'« ，導電區域"與導電區域⑦之一對構
200301902 五、發明說明（32) - 一 接著’針對本發明之其他的實施例加以說明。圖丨〇係 顯不本發明第2實'施例構造的圖形。若參照圖1 0，此實施 例係針對於圖1所示的構造，介由第1鋁導線層丨A1之導線 1 0 5與接觸孔11 1 ’將一侧端部予以相互連接的導電區域對 1 04，所延伸的另一側端部，也藉著接觸孔111而彼此連接 於第1 i呂導線層1 A1之導線1 〇 5。於形成副位元線之導電區 域對的長軸方向之兩侧，藉由利用導線連接導電區域對而 構成’減低了連接於記憶單元之導電區域丨〇 4的電阻值。
圖11係顯示已示於圖1 〇配置之一例的本發明第2實施 例之記憶單元陣列電路構造圖。若參照圖丨丨，有關此實施 例之記憶體電路係於圖2所示的電路構造，介由選擇電晶 體TrA ’將形成連接於主位元線a之1組副位元線的各導電 區域對a、a，與連接於選擇電晶體TrA之一側端部於長軸 方向相反側之端部，也藉由第1鋁導缘層丨八1之導線1〇5而 彼此相互連接。同樣地，與連接於選擇電晶體之側而於長 軸方向相反側之另一側緣，另一導電區域對也藉由第工鋁 導線層1A1之導線而相互連接。
於如此之構造，8個記憶單元陣列連接於副位元線之 一邊，將各副位元線（導電區域）之記憶單元間的電阻設 為R>，所選擇的主位元線設為A、B之情形，字元線礼^將成 為南位準’選擇第n行（但是，η為1至8的整數）之記憶單 το時’於所選擇的記憶單元，經由主位元線A、選擇電晶 體TrA，利用導線1 〇 5，使來自於所連接的兩側導電區域對 a、a的流入電流予以流通。
第41頁 200301902 五、發明說明（33) 從選擇電晶體侧觀察，所選擇的副位元線之電阻值成 為nR與（8—n) R-+ 8R之並列電阻，合成電阻成為11 ( 1 6 _ n ) R/ 1 6。 從選擇電晶體侧觀察，最遠處的記憶單元係η = 8，此 時之副位元線的電阻值成為4R，為該第1實施例電阻之一 半0
於此實施例，進行向上述寫入時的其他單元之寫入防 止、寫入電流之減少抑制、向讀出時之逆向漏電流之防 止、干擾電流之減低等對策後而進行寫入、讀出。 圖1 2係顯示本發明第3實施例的構造圖。於此實施 例’介由第1鋁導線層1Α1之導線105與接觸孔m，將一側 端部，連接接上導電區域對之另一侧端部之同時（此處為 止’舆第2實施例之構造相同），將1條導電區域1 〇 4之分 別長軸方向之兩侧，連接於第2鋁導槔層2Α1、第1鋁導線 層1Α1之導線ιΐ2Α、112Β而構成。. 若根據本實施例，藉由如此之構造，減低副位元線之 電阻。若針對導線11 2Α、1 1 2Β之構造加以說明，此等導線 係對應於相互連接的導電區域丨〇4所設置的，與第2鋁導線
層、第1鋁導線層不同。導線11 2 A、11 2 Β係將對應於形成 記憶單元陣列之副位元線的導電區域1 04，予以等間隔交 錯配置。 . 第1链導線層1A1之導線112B係介由接觸孔111而連接 至導電區域104之一邊，於導電區域1〇4之另一邊，將導電 區域1 0 4對連接於接上接觸孔的第1鋁導線層丨A1之導線
第42頁 200301902 五、發明說明（34) 105第2鋁‘線層2A1之導線112A係介由貫穿孔1〇9及接觸 孔（未以圖示），.連接於其一邊之導電區域ι〇4，於另一 ί!! 貫穿孔而連接於第1銘導線層1A1之導線1。5。以 ^ ΐ ,曾接合導線11 2 A之導線1 〇 5係接觸連接導電區域1 0 4對 之苐1銘導線層1A1之導線。 導後H/Λ位Λ線，交錯配置第21呂導線層2Ai與第3銘 V線層3 A1之主位το線1 〇 1 a、1 〇 1 b。 圖1 3係顯示已示於圖！ 2陣列之一例的本發明 =記憶單元陣列的等價電路圖。各導電區域對係、利用導 側的另-側端部予以相互連接。其他之以反 ^利用基板上層的導線112，相互連接 軸 方向之兩側。 也匕从心長釉 於此實施例，從選擇電晶體侧觀察， 記憶單w導電區域之電阻值為nR與(8 —^擇的弟二 阻，合成電阻成(8—n)R/8。 n)R之亚列電 從選擇電晶體侧觀察，最遠處的記憶單 時之副位元線的電阻值成為。，另外電阻值早:/二:8 ’此 4，電阻值成為2R。 值蚨间的仃為n = 還有’於此實施例，也進行向上述寫 ”入防止、寫入電流之減少抑制= 流之防士、干擾電流之減低等對策後而進： = 電 一接著，針對本發明之第4實施例加以說明。项。 不發明第4實施例的構造圖。圖i 5係 二：顯 ^不於圖1 4配
第43頁 200301902 五、發明說明（35) 置之一例的本發明第4實施例之記憶單 圖。若參照圖15，於此實施例，於形成貝” 電區域m u、a)之間，介由選擇電晶體，了之導 接上；I由選擇電晶體i 〇 2而位於主位 2 ^°各 線，形成分別連接於此2條主位元線的2:二的】：= 〒域的各1條（b、e) ’與介由位於面對接上該组V電 線之，擇電晶體侧的選擇電晶體，分別連接於相 ^ 位兀線的2組副位元線之導電區域的各丨條 、 ’、
置此4條導電區域的構造作為單元陣列之分判單位將配 憶單元陣列一側至另一彻！，此分割單位具備數段。’由記 时顯示於圖14之例，形成4段構造，形成單元 ^位之各段，配置4條閘極電極11〇 (字元線礼）。於 施例，對應於1組副位元線，於第2鋁導線層2A1，况S 電區域104之長軸方向，具備跨越各段分割單位並ς伸的 導線113，此導線113係介由貫穿孔109 —J、1〇9 —2、工⑽― 3，分別連接形成各段分割單位之丨組副位元線之 對的第1鋁導線層1Α1之導線1〇5 —丨、1〇5 —2、1〇5 —3。 鋁 導線層1Α1導線1〇 5-2係連接於圖上下2段之分割單位的導 電區域對。還有’連接形成丨組副位元線之導電區域對的 第1鋁導線層1Α1，其導線1〇5 —2係為了連接分別包含於第2 段與第3段之2個單元陣列.分割單位的導電區域對，丘用 2段與第3段之2個分割單位。 、，於此實施例，單位上以數條字元線（圖上為4條）為 一群，連接於分別配置於記憶單元陣列兩側之選擇電晶體 第44頁 200301902 五、發明說明（36) 的副位το線，將形成此副位元線之導電區域 之^割單位，第2屬導線層之導線113係跨越分^ 兀陣列各段導電區域104並予以延伸，以八 i 早 於接上各段導電區域對之導線上：以^ 接产割單位之各段導電區域對的導線〗〇 5 —工、1 〇 5 — 2、、 3係設為相同電壓，最接近選擇電晶體之端部，盥最 — 端部之各段之間的電壓差可能沒有，即使有電壓差，也 可以忽略的。另外，也減低了副位元線之電阻。 一、再者’針對本發明之其他實施例加以說明。圖1 8係顯 不為了說明本發明第5實施例的電路構造圖。若參照圖’、 18，於此實施例，形成}組副位元線之導電區域ι〇4對係將 =於連接至選擇電晶體1 〇 2 —側的端部，例如，介由第j鋁 V線層1 A1之導線1 〇 5 A而予以彼此相互連接，將與導電區 域1 04對一側端部於長軸方向相反侧之另一侧端部，例 如’介由第2鋁導線層2A1之導線1〇 5B而予以彼此相互連 接。於此實施例，具備於第3鋁導線層2 A1，沿著導電區域 1〇4之長轴方向而延伸的導線114，此導線114係約略於導 線105B的中央，介由貫穿孔，連接於導線1〇5A的中央。連 接於選擇電晶體102之主位元線101係設置於第3鋁導線 層二右根據如此構造之實施例，減低由導電區域丨〇 4 ( n + 擴政層）所構成的副位元線之電阻，藉由電阻值之減低， 改善寫入電流及讀出電流之特性。另外，與該各實施例同 樣地’於此實施例，也藉由場氧化膜進行選擇電晶體1 0 2 間之元件分隔，期望選擇電晶體1 0 2之高耐壓化，能夠抑
第45頁 200301902 五、發明說明（37) 止寫入日守=於元憶單元的寫入電壓之降低。於此實施 ί上2 S A也藉由控制所選擇之列的鄰接列副位元線 之減少抑制、向讀出=寫入防止、寫入電流 ^ ^ ^ ^ ^ 、 寸之逆向漏電流之防止、干擾電流之 減低而進灯罵入、讀出。 圖1^9係顯示為了說明本發明第6實施例的電路構造 ^ ^右爹/、，、圖^ 9，於此實施例，形成1組副位元線之導電 二曰0 係介由第1鋁導線層之導線10 5A，將接上該選 言/ 側知部予以彼此相互連接，介由第2 ^導線層之V線112，將導電區域1〇4之長軸方向之兩側予 ΐΪί連接’再者，與連接於選擇電晶體102 一側端部於 又 向相反側之另一側端部，介由基板上層的第2戋第3 鋁導線層105Β (l〇5C)而彼此相互連接。於此實施例，也 =口上所述，藉由控制所選擇列之相鄰列之副位元線的電 期望向寫入時的其他單元之寫入防止、寫入電流之減 ^制向項出日t之逆向漏電流之防止、干擾電流之減低 而進行寫入、讀出。 ^ 更進一步，針對本發明之其他實施例加以說明。圖20 係顯示為了說明本發明第7實施例的配置圖。圖2ι係顯示 已不於圖20的構造之等價電路圖。於圖2〇，與圖1相同之 元=均賦予相同的參照符號。以下，.參照圖2 0、2 1，針對 此第7實施例與表示於圖1及2之該實施例之不 明。 於该貫施例，針對形成1組副位元線之導電區域1 〇 4
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對，對於利用第1鋁導線層之導線丨〇5，將位於連 晶體丨〇2—側的端部，予以彼此連接而構成，於第^，笔 例，導電區域1〇4對之中，—導電區域104一侧端弟施 他導電區域之相反侧端部，介由基板上層的導線丨而、其 互連接。更詳言之，連接於形成丨組副位元線之導目 對之中的一導電區域104之選擇電晶體1〇2侧的端 °° 3 他導電區域104之選擇電晶體1〇2相反侧之端部，^如，、二 由第1鋁導線層之導線1〇5，跨越複數之導電區 :，二 此連接。 T以彼 也如圖21所示，於形成連接於選擇電晶體1〇2 (h 之1組副位元線的導電區域對a、a之間，配置分別連、 選擇電晶體102 (TrA)之相鄰選擇電晶體的副位元線$於 之各1條，與分別連接於另一側選擇電晶體1〇2 (he、 e TrD )的副位元線c、d之各1條，形成1組副位元線的導 區域對a、a之中，連接於一導電區域之選擇電晶體了^之 端部’與其他導電區域104之選擇電晶體Tr A之相反侧端 部，例如，利用第1鋁導線層，介由所配置之導線丨〇 5，妗 越副位元線b、c、d、e而彼此連接。此導線丨〇 5係作為連5 接形成2條導電區域對之矩形形狀的相對1組端部（點') 對角線而予以佈線。於此實施例，2條導電區域對，介由 形成之矩形形狀之4個端部之中的導線1 〇 5，除了相連接、 2個‘部（.其中的一個係連接於選擇電晶體1 q 2 )之外，# 下的2個端部則為自由端。 ^ 若根據如此構造之本實施例，對於記憶單元陣列之任
200301902 五、發明說明（39) 意記憶單元而t，無關於其位置（行 列之源極、汲極仪 列），記f音置分I：鱼 叹位以條導電區娀）之雷 U早兀陣 便無記憶單元電流（寫/ ^ 將成為相同， 性。 電々…貝出電流）之位置依存 參照圖20、21，以說明具體例， 域a、b，作為擴散層對（源極/汲極），曰^位^線之導電區 線WL8的記憶單元MC8之時，記 =擇連接於字元 散層係介由導峻1 M f ~" 田1J位元線a侧的擴 電阻，^ ^線105 (貫際上，電阻值相較於N +擴散層之 可以忽略的）而連接於選擇 e記政之 ϊ元線，的擴散層係介由導電區域m之二 連；^ ^接8單位分之電阻R )而連接於選擇電晶體TrB， ^接於C憶單元則之導電區域a、b的電阻值之和設為 接於^外，將副位元線之導電區域3、b作為擴散層對而連 / 乂子元線孔7之記憶單元MC7之副位元線a侧的擴散層’ 係介由導線105及電阻R而連接於選擇電晶體TrA，記憶單 元MC7之副位元線b侧的擴散層，係介由導電區域b之電阻 7R而連接於選擇電晶體TrB，連接於記憶單元MC7之導電區 域a、b的電阻值之和設為8R。同樣地，連接於記憶單元 MCI之導電區域^、匕的電阻值之和設為8R。 如上所述，著眼於副位元線之長轴方向，記憶単元之 擴鼓層的電阻值與字元線的位置無關，設為相同。針對副 位元線b與c、副位元線c與d、副位元線d與e、副位元線e 與a之間的記憶單元也同樣地予以設定。如此方式，若根 據此實施例之構造，解除視記憶單元陣列内之記憶單元電
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五、發明說明（40) 流之位置而定的變動。 於此貫施例”也如上所述，藉由控制 鄰列副位元線之電壓，期望向寫入時的其 α — 、 之相 止、寫入電流之減少抑制、向讀出時之 +寫入防 ， Λ . 、硬向漏電流之防 止、=擾電流之減低而進行寫人、讀$
例，當然也可以採取·· -邊與另-邊介由基板上層的;； 線狀之導線而連接的i組副位元線，將形成此組副位：角 的導電區域對，如該第4實施例，於記憶單元陣列'一 :之選擇電晶體至另一侧之選擇電晶體，具備數段：構 圖22係顯示為了說明本發明第8實施例的配置圖。 23係顯示於圖22所示的構造之等價電路圖。於圖22，盥 20相同之元件均賦予相同的參照符號。還有，圖23係二圖 22 ’設二4者。參照圖22及23，針對本發明之第8實施 例加以說明。以下，針對本發明之第8實施例，對於盥圖 2 0及21所示的該第7實施例相同部分，則省略其說明，、針 對與该第7實施例之不同點加以說明。
於本發明之第8實施例，利用第1鋁導線層之導線 105，將端部予以彼此連接，以數條（~條）字元線為單 位’將形成1組副位元線之2條導電區域1〇4分割成2組（2 段）而構成的。 形成連接於一選擇電晶體丨〇 2之副位元線的2列導電區 域對之邊’分隔成配置於同一列上的2組導電區域a 1、 a 3形成5亥副位元線的2列導電區域對之另一邊，係由配
第49頁 200301902 五、發明說明（41) 置於同一列上的2組導電區域a2、a4所構成的，導電區域 a2、a4之纟而部亚不相互分隔，藉由形成連接部的導電區域 而相連接。、本貫施例，形成連接導電區域a2、a4之連接部 =導電區域兩侧間的電阻值，係設為與導電區域al、a2等 子元線11 0之2行（列）記憶單元間長的區之 值相等。 &電區域& 1係以其一側，連接於選擇電晶體1 0 2之擴 政層1 0 8 ’、於長轴方向相反側之另一側則設為開放端（自 由端）。f電區域a3為開放㈣，位於導電區域之開放端 則與該開放鳊於長轴方向相反側的一邊，具備接觸區 域省另方面’於連成一體之導電區域a2、a4的連接部 V電區域）之中央部位，具備接觸區域。從連接部（導 電區或）之中央邛位至導電區域a 2、^的端部為止之電阻 值係設為與導電區域al、a2等字元線丨丨^之丨行分之記憶單 元間長度之導電區域的電阻值相等。… 介由接觸孔111，第丨鋁導線層之導線1〇5之一側連接 於，電區域al之選擇電晶體1〇2的擴散層1〇8，跨越第1組1^ 條字元線110與4條導電區域104而配置於斜方向，另一側 則介由接觸孔111，連接至導電區域“與導電區域a4之連 接部的中央部位。 第1鋁導線層之導線1 05係從形成導電區域a2 之連 接部的中央部位，跨越第1組N條字元線11〇盥 導 m而配置於斜方向，介由接觸孔ln，連接 一側。亦即，導線105係以接觸孔連接於形成導電區域a2
第50頁 200301902 五、發明說明（42) 字型，與 與a4連接部之中央部位點為中心，延伸成“，〜 分別導電區域al、-a3之各一側相連接而構成=。子^ 1對導電區域al、a2之間的導電區域b、cd、、十對位於 相同的構造。 、e ’也形成 一如圖Μ所示，於形成連接於選擇電晶體1〇 1組副位元線的導電區域對al、a2之間，配 _rA )之 bl、c、d、e，形成副位元線之導電區域對之=位元線 區域al、a3之一侧，形成導電區域“、之’與導電 導電區域a2、a4相同的導電區域所構成的），部（由與 介由第1鋁導線層之導線105而相互連接。亦=部位， 電區域對al、a2與第2組導電區域對a3、“ 弟1組導 晶體m (m)之擴散層⑽而言，並列連接而擇電 若根據如此構造之本實施例，對於 。 意記憶單元而言，與其位置（行、歹n益關早=列之任 元電晶體之源極、汲極（2條導電區域）之選擇H日日 為止的電阻和變得相同，便無記憶單元電流 阳番沒 讀出電流）之位置依存性。 ”電k、 參照圖23以說明具體例，將導電區域a2、bi 層對（源極/汲極），閘極選擇連接於字元線WL4之ς G 兀MC4之時，導電區域a2側之擴散層係介由導線1〇5 ( ^際 上，電阻值相較於N +擴散層之電阻，是可以忽略的）、 ^電區域a2之電阻一單位(對應於記憶單元之i個行間 隔=的導電區域之電阻），而連接至選擇電晶體TrA，記 憶單元MC4之導電區域bl侧之擴散層係介由導電區域bl之4
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單位分的電阻4R (直接連接4個單位電阻r )而連接至選擇 電晶體TrB，直到分別連接於記憶單元MC4之擴散層對的導 電區域a2、bl的分別選擇電晶體ΤγΑ、τΓΒ之電阻值和為 5R °
另外，將副位元線之導電區域a 2、b 1作為擴散層對， 閘極為連接於字元線WL3之記憶單元MC3之導電區域a2侧的 擴政層’係介由導線1 〇 5及電阻2 R而連接於選擇電晶體 TrA，s己憶單元MC3之導電區域bl側的擴散層，係介由導電 區域bl之電阻3R而連接於選擇電晶體TrB，直到連接於記 憶單元MC3之導電區域a2、bl之分別選擇電晶體TrA、TrB 為止之電阻值和為5R。 連接於第2段字元線WL8之記憶單元MC8所連接的導電 區域a4之電阻值和為5R (從為導電區域&2與34之連接部的 接觸孔111，5單位分之電阻），導零區域匕3係為了利用導 線105而連接至選擇電晶體TrB，直到導電區域a4、b3之分 別選擇電晶體TrA、TrB為止之電阻值和為5R。 其他行之s己t思早元C 5〜M C 7也是同樣地，另外，針對 導電區域a2、bl以外之任意2列導電區域之間的記憶單元 也是同樣地，直到連接於記憶單元之擴散層的導電區域之 所對應的選擇電晶體102為止之電阻值和為5R。如此方 式，記憶單元之擴散層與選擇電晶體之間的電阻值係無關 於記憶單元之位置而為定值。 〇如上所述，記憶單元之擴散層的電阻值係無關於記憶 單元之位置而為定值。若根據此實施例之構造，解除視記
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五、發明說明（44) 憶單元陣列内之記憶單元電流之位置而定的變動，藉由以 ^條字元線作為記憶單元陣列單位，分割連接於一選擇電 晶體之副位元線，利用導線連接所分割的副位元線對而予 以構成，相較於該第7實施例，能夠將連接於記憶單元的 擴散層之副位元線的電阻值將更進一步地予以降低。 圖2 4係顯示本發明第9實施例的配置圖。圖2 &係顯八 已示於圖24構造的等價電路圖。還有，圖25係為於'圖以不 中，者。於圖24,與圖22相同之元件賦予相 的參照符號。以下，參照圖24及25，針對本發明之第9^ 施例加以說明。 貝 於本發明之第9實施例，於長軸方向，以N條字元線 單位’將形成副位元線之導電區域分割成M組（但是，、M : 4以上之2的偶數）而構成。還有，於圖24，M = 2者 庫 於顯示於圖22之該第8實施例。以下，為了方便，說明:應 4之情形。 … 形成共同連接於一選擇電晶體102之1組副位元線的導 1區域對之m相互位於同—列上的導電區域ai、 a3、a5、a7所構成的，另—邊之導電區域係由相 —列上的4段導電區域a2、a4、a6、a8所構成的。、门 第1段導電區域al -側係連接於選擇電晶_ 層1〇8，與該侧於長軸方向相反側的另 ，、政 第!段導電區域a2-側為開放端，舆該 = 相反侧的另-侧係介由形成連接部的導電區域而連接方:第 段導電區域a4 ’於與導電區域以之連接部，具備接觸區 200301902 五、發明說明（45) 的長度之導電區域的電阻） 第2段導電區域a 3 —侧為開放端，與該侧於長轴方向 相反側的另一側係介由形成連接部的導電區域而連接於第 3段導電區域a5，於與導電區域a5之連接部，呈備接觸區 ^ 〇 八时 域。例如’形成連接部之導電區域兩侧間的電阻設為2單 位分之電阻2 R (但是，1R係為對應於記憶單元i行分間隔 導電區域的電阻）。 域 與第2段導電區域a4之導電區域a2連接部相反侧的 部為開放端。 與第3段導電區域a5之導電區域a3連接部相反侧的端 部為開放端。 第3段導電區域a6 —侧為開放端，與該側於長軸方 相反側的另一側係介由形成連接部的導電區域而連接於 4:。導電區域以，㈣導電區域以之連接部，具備接觸區 域。第4段導電區域a7-侧為開放端，另一側具備接觸區 與第4段導電區域a8之與導雷厂# 端部為開放端。 、¥電。域a6連接部相反侧的 第1铭導線層之導線105係介由拉總a ],， 電區域al之選擇電晶體102側，介而連接於導 電區域a2、a4之連接部。 接觸孔⑴而連接於導 導電區域a2、a4之連接部係介由 ^ 孔111而連接於導電區域a3、a5之連接部’ ，错由接觸
第54頁 200301902 五'發明說明（46) u導而電*區、&5之連接部係介由導線105，藉由接觸 孔111旨而連接於導電區域a6、a8之連接部。 而m，6、&8之連接部係介由導線105，藉由接觸 = 域以之一側。針對導電區域al、a2之間 的V電區域，也設為相同。 如此方式’導線j 0 5係將記憶單元陣列内，設置於斜 »實條予％線為單位，變換方向而予以配置。亦 I7，導線1 0 5之圖案形狀為切換變換"〈"與"〉"。 A以說明具體例’將第^段導電區域a2、bl作 2政^對（源極/汲極），連接於字元線WL1之記憶單元 MCI之副位元線a2側的擴散層係介由導 :值相較 +擴散層之電阻，*可以忽略的，、導電區電 j之2早位分電阻2R ’而連接至選擇電晶體以，記元 =元線Μ侧之擴散層係、介由導電區幻單位分的電阻尺而 連接至選擇電晶體T r Β，直到遠接於4 ^ w 對的導電區域a2、bl的選擇電日τ早兀ΜΠ之擴散層 抑。同樣地，將第!段導電擇Λ: h rB之電阻值和為 (源極/沒極），連接於ίκη—作為擴散層對 而連接於選擇電晶體 鸯爲尨入山道Φ r Α Λ 早兀之副位元線bl側的擴 政層U ¥電區域之電阻2R (直列連接2單位分之電阻 R )而連接於選擇電晶體TrB，直到連接於記情單元mc2擴 =對^導電區域a2、bl之選擇電晶體以的電阻值 之和設為3 R。
200301902 五、發明說明（47) 另外，連接於第4段字元線WL8的記憶單元之擴散 層的導電區域a8之·電阻值設為3R，連接於記憶單元jjc8之 擴散層的導電區域b4係為了利用導線105而連接於選擇電 晶體TrB，連接於記憶單元MC8之擴散層對的導電區域a8、 b4之電阻值設為3R。其他之記憶單元MC5〜7也同樣地，直 到連接擴散層對之2條導電區域所對應的選擇電晶體為止 之電阻值和設為3R。 於本發明之第9實施例，記憶單元之擴散層的電阻值 係與€憶單元的位置無關而設為相同，解除視記憶單元陣 列内之s己憶皁元電流之位置而定的變動。另外，於本發明 之第9實施例，對於一選擇電晶體丨〇2之擴散層1〇8，介由 導線105，相較於該第8實施例，將並列連接的μ組導電區 域對之分別電阻值予以減低，因此，相較於該第8實施 例’也能夠使連接於記憶單元之擴散層的副位元線之電阻 值減低。 圖2 6係顯示為了說明本發明第1 〇實施例的配置圖。圖 2 7係顯示於圖2 6所示的構造之等價電路圖。還有，圖2 7係 於圖26，設定Ν=4者。於圖26，與圖22相同之元件均賦予 相同的參照符號。以下，參照圖2 6及2 7，針對本發明之第 1 〇實施例加以說明。 於本發明之第1 〇實施例.，利用第i鋁導線層之導線 1 〇 5，以N條字元線1 〇 〇為單位，於長軸方向，將形成端部 已連接之1組副位元線之導電區域對分割成2組而構成的。 於顯示於圖2 2之該第8實施例，導電區域對之中的一邊，
第56頁 200301902 五、發明說明（48)
雖然將於同一列之第1段與第2段的導電區域之間予以分 割，於本發明之第iO實施例，形成！組副位元線之2列導電 區域對之中的一邊係介由形成連接部之導電區域，相互連 接第1組之導電區域al與第2組之導電區域a3。亦即，第j 組之導電區域al與第2組之導電區域a3並非相互分割而是 介由導電區域連成一體。形成第丨組之導電區域al與第2組 之導電區域a3的連接部之導電區域兩側之間的電阻值係設 為2單位分之電阻2R (R為對應於記憶單元之一行間隔分的 導電區域之電阻值）。形成第i組之導電區域與第2組之 導電區域a4的連接部之導電區域兩侧之間的電阻值也設為 相同。 第1段導電區域al之一侧係連接於選擇電晶體i 〇2之擴 散層1 0 8，與導電區域a 1之該侧於長軸方向相反侧的另一 側，係介由連接部而一體連接於第2蟬導電區域以之一 側，與導電區域a3之該側於長軸方向相反侧的另一侧， 具有接觸區域。 ' 另外，導電區域al與形成第！組之導電區域對之導電 區域a2之一側係作成開放端，與該側於長軸方向相反側的 另一侧，係介由連接部而連接至第2段導電區域a4，於i 連接部具備接觸區域。與第2段導電區域a4之該侧於長軸 方向相反侧的另一側則作成開放端。 第1紹導線層之導線105係介由接觸孔U]l而連接至導 電區域al之選擇電晶體丨〇2侧，跨越第}段^^條字元線與數 條導電區域，介由接觸孔11]L而連接至導電區域a2與/導電
200301902 發明說明（49) 區域a4之連接部’導電區域a2與導電區域以之連接部係介 由導線105，跨越第2段N條字元線與數條導電區域，介由 接觸孔111而連接至導電區域a3之端部。亦即，導線1〇5係 以朝向導電區域a2與導電區域a4之連接部的接觸孔丨丨！為 中心，形成圖案形狀而延伸成“ < ”字型，利用接觸孔1工工 而連接至導電區域a 1、a3之端部。 參照圖27，以說明具體例，將副位元線之導電區域 a2、bl，作為擴散層對（源極/汲極），選擇連接於字元 線WL4的記憶單元MC4之時，記憶單元之導電區域“側的擴 散層係介由導線105 (實際上，電阻值相較於n +擴散層之 電阻，是可以忽略的）與導電區域之丨單位分之電阻R二連 接於選擇電晶體Tr A，記憶單元之導電區域b丨侧的擴散層 係介由導電區域之4單位分之電阻4R (直列連接4單位分之 電阻R )而連接於選擇電晶體TrB，連接於記憶單元MC4之 導電區域a2、bl之分別選擇電晶體TrA、τΓΒ的電阻值之和 設為5 R。 另外’連接於第2段字元線WL8之記憶單元MC8，連接 於其擴散層之導電區域a 4之電阻值設為5R，由於導電區域 b2係介由導線105而連接於選擇電晶體TrB，連接於記憶單 元MC8之擴散層對的導電區域34、b2的電阻值之和設為心 5R。其他之記憶單元MC5〜7也同樣地，直到連接於記憶單 元之擴散層對的導電區域a4、b2之選擇電晶體1〇2為止之 電阻值和設為5 R。 圖28係顯示為了說明本發明第u實施例的配置圖。圖
第58頁 200301902 五、發明說明（50) 2 9係顯示於圖2 8所示的構造之等價電路圖。圖2 9係於圖 28，對應於設定N = 2、Μ = 4的構造。於圖28，與圖24相同 之元件均賦予相同的參照符號。以下，參照圖28、29，針 對本發明之第11實施例加以說明。以下，針對本發明之第 11實施例，對於與圖24及25所示的該第8實施例相同部 分，省略其說明’針對與該第9實施例之不同點加以說 明0 於本發明之第11實施例 單位，分割成Μ組，形成共同連接於一選擇電晶體1〇2的2 列導電區域1 0 4對之Μ組，同一列上之導電區域並不分判 (切斷），以單位電阻之2倍電阻值2R的導電區域（力連1接 部），一體連接各組之間而構成。而且，形成共同連 一選擇電晶體102之1組副位元線，針對其μ組之導、 對，位於同一列上之數條導電區域（同一列上之導電π區$ al、a3、a5、a7，與同一列上之導電區域心、a4、S a 8 )係於長軸方向每隔1組，具有接觸區域。 散声區域ai之一側係連接於選擇電晶體m的擴 政層108，與該第i段導電區域al之一側於長 夂 侧的另一側，係於第2段導電區域a 3之一側，人"目反 接部之導電區域之電阻2R而相連接。 I由形成連 第1段導電區域a2之一侧為開放端，與第] ^^^^#], #； 域“之-側，編则接部…區域之=導2區· 接，於其連接部之中間，具備接觸區域。電阻2R而相連
200301902 五、發明說明（51) 與弟2段導電區域a 3之該側於長軸方向相反侧的另一 側，係於第3段導，電區域35之一側，介由形成連接部之 電區域之電阻2 R而相連接，於其連接部之中間，1 $以Λ /、爾接觸 與第2段導電區域a4之該侧於長軸方向相反側的另一 侧，係於第3段導電區域a 6之一側，介由形成連接部之 電區域之電阻2R而相連接。 與第3段導電區域a5之該側於長軸方向相反侧的另一 侧，係於第4段導電區域a7之一侧，介由形成連接部之 電區域之電阻2 R而相連接。 與第3段導電區域a6之該側於長軸方向相反側的 侧，係於第4段導電區域a8之一侧，介由形成連接部之 電區域之電阻2R而相連接，於其連接部之中間，具備接 1¾ -rai 〇 ^ 第4段導電區域a7之另一側具備接觸區域。 第4段導電區域a8之另一侧為開放端。 第1鋁導線層之導線丨〇 5係介由接觸孔丨丨丨而連 電區域ai之選擇電晶體1G2側，介由接觸孔⑴而連接^ 電區域a2與導電區域a4之連接部。 導電區域a2、a4之遠垃丄 . 1 nr 迷接邛的中間部位係介由導線 105’介由接觸孔ill而連接於道 、 心银於導電區域a3、a5之連接點。 導電區域a 3、a 5之連接立[5 &人 ^ · 孔1U而連接於導電區域a6、a8之連接部。 接觸 導電區域a6、a8之連接》的由日日a 、， 受』的中間部位係介由導線1 05，介
200301902 五、發明說明（52) 由接觸孔ill而連接於導電區域a7 憶單元陣列内部，.以於斜方_條字元線為係疼將記 變方向予以蛇行配置。 、本為早位’依序改 參照圖29，以說明具體例。 2、M=4之情形的等價電路圖。β糸於圖28，設定Ν = 將第1組導電區域a2、bl，柞盔 -λ ，、登摆、查接於〜-Α 作為擴散層對（源極/汲 το之導電區域a2側的擴散μ，筏人山②A G早 ^成增，係介由導線1 0 5 (實際上， 電阻值相較於N +擴散層之雷阳 3 、
八七、曾+ r丄 土、狀’之電阻，疋可以忽略的）與電阻R 刀之V電區域而連接於選擇電晶體TrA，記憶單元之導電 ，域bl侧的擴散層係介由導電區域之電阻2R (直列連接2 單位分之電阻R )而連接於選擇電晶體71^，直到連接於記 k單元MC2擴散層對之導電區域a2、bl之分別選擇電晶體 TrA、TrB的電阻值之和設為3R。 另外，連接於第4組字元線WL8的記憶單元MC8之擴散 層的導電區域a8之電阻值設為3R，另一方面，導電區域b4 係為了利用導線105而連接於選擇電晶體TrB，直到連接於 3己fe早元MC8之擴散層對的導電區域以、b4之分別選擇電 晶體A、B為止之電阻值設為3R。其他之記憶單元〜7也 同樣地’直到連接於記憶單元MC8之擴散層對的導電區域 之選擇電晶體為止之電阻值和設為3R。如此方式，相較於 該第8實施例，能夠使連接於記憶單元之擴散層的副位元 線之電阻值更予以減低。 於該第8〜1 1實施例，也如上所述，藉由控制所選擇
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的列之相鄰列副位元線之電壓，期雙 之寫入防止、寫入電流之減少抑制主^，入時的其他單元 流之防止、干擾電流之減低而進杆°嗔出4之逆向漏電 此實施例，當然也可以採取：一側與 、出°再者’於 成對角線狀的導線而連接的1組副立\ 一側介由基板上層 位元線的導電區域對，如該第41浐广線’將形成此組副 列，從一側之選擇電晶體至另一加 ％ A fe、早兀陣 段的構造。 側之選擇電晶體，具備數 以上，適合該實施例而說明本發 僅受限於該實施例之構造，於太* & 仁疋本發明並不 專利範圍内，當然包含同行先進 ^ 明申請之各項申請 正。例如，雖然程式係以的各種變形、修 例加以說明，•是也可以適用於减：性：導體裝置為 q扣％項出專用之半導體却掊 置。另外，一種0Ν0膜於1單元内呈。L'裝 个凡Μ具百彳個獨立記憶2位元的 電子捕捉區域，針對具備此種〇Ν〇膜的記憶單元陣列加以 說明，但是並不受限於本發明之如此構造，於i單元内 憶1位兀的電子捕捉區域之構造也是可以的，再者，也可 以適用於M0S電晶體、任意之M〇N〇s型電晶體、堆疊式閘 型電晶體。 ° 發明的效果 如上所述，根據本發明，利用2條導電區域構成連接 至设置於記憶單元陣列兩側之選擇電晶體的丨組副位元 線，藉由交錯配置複數組位元線，減低遠離選擇電晶體端 200301902 五、發明說明（54) 部之導電區域的带 〜、 所造成晶片面值，能夠抑止對於記憶體容量之増大 另外 增大。 之-側，利Ϊ J ^ f明，形成1組副位元線的導電區域對 電晶體至記憶單亓^另一側彼此連接而構成，減低從選擇 另外，根I 之導電區域的電阻值。 區域之兩㈣，減：：：巴二：：用導線層之導線連接導電 再者，根據域的電阻值。 區域對分割成數# 7 ^，具備將形成1組副位元線之導電 區域連接於選擇電曰3由：=導線層之導線而將各段導電 的電壓。 曰曰體，將各段導電區域對設為幾乎相同 根據本發明，；^ 元件分隔，能夠高耐化膜進行選擇電晶體間之 寫入對象之記憶單元' 2晶體，抑制供應寫入時之 入另外，根據本發；；；二!壓：降。 鄰接的導電區域等，可 ，耩由施加既定電壓於 寫入電流之減少的抑制。一向其他單元之寫入的抑止、 另外’根據本發明，於士忘 和 域等施加既定的電壓 夠：，：藉由在鄰接的導電區 讀出電流之降低及干擾電流之因逆向之漏電流而造成的 導=，根據本發明，無關；f， 於v電區域之電阻和為乂 σ L、早兀之配置位置，由 而造成的寫入特性之偏显或钱：夠明顯抑制因位置之不同 發明’針對形成1組副位元後"出電流之不穩。亦即，於本
位-線之2條導電區域，藉由基板上 200301902 五、發明說明（55) 層的導線，將連接於一導電區域之選擇電晶體的一侧端 部，與相反於另一侧導電區域之選擇電晶體側的端部，連 成如對角線般，解除於記憶單元陣列内之記憶單元擴散層 電阻和的位置依存性，而解除讀出、寫入特性之位置依存 性。 再者，根據本發明，將數條字元線分割成單位，將副 位元線分割成數群，於分別群内，無關於記憶單元之配置 位置，導電區域之電阻和為定值，同時能夠明顯地意抑制 其電阻和之值，抑止因位置之不同而造成的寫入特性之偏 異或讀出電流之不穩。
第64頁 200301902 圖式簡單說明 五、【圖式簡單說明】 圖1係顯示本，發明一實施例的配置圖。 圖2係顯不本發明一實施例的電路構造圖。 圖3係示意顯示具備0N0膜、具有2位元記憶節點之記 憶單元的構造圖。 圖4(a)及（b)係說明圖3記憶單元之程式的圖形。 圖5(a)及（b)係說明圖3記憶單元之讀出的圖形。 圖6(a)及（b)係為了說明本發明一實施例之寫入的圖 形。
圖7(a)及（b)係為了說明本發明一實施例之寫入的圖 形。 圖8(a)及（b)係為了說明本發明一實施例之讀出的圖 形。 圖9 ( a )及（b )係為了說明本發明一實施例之讀出的圖 形。 …、 圖10係顯示本發明第2實施例的配置圖。 圖11係顯示本發明第2實施例的電路構造圖。 圖12係顯示本發明第3實施例的配置圖。
圖13係顯示本發明第3實施例的電路構造圖。 圖14係顯示本發明第4實施例的配置圖。 圖15係顯示本發明第4實施例的電路構造圖。 圖1 6係顯示^知之不揮發性半導體裝置的配置圖。 圖1 7係顯示習知之不揮發性半導體裝置的電路構造 200301902 圖式簡單說明 圖1 8係顯示本發明第5實施例的電路構造圖。 圖1 9係顯示本發明第6實施例的電路構造圖。 圖2 0係顯示本發明第7實施例的配置圖。 圖2 1係顯示本發明第7實施例的電路構造圖。 圖2 2係顯示本發明第8實施例的配置圖。 圖2 3係顯示本發明第8實施例的電路構造圖。 圖24係顯示本發明第9實施例的配置圖。 圖2 5係顯示本發明第9實施例的電路構造圖。 圖26係顯示本發明第1 0實施例的配置圖。 圖2 7係顯示本發明第1 0實施例的電路構造圖。 圖28係顯示本發明第1 1實施例的配置圖。 圖2 9係顯示本發明第1 1實施例的電路構造圖。 元件符號說明： 11〜導電區域 1 2〜連接導電區域 1 3〜輔助導電區域 1 4〜絕緣膜 1 5〜閘極電極 1 6〜選擇閘極電極 1 8 :鋁導線. 1 9〜不純物區域 2 0〜接觸孔 1 0 1〜主位元線
第66頁 200301902 圖式簡單說明 103 104 105 106 107 109 110 111 112 113 201 202 1 0 2〜選擇電晶體（區塊選擇電晶體） 閘極電極（·區塊選擇線SL ) 導電區域（副位元線） 導線 場氧化膜 1 0 8〜擴散層 貫穿孔（TH ) 閘極電極（字元線WL ) 接觸孔 導線 11 4〜導線 半導體基板 ΟΝΟ膜 2 0 3〜絕緣氧化膜 2 0 4〜Ν +擴散層 2 0 5〜閘極電極 2 0 6〜記憶節點
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Claims (1)

  1. 200301902 六、申請專利範圍 1 · 一種半導體記憶裝置，其特徵為： 於形成記憶單元陣列區域的基板表面，具備數條平行· 延伸形成的導電區域； 將2條該導電區域成對，利用導線連接而形成丨組副位 元線； 該1組副位元線介由選擇電晶體而連接至主位元線； 複數之該選擇電晶體在該記憶單元陣列之兩側相向配 置；以及 分別連接於該s己憶單元陣列一側之複數之選擇電晶體 的複數組副位元線，及分別連接於該記憶單元陣列另二 之複數之選擇電晶體的袓數組副位元線，以相互交錯 配置。 、’9万式 2 ·如申凊專利範圍第1項之半導體記憶裝置，其中: 憶單元陣列區域，於該1組副位元線之間的區域，^ ^記 計4條副位元線，亦即·· 2組副位元線之條匕合 元線係分別介由與該1組副位元線相連接之選=組副i 而與介由該選擇電晶體所連接之主位元、電晶體， 元線相連接；及另外2組副位元線之各丨條，、相鄰2條主饭
    分別介由該記憶單元陣列之另：側 而與兩相鄰的2條主位元線相連接。 、擇電晶| :^ 一種半導體記憶裝置，具備：記憶單元 之記憶單元陣列配置成陣列狀而成 ，由複數 数之選擇電晶體
    第68頁 200301902 六、申請專利範圍 '一"一 ---一 刀別配置於該記憶單元陣列之一及一 側，· J u《另一 其特徵為： ^將於基板表面相分隔形成的2條導電區域以導線連 而形成1組副位元線，該〗組副位元線係介由對應之 電晶體而連接至主位元線；以及 、 於形成該1組副位元線的1導電區域對之間的區域，設 有合汁4條導電區域對’亦即：構成2組副位元線的1導電 區域對之各1條，該2組副位元線係分別介由選擇電晶體而 連接至對應於該1組副位元線的該主位元線的相鄰2條主位 元線相連接；及構成另位2組副位元線的1導電區域對之久 1條，該另位2組副位元線係分別介由該記憶單元陣列之另 一侧的選擇電晶體而與雨相鄰的2條主位元線相連接。 4 ·如申請專利範圍第1項之半導體記憶裝置，其中，藉由 場氧化膜進行該選擇電晶體間之元件分隔。 5.如申請專利範圍第1項之半導體記憶裝置，其中，形成 該1組副位元線之導電區域對，其各自的長軸方向之蠕部 中，位在對應於該1組副位元線的該選擇電晶體之侧的端 部（·耩之為.『一側端部』）彼此間，係介由基板上層之導線 而彼此連接。 6.如申請專利範圍第5項之半導體記憶裝置，其中，形成
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    六、申請專利範圍 該1組副位元線之導雷 向相反側的另一側嫂二v對，與該一側端部位在長軸方 相互連接。 邛彼此間，係介由基板上層之導線而 7 · 如申清專利範®e π 該!組副位元線之^5;員二半導體記憶裝置…，形成 部，及盥該一彻迪立 域對中的至少1個，其該一侧端 ^ , A , u 鸲°卩位在長軸方向相反侧的另一侧端部， 係介由基板上層之導線而相互連接。 L Γ申丨f專利範圍第5項之半導體記憶裝置，其中，形成 L盥V一二線之導電區域對的每-個，其該-側端部， i ^ Γ μ:端邛位在長軸方向相反側的另一側端部，係介 由土板層之導線而相互連接。 1如„申_請專利範圍第1項之半導體記憶裝置，其中，從該 記憶单，陣列之—侧至和該—侧對向之另—侧ς間，將形 成該組副位元線之電區域對分割成複數段； 认Α ί t ΐ導線，該導線係對應於該1組副位元線而形成 基板層，從連接至對應於該1組副位元線的該遽擇電 晶體的一侧，跨越延伸於該複數段之導電區域對炱另〆 侧，…且 跨越延伸於該複數段之導電區域對的導線係分別連接 在將該各段之導電區域對彼此銜接的導線。、、7 ’、 200301902 六、申請專利範圍 10.如申請專利範圍第1項之半導體記憶裝置，其中，形 成該1組副位元線之導電區域對，其各自的長軸&向之端 部中，位在對應於該1組副位元線的該選擇電晶體之侧的 端部（稱之為『一側端部』）彼此間，係介由基板上層之第 1導線而彼此連接；而與該一侧端部位在長軸方向相曰反侧 的另一側端部，係介由基板上層之第2導線而相互 且 》 該第1導線與第2導線係介由該基板上層 相互連接。 乐d等踝向 11 ·如申-請專利範圍第J項之半導體記憶裝置，其中，形 成該1組副位元線之墓蕾p ^ ^ ^ . /、 /之蛉電區域對，其各自的長軸方向之端 部中，位在對應於該彳έ - 端部（稱之為『—側j二田\彳立^兀線的該選擇電晶體之側的 1導線而彼此連接.：盘4 “匕間：係：由基板上層之第 ^ „如#加接’而與該一侧端部位在長軸方向相反側 的另一侧端部，你人丄4 糸”由基板上層之第2導線而相互連接； JL 該導電區域，直且y κ 3導線相互連接。〃、長轴方向的兩側係介由基板上層之第 12. 如申請專利笳m， 乾圍弟1項之半導體記憶裝置，其中： 連接該2條導雷F a 人， t£域而形成1組副位元線之導線，係包 含如下的導線：开彡士、#, 增雨广上 〜成该1組副位元線之導電區域對中之一 電區域的一侧之㈣立代 ‘部，與另一導電區域的與該一侧位在
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    六、申請專利範圍 長軸方向相反侧的另 設於基板上層之導線 I 。|、部，將此兩侧端部彼此連接之 13·如申請專利範圍第丨2 設置於基板上層的導線之半導體記憶裝置，更包含： 電區域對中的一導電區域、"’將形成該1組副位元線之導 部，及與該一侧位在長i之連接於該選擇電晶體的一側端 互連接。 ' 方向相反側的另一侧端部予以相 14·如申5青專利範圍第1 j黃夕坐、曾 田莫把^舔从$ a 項+導體記憶裝置，其中，利 二 s々v線，將一導電區域之一侧端部，盥另一導 iiii與該"侧位在長軸方向相反側的另—側端部予以 從該記憶單元陣列一側的選擇電晶•，至該記 早疋陣列另-侧的選擇電晶體之^，將形成該組副位元 線之導電區域對設為複數段。 15· —種半導體記憶裝置，具備·· 複數條第1群之導電區域’於基板表面之記憶單元陣 列區域上，從該記憶單元陣列之一側，朝著與該一侧對向 _ 的另一侧複數條彼此平行延伸而形成；及 複數條苐2群之導電區域，從該記憶單元陣列之該另 一侧’複數條彼此平行延伸而形成，· 其特徵為： 於該基板表面上，隔著絕緣膜，沿著與該導電區域之
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    延伸方向直交的方向相互平行延伸 別形成字元線；_ 稷數條閘極電極群分 屬於該複數條導電區域之中同—雜 對，形成1組副位元線； 鮮的2條導電區域成 形成該1組副位元線之導電區域對 連接在其閑極連結於選擇控制 區域’ 中的-擴散層，該選擇電晶體之另 線在基板上層的主位元線； ’、政層則連接於已佈 $成該i組副位元線之導電區域對，於連接至該選 各自之端部（稱為「—侧端部」），係藉由 接觸孔而連接至基板上層的一條導線，·且 於形成該組副位元線的導電區域對之間，配置有4條 V ^區域對，包含.形成2組副位元線之導電區域對的 條‘電區域對，該2組副位元線分別介由選擇電晶體，而 連接在介由選擇電晶體而連接上該丨組副位元線之主位元 線兩側的2條主位元線，及形成另2組副位元線之導電區域 對的各1條導電區域對，該另2組副位元線分別介由與連接 忒1組剎位元線的選擇電晶體位在對向位置的選擇電晶 體，而連接在相鄰的2條主位元線。 16·…如申請專利範圍第15項之半導·體記憶裝置，其中，形 成該1組副位元線之導電區域對，於連接至對應該1組副位 元線的遠選擇電晶體之一側的各自之端部（稱為r 一側端 部」），係藉由接觸孔而連接至基板上層的第1導線；且
    第73頁 200301902 六、 與 侧 申請專利範圍 該導電區域對之該一側端部位於長軸 ~部’係藉由接觸孔而連接』j::另- • u战於該基板上. 的各自之端 層的第2導線 17·如申請專利範圍第1 5項 導電區域的長軸方向之端部 彼此連接。 之半導體記憶裝 ’係介由基板上 置，其中，該 層的導線予以 18.』如:請專利範圍第15項之半導體記憶裝置 … 該S憶早兀陣列之—側至另—侧，具備數段之分^ ’攸 早兀陣列，而每個該分割單位之單元陣列，於形成 =接的該1.組副位元線之導電區域對之間配置有4 ς電 二=，包含.形成2組副位元線之導電區域對的各1 ^導電 區域對，該2組副位元線分別介由選擇電晶體，而連接 2由選擇電晶體而連接上該丨組副位元線之主位元線兩側 勺條主位兀線；及形成另2組副位元線之導電區域對的各 1 一條導-電區域對，該另2組副位元線分別介由與連接該工組 田1J位元線的選擇電晶體位在對向位置的選擇電晶體，而連 接在相鄰的2條主位元線；
    ^…且具備：對應於該組副位元線而形成於該基板上層， «連接至该選擇電晶體的一侧至另一側，跨越延伸於該數 段分割單位之單元陣列之導電區域對的導線；以及 該跨越延伸於該數段分割單位之單元陣列的導電區域 對的導線，係分別連接於連結形成該各段分割單位之該1
    第74頁 200301902 六、申請專利範圍 __^ 組副位元線的導電區域對之導線。 由π i Γ明專利範圍第15項之半導體記憶裝置，其中，藉 由％虱化膜將該遝搜+ 稽 通選擇電晶體間之予以元件分隔。 2用〇·以Ϊ:請專利範圍第18項之半導體記憶裝置，包含： i 9加\形成该1 M副位元線之導電區域對的導線，包含 由2個分割單位共用之單元陣列。 21. 一種半導體記憶裝置，具備： 。複數條第1群之導電區域，於基板表面之記憶單元陣 列區域上’從該記憶單元陣列之一侧，朝著與該一側對向 的另一側複數條彼此平行延伸而形成；及 複數條第2群之導電區域，從該記憶單元陣列之該另 一側’複數條彼此平行延伸而形成； 其特徵為： 於該基板表面上，隔著絕緣膜，沿著與該導電區域之 延伸方向直交的方向相互平行延伸的複數條閘極電極群分 別形成字元線； 屬於該複數條導電區域之中同一群的2條導電區域成 對，形成1組副位元線； 形成該1組副位元線之導電.區域對中的一導電區域’ 連接在其閘極連結於選擇控制線的選擇電晶體之擴散層對 中的一擴散層，該選擇電晶體之另一擴散層則連接於已怖
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    線在基板上層的主位元線； 形成該1組副位元線之導電區域 區域之連接至該選擇電晶體之侧的 &之中，位於一導電 部」），與另一導電區域之與該二;# (稱為「一侧端 反侧之端部，係藉由接觸孔而分別遠j端部位於長軸方向相 之一條導線；且 建接至基板上層導線層 於形成該組副位元線的導電區 導電區域對，包含··形成2組副位元對之間，配置有4條 條導電區域對，該2組副位元線分 ^之導電區域對的各1 連接在介由選擇電晶體而連接上77該1 ^ ^選擇電晶體，而 線兩侧的2條主位元線；及形成另2纟、、且刎位兀線之主位元 對的各1條導電區域對，該另2組副=副位元線之導電區域 該1組副位元線的選擇電晶體位在 ^線刀別介由與連接 體，而連接在相鄰的2條主位元線。 置的選擇電晶 22·如申請專利範圍第i項之半導體記 . 壓施加機構： u衣置，具備一
    其對於對應所選擇的記憶單元之相 的第1導電區域施加接地電壓，而對上:2/"電區域 既定之正電壓，且對於對應該記憶單元==’相 既定之正電壓；以纟 .早-的閘極電極，域 當對於該記憶單元進行寫入的情形眭 —& 電壓的第2導電區域相鄰的導電區域中 ^ 该正 相反側之相鄰列的第3導電區域，施
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    域所施加的該正電壓與接地電壓之間的電壓 之半導體記憶裝置，具備一電 2 3·如申請專利範圍第1項 壓施加機構： 的第1其導於雷對 所選擇的記憶單元之相鄰2列導電區域之中 =Λ 施加接地電壓，於第2導電區域施加既定 Φ厂、璺，於對應該記憶單元的閘極電極，施加既定之立 電壓； 當進行對該記憶單元之寫入的情形時，於施加該王電瞻 ，的第2導電區域之相鄰導電區域，和與該第2導電區域成 對而構成1組副位元線的第3導電區域之相鄰導電區域中， 於構成具有該第1導電區域以外導電區域之副位元線的導 電區域，施加與該第2導電區域相同等級的正電壓；且 於該第1導電區域，及配設在與該第1導電區域成對而 構成1組副位元線的第4導電區域和施加該正電壓的導電區 域之間的導電區域之至少一個，施加介於該第2導電區域π 所施加的該正電壓與接地電壓之間的電壓。 24·如申請專利範圍第1項之半導體記憶裝置，具備一電 壓施加機構： 其於對應所選擇的記憶單元之相鄰2列導電區域之中 的第1導電區域施加接地電壓，於第2導電區域施加既定之 正電壓，於對應該記憶單元的閘極電極，施加既定之正電
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    ’、申亍該記憶單元之讀出的情形•，在與施加該正電 壓的；2導電區域之相鄰導電區域中的與該第1導電區域相 反側之相鄰列的第3導電區域’施加與該第2導電區域相同 等級的正電壓。 25.如申請專利範圍第1項之半導體記憶裝置，具備一電 壓施加機構： 其於對應所選擇的記憶單元之相鄰2列導電區域之中 的第1導電區域施加接地電壓，於第2導電區域施加既定之 正電壓，於對應該記憶單元的閘極電極，施加既定之正電 壓； ^ 當進行對該記憶單元之讀出的情形時，在施加該正電 屢的第2導電區域之相鄰導電區域，及與該第2導電區域成 對而構成1組副位元線的第3導電區域之相鄰導電區域中， 於，成具有該第1導電區域以外導電區域之副位元線的導 電區域，施加和該第2導電區域相同等級的正電壓；以及 於該第1導電區域，及配設在與該第1導電區域成對而 成1組副位元線的第4導電區域和施加該正電壓的導電區 q間的導電區域之至少一個’施加接地電塵。 26 _ ^ 範圍^ 改寫之不揮發性半導體袈置，其為如申請專利 區域Μ —項之半導體記憶裝置，其中，形成於相鄰2條導電 第1氧#兄憶單元，在該基板表面與閘極電極之間，具有由 膜、氮化膜、及第2氧化膜所形成的酬膜。 200301902 六、申請專利範圍 27·如中請專利範圍第26 > 憶裝置，其中，每一該記恤^可改寫之不揮發性半 每 該記憶單元記憶有2位元二凡具備2個記憶節 ^體記 負料。 “"6 ’ ‘含 28· 一種半導體記憶裝置 裝置係以導線連接由平行=入控制方法，讀半 所構成的一對，形成1|a申於基板表面之2條導^己憶 連接在對應於各副位線； 區域 體’配置於記憶單元陣列：之主位兀綠的選擇 分別連接於配置在該~ ρ =， 明 擇電晶體之複數組副位心=元陣列-側與另、 導體記憶裝置； 錯方式配置而々 k 該半導體記憶裝置之宜 + 於對應所選擇的記情單元^ ^制方法的特徵為： 口g u早凡之相鄰2 導 1 電區域，施加接地電壓； 、 σ域之中的第1導 於第2導電區域，施加既定之正電壓； 於對應該記憶單元之閘極電極，施加 且 a疋之正電壓； 田進行對忒纪憶單兀之寫入的情形時， 電壓·的第2導電區域之相鄰暮雷f r々由/长”施加該正 域相反側之相鄰列的第3導電巴：=於該第1導電區 π N扪弟電區域，施加介於該第2導電區 域所施加的該正電壓與接地電壓之間的電壓。
    200301902 六、申請專利範圍 2:置=置之寫入控制方法’該半導體記憶 私雄A h 運接由平行延伸於基板表面之2鉻道币r β 所構成的一對，游A，/ 叫^條導電區域 7 形成1組副位元線； 體，各Γ元線組之主位元線的選擇電晶 八 忒隐早兀陣列之兩侧； 刀別連接於配置在該一 擇電晶體之禎|, J侧與另一側的選 、酋μ 複數、、且副位元線以相互交錯方式配詈而士#本 導體記憶裝置； 7八此罝而成该+ 於斜ΐ ί Ϊ體記憶裝置之寫入控制方法的特徵為： 雷=所^擇的記憶'單元之相鄰2列導電區域之中的第i導 電區域，施加接地電壓； 於第2導電區域，施加既定之正電壓； 於對應該記憶單元之閘極電極，施加既定之正電壓； J3-
    ，進行對該記憶單元之寫入的情形時，在施加該正電 =的第2導電菡域之相鄰導電區域，及與該第2導電區域成 t而構成1組副位元線的第3導電區域之相鄰導電區域中， 」構成有為第1導電區域以外導電區域之副位元線的導 電區域施=和該第2導電區域相同等級的正電壓；且 、於該第1導電區域，及配設在與該第1導電區域成對而 構成1組副、位元線的第4導電區域和施加該正電壓的導電區 |域之間的導電區域之至少一個，施加介於該第2導電區域 所知加的该正電壓與接地電壓之間的電壓。
    200301902 — I 六、申請專利範圍 30. 了種半導體記憶裝置之讀出控 上" 裝置係以導線連接由平行延伸於' ,該半導體記憶 所構成的一對，形成1組副位元;線土表面之2條導電區域 連接在對應⑨各副位元線組’ 體，配置於記憶單元陣列之兩側；位疋線的選擇電晶 分別連接於配置在該 — 擇電晶體之複數組副位元線：相=ί :與另-側的選 導體記憶裝置； 又錯方式配置而成該半 二=:體記憶裝置之讀出控制方法· 於對應所選擇的命#抑- J符徵為· 第1導電區域，施加接：電早：之相鄰2列導電區域之中的 :第2導電區域，施 於對應該記愔罝- 心心主电Μ， 且 己匕早疋之閘極電極，施加既定之正電麼； 當進行對該# & _ -， 電磨的第2導電區域^凡之^買出^青形時，在與施加該正 域相反側之相鄰列-巴：m於該第1導電區 相同等級的正電壓。弟3 ¥電&域，鈿加與該第2導電區域 31· —種半導轉~ 4 裝置係以導線連接ΐ'ί置之讀出控制方法，該半導體記憶 所構成的一對,平仃延伸於基板表面之2條導電區域 連接在對應ίί1組副位元線； 體，配置於々副位元線組之主位元線的選擇電晶 、早元陣列之兩側； 第81頁 200301902 六、申請專利範圍
    分別運接 — 體之複數紅副位元線與另-侧的； 憶裝置； 、’0方式配置而成該半， 擇電晶 導體記憶裝置； 該半導體記憶裝置之寫入控 於對應所選擇的記憶單元之 第1導電區域，施加接地電壓； 制方法的特徵為· 相鄰2列導電區域之中的 且 於第2導電區域，施加既定之正電壓； 於對應該記憶單元之閘極電極 电從，施加既定之正電壓 :運订對綠冗傷早兀之讀出的情形時，在施加 μ第2導電區域之相鄰導電區域，及與該第2導電區域成 對而構成1組副位元線的第3導電區域之相鄰導電區域中， 有該第i導電區域以外導電區域之副位/ 電區域施加和該第2導電區域相同等級的正電壓·且 令該第丨導電區域’及配設在與該第丨導電區域成對而 構成1組副位兀線的第4導電區域和施加該正電壓的 域之間的導電區域之至少一個，成為接地電壓。 °° 壓的 32·如申請專利範圍第28或29項之半導體記憶裝置的寫入 控制方法，其中，於該！組副位元線之間的區域，包含合 計4條/副位元線，亦即：2組副位元線之各1條，該2組副"位 兀線係分別介由與該1組副位元線相連接之選擇電晶體， 而由5亥選擇電晶體所連接之主位元線的相鄰2條主位 元線相連接；及另外2組副位元線之各1條，該另外2組副
    第82頁 200301902 六、申請專利範圍 位元線係分別介由該記憶單元陣列之 而與兩相鄰的2條主位元線相連接。· 一側的選擇電晶體 33·如申請專利範圍第30或31項之半 控制方法，其中，於該1組副位元飨a 體記憶裝置的讀出 u艰之間的 計4條副位元線，亦即：2組副位元線 ^域，包含合 元線係分別介由與該1組副位元線相連接各1條，該2組副位 而與介由該選擇電晶體所連接之主位_ 之選擇電晶體， 元線相連接；及另外2組副位元線之欠7 '線的相鄰2條主位 ‘位元線係分別介由該記憶單元陣列之另」 琢另外2組副 而與兩相鄰的2條主位元線相連接。 側的選擇電晶體 34. —種半導體記憶裝置’其特徵為： 具備數列導電區域，相互平行延伸於开彡# ^ u r a从A 本；· 甲於形成記憶單元陣 列區域的基板表面， 將2列該導電區域成對並連接而形成1紐％ y _ /从1、"且田丨i位元線，該 1組副位元線係介由選擇電晶體而連接至主位元線·' 複數之該選擇電晶體於該記憶單元陣列兩成 配 置； 該記憶單元陣列係以複數條（N條）字元線為單位， 由複數組（Μ組）所構成的； 形成該1組副位元線之2列之該導電區域對，係對應於 構成該記憶單元陣列的以組，由Μ組導電區域對所構成^ 針對該Μ組導電區域對之各組，該導電區域對 ' , J <^一邊
    200301902 六、申請專利範圍 的導電區域的一侧端部，虚 ^ 電區域的與該一側，.位在^位於該導電區蜮斟之 板上層的導線相互連接；、方向相反側之端部，〜邊導 該Μ組之各組的該及 系利用基 該導線，共同連接於電-域對，係介由讀基 1U該選擇電晶體。 欠上層的 35.如申請專利範圍第34項之 1組該導電區域對之—¥體汜憶裝置，其 與該邊的導電區域相邊：導電區域端部，係’ 導電區域對之-邊的導；^域== 〜其他：； 1組該導電區域對之另—次知#相分隔； 電區域位在相同之列 V電區域，係和與該另— 區域對的另一邊之導電區；與，鄰於該組之另—組該導 \ 域，予以彼此相互接連°;D或，"由形成連接部的導電區電 之另相鄰的該1組輿該其他組之該導，「 ^邊的導電區域之端邻的难拉Μ人 ¥電區域對 連接；以及 連接4 由接觸孔而彼此 將相鄰之該1組盥嗜苴仙4 斗、音 導電區域之祜八炫二、 他組之該導電區域對之一、蠢+ 由接觸孔+刀隔的該端部和長軸方向相反側的浐#之 按觸孔予以分別連接。 训的柒部，介 36 兮Μ申Α二專利乾圍第34項之半導體記憶裝置，复由 :錢為4以上之偶數所構成的； 置其中， 相鄰的第j組盥第· Ί ”心+1組（〕為丨以上，Μ〜2以下之整 第84頁 200301902 六、申請專利範圍 數）之導電區域# 第2列導電區域端邱、目丨％列¥電區域之端部彼此分隔’ 篱i + 2细夕、、域& #則彼此相互連接，相鄰的第j + 1組與 接，相鄰的區，對的該第1列導電區域端部彼此連 列導電區域ϋ,/:1:與該第j+2組之導電區域對的第2 針董W則彼此分隔；以及 端部彼此分ί ϊ ::: j m體之1*組該導電區域對， 相互切換之構成。^彼此連接之列，係採於每組中可 37· 範圍第34項之半導體記憶裝置，其中， ，，且之以ν電區域對之各導電區域，係和盥該各壤 區域分別1於相同的列上，且相鄰於該1組之Ϊ他^電 相互連接；且電£域，其端部彼此間介由導電區域而 該導線係將相鄰的該i組與該其他組之 之第Μ Μ電區域之端部的連接部， ==域對 連接；以及 田丧觸孔而彼此 將相鄰之該1組與該其他組之該導電區域 導電區域之，端部和長軸方向相反側的端部：工2列之 予以分別連接。 ；丨由接觸孔 38·如申請專利範圍第35項之半導體記情襄 Μ為4以上之偶數所構成的，在十對共同連接 匕：，該 的Μ組導電區域對，第】〇為】以上’ M—i以電晶體 之I數）組 200301902 六、申請專利範圍 ^ ί，對之第1列導電區域與第j +1組導電區域對 ^ ;區域的連接，部，和該導線，#介由接觸孔、、之第！ 方向相反侧之端部或連接部相互連接； ，、長軸 該第j + 1組導電區域對之第1列導電區域與該第 :之連接部，係於長軸方向相反側之連接部或端部， 和心導線’係介由接觸孔而相互連接；以及 相鄰的該第j組與第〕· + i組導電區域 域之端部的連接部，和該導線，係介由之弟2 電區 接。 喝孔而彼此連
    39.如申請專利範圍第34項之半導體記憶 該2列導電區域之間，設有4列導電區域，包八.ς 2 f副位元線中的各！條之2列導電區域，镇s · # γ 體’分別連接於介由連結於該之 k擇電晶體而連接的主位元線之兩相鄰2條主位元線；以 及對應於另2組副位元線中的各丨條之2列導電區=該另 組副位元線分別連接於隔著該記憶單元陣列另二侧的^才 電晶體而相鄰的2條主位元線。
    置，具備一電
    第86頁 200301902 六、申請專利範圍 定之正電壓；以及 當對於該記憶·單元進行寫入的情形時，在與施加該丘 電壓的第2導電區域相鄰的導電區域中之輿該第1導電區域 相反側之相鄰列的第3導電區域，施加介於^該第2導電區 域所施加的該正電壓與接地電壓之間的電壓。 41·如申請專利範圍第3 4項之半導體記憶裝，且備〆電 壓施加機構： ^ 於對應所選擇的記憶單元之相鄰2列導電區域之中的 第1導電區域，施加接地電壓，於第2導電區域施加既定之 正電壓’於對應該記憶單元的閘極電極，施加既定之正電 壓； 當進行對該記憶單元之寫入的情形時，於施加該正電 壓的第2導電區域之相鄰導電區域，和與該第2導電區域成 對而構成1組副#位元線的第3導電區域之相鄰導電區域中， 於構成具有該第1導電區域以外導電區域之副位元線的導 電區域，，加與該第2導電區域相同等級的正電壓；且 於該第1導電區域，及配設在與該第丨導電區域成對而 構成1組副位元線的第4導電區域和施加該正電壓的導電區 域之間的導電區域之至少一個，施加介於該第2導電區域 所施加的該正電壓與接地電壓之間的電壓。 4壓2施：：2專利範圍第34項之半導想記憶裝置’具備一電
    第87頁 200301902 六、申請專利範圍 於對應所選擇的記憶單元之相鄰2列導電區域之中的 第1導電區域施加接地電壓，於第2導電區域施加既定之正 電壓，於對應該記憶單元的閘極電極，施加既定之正電 壓；且 當進行該記憶單元之讀出的情形時，在與施加該正電 壓的第2導電區域之相鄰導電區域中的與該第1導電區域相 反側之相鄰列的苐3導電區域’施加與該第2導電區域相同 等級的正電壓。
    4 3·如申請專利範圍第3 4項之半導體記憶裝置，具備一電 壓施加機構： 其於對應所選擇的記憶單元之相鄰2列導電區域之中 的第1導電區域施加接地電壓，於第2導電區域施加既定之 正電壓’於對應該§己憶早元的閘極電極，施加既定之正電 壓；
    胃 Μ進行對該§己丨思單元之讀出的情形時，在施加該正電 壓的弟2$電區域之相鄰導電區域，及與該第2導電區域成 對而構成1組副位元線的第3導電區域之相鄰導電區域中， 於構成具有該第1導電區域以外導電區域之副位元線的導 電區域，施加和該第2導電區域相同等級的正電壓；以及 於該第1導電區域.，及配設在與該第丨導電區域成對而 ，成1組副位元線的第4導電區域和施加該正電壓的導電.區 域之間的導電區域之至少一個，施加接地電壓。
    第88頁 200301902 六、申請專利範圍 種可改寫之不揮發性半導體 範圍第34項之半導體 ；置申請專利 電區域的記憶單元，龙兮其此主，、中形成於相鄰2條導 由第1氧化膜氮化膜ΛίίΓΓ極電極之間，具有 虱化膜及弟2乳化膜所形成的〇N〇膜。 45. 一種半導體記憶裝置，具備： 記憶=單元區域’包含於基板上配置成陣列狀之複數之 複數之主位元線； 副位配置於該主位元線與對應的"且 田“立之，’以選擇控制信號進行開關控制； 憶單元區域上； 彼此並列延伸於該記 該導電區域係每2個成對而形成複數組之副位元 各副位70線係介由該複數之選擇電晶體中壁 晶體而連接至該主位元線： f應之k擇電 構成1組副位元線的導電區域對 端，與該導電區域對中之另一導電=之的7；電區域的一 端，係介由基板上層的導線而相互連=的1轴方向之另一 於該§己憶單元區域中，沿著與該導 成直.交之方向，隔著絕緣膜彼此平方向 成的複數條閘極電極群之各閘極電極，分別^二反而办 ::憶單元係形成於該間極電極與相鄰2條導;成區字= 第89頁 200301902 六、申請專利範圍 46. 如申請專利範圍第45項之半導體記憶裝置，其中， 複數之該選擇電晶體係對向配置於該記憶單元陣列的 兩側；且 將分別連接於該記憶單元陣列一侧之複數之選擇電晶 體的複數組副位元線，與分別連接於該記憶單元陣列另一 側之複數之選擇電晶體的複數組副位元線，以相互交錯方 式予以配置。 47. 如申請專利範圍第45項之半導體記憶裝置，其中，利 用基板上層的導線，將一導電區域之一側端部，和另一導 電區域之與該一侧位在長軸方向相反侧的另一側端部予以 相互連接，形成該1組副位元線之導電區域對係從該記憶 單元陣列一侧的選擇電晶體，至該f己憶單元陣列另一側的 選擇電晶體之間，.設置數段。
    第90頁
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