TW200301901A - Integrated circuit memory device supporting n bit prefetch scheme and 2n burst length - Google Patents

Integrated circuit memory device supporting n bit prefetch scheme and 2n burst length Download PDF

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200301901 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關申請案 本申請案係與2002年1月11曰提出之韓國專利申請案號碼 2002-1774有關，並聲明其優先權，其中以引用的方式將該 揭示併入本文中。 技術領域 本發明係說明積體電路裝置；更特定言之，本發明係說 明同步動態隨機存取記憶體（SDRAM)。 先前技術 為了改善積體電路裝置的運作速度，積體電路記憶裝置 已迅速地從快速運作模式的動態隨機存取記憶體 (DRAM)(像是快速分頁模式動態隨機存取記憶體（DRAM)、 或延伸性資料輸出（EDO)動態隨機存取記憶體（DRAM))發展 成SDRAM，又接著從SDRAM發展成雙倍資料傳輸速率（DDR) DRAM。目前若干DRAM製造公司正研究繼該DDR SDRAM之 後的新一代記憶裝置。例如，該新一代可改用植基於一 4-位元預取設計的DDR2 SDRAM、而不用該傳統植基於一 2-位 元預取設計的DDR SDRAM。 該電子元件工程設計發展聯合委員會（JEDEC)推薦該 DDR2 SDRAM利用一 4-位元預取設計和一 “4-位元”定長資料 叢。植基於一 4-位元預取設計和一 “4-位元”定長資料叢的積 體電路記憶裝置未利用一啟動複數條行選擇線之4-位元輸 入行位址信號中的2個位元。換言之，如未利用該4-位元行 位址信號中的2個位元時，則該行位址信號僅可自動啟動四 條行選擇線。此外，植基於一 4-位元預取設計和一 “4-位元” 200301901 發明說明續頁 (2) 定長資料叢的積體電路記憶裝置係根據一第一輸入行位址 和該使用的位址增加設計型式（例如一循序位址增加設計 或一交錯位址增加設計）判定該資料順序。 以一 “4-位元”資料叢長度的模式啟動分別相對應至該等 四個可能模式（利用該4-位元行位址信號中的兩個位元--即 00、01、10及11)上的四條行選擇線，而不管該起始行位址 為何。例如，如該起始行位址的兩個位元為00時，則相對 應至一行選擇線上之一行位址其兩個對應該起始行位址00 而產生的位元須為01、10或11。如是，如該起始行位址為01 時，則相對應至一行選擇線上之一行位址其兩個對應該起 始行位址01而產生的位元須為10、11或00。 如上所述，如一 “4-位元”資料叢長度、連同一 4-位元預取 設計一起使用時，則該欲預取的位元總數為四個，且該循 序輸入/輸出的資料總數（即該資料叢長度）為4個位元。如 是，因該等長度相同，故可於一利用該4-位元預取設計之 積體電路記憶裝置中實現一種資料叢長度為4個位元的模 式。然而，如該資料叢長度為8個位元時，則無法如上所論 述、利用該行位址的2個位元選擇該等所有的行選擇線。為 了使八條行選擇線變成可能的，故當利用一循序位址增加 設計時、則考慮3個位元。然而，如利用一交錯位址增加設 計時，則不須考慮3個位元。 傳統植基於一 2-位元預取設計和一 “4-位元”資料叢長度 的積體電路記憶裝置典型地包含一位址計數器。該位址計 數器產生位址，其中該等位址相對應至“利用該4-位元行位 200301901 發明說明續頁 (3) 址信號中的兩個位元產生給下一個週期之行選擇線”上。因 此，就該利用一 4-位元預取設計和一 “ 8-位元”資料叢長度的 積體電路記憶裝置而言，支援一循序位址增加設計可係困 難的，因如上所論述、其典型地係考慮3個位元。如是，JEDEC 推薦將一 DDR2 SDRAM的資料叢長度固定為4個位元。 一利用該4-位元預取設計的積體電路記憶裝置可能會有 一產生位址的位址計數器，其中該等位址相對應至“產生給 下一週期之行選擇線”上。然而，該4-位元預取設計可係複 雜的。此外，如減少該等時脈週期時，，則該積體電路裝置 的内部邊際會變短，從而限制了該積體電路裝置的運作頻 率。 “8-位元”資料叢長度的需求曰益增加，因其可相對地增加 該積體電路記憶裝置的速度。如增加該欲預取之位元總 數、以增加該積體電路記憶裝置的速度時，則亦典型地增 加了該内部資料輸入/輸出（I/O)線的總數。某些傳統的 SDRAM可以一種“ 8-位元”資料叢長度的模式運作，及利用一 半位元組循序位址增加設計滿足該“ 8-位元”資料叢長度的 需求。然而，將一般的SDRAM實現成用以支援該8-位元資料 叢長度可係複雜的。其於支援該循序位址增加設計時亦會 造成困難（其中該循序位址增加設計通常係用於利用一預 取設計的SDARM上）。 利用該預取設計之SDRAM典型地使用該循序位址增加設 計或該交錯位址增加設計。然而，利用該半位元組循序位 址增加設計之SDRAM則典型地不支援一正規的循序位址增 200301901 (4) 發明說明續頁 加設計。 如是，當支援“8-位元”資料叢長度或支援“2x該欲預取之 位元總數（例如4個位元）”的積體電路裝置可同時支援循序 和交錯位址增加設計時將係較可取的。 發明内容 本發明的具體實施例提供一包含一雙倍資料傳輸速率 (DDR)積體電路記憶裝置之積體電路裝置，其中該DDR積體 電路記憶裝置裝配成支援一 “N-2N”預取-資料叢長度運作模 式。 於本發明的某些具體實施例中，將該DDR積體電路記憶 裝置裝配成支援一循序位址增加設計和一交錯位址增加設 計。於某些具體實施例中，該預取N為4，且該資料叢長度 2N為8。於其它具體實施例中，該預取N為2，且該資料叢長 度2N為4。 於本發明其它具體實施例中，該DDR積體電路記憶裝置 尚包含一預先解碼器和一記憶體單元陣列。該預先解碼器 接收一 3-位元行位址信號，及產生複數個預先解碼的信 號。該記憶體單元陣列至少包含一個記憶體單元陣列區 塊、用以儲存該資料叢長度“2N”的資料。該等預先解碼的 信號啟動一行選擇線、指定該資料叢長度“2N”之資料其在 該記憶體單元陣列之記憶體單元陣列區塊中的位置。 又於本發明其它具體實施例中，該至少一個記憶體單元 陣列區塊包含第一到第四記憶體單元區塊。該DDR積體電 路記憶裝置可更進一步包含一資料位置控制器，其中裝配 200301901 發明說明續頁 (5) 成根據該3-位元行位址信號的一第一位元和一第二位元判 定該等第一到第四記憶體單元陣列區塊中該資料叢長度 “2N”之資料的位置。 於本發明的某些具體實施例中，該預先解碼器尚包含一 至少啟動一邏輯信號、以回應一模式控制信號之邏輯電 路。該模式控制信號可包含一指示該“2N”資料叢長度之資 料叢長度控制信號，其中一邏輯“高”指示該2N資料叢長度 為一 4-位元資料叢長度；一邏輯“低”指示該2N資料叢長度為 一 8-位元資料叢長度；當一循序模式信號為一邏輯“高”時， 則該循序模式信號指示“利用該循序位址增加設計”；及當 一交錯模式信號為一邏輯“高”時，則該交錯模式信號指示 “利用該交錯位址增加設計”。 於本發明其它具體實施例中，該至少一個邏輯信號回應 該3-位元行位址信號。於本發明的某些具體實施例中，該 至少一個邏輯信號包含第一到第八邏輯信號，該資料叢長 度控制信號為一邏輯“低”，且該循序模式信號為一邏輯 “高”。該等八個邏輯信號中的每一個邏輯信號回應該3-位元 行位址信號的一第一位元、一第二位元、及一第三位元。 又於其它具體實施例中，該至少一個邏輯信號可包含第 一到第八邏輯信號。該資料叢長度控制信號為一邏輯 “高”，且該交錯模式信號為一邏輯“高”。該第一邏輯信號 和該第五邏輯信號回應該3-位元行位址信號的一第三位 元0 於本發明的某些具體實施例中，該至少一個邏輯信號包 200301901 發明說明續頁 ⑹ 含第一到第八邏輯信號。可將該邏輯電路更進一步裝配成 啟動該等八個邏輯信號的其中一個邏輯信號，及將該被啟 動的邏輯信號與接下來的三個循序邏輯信號結合在一起、 以形成一含四個邏輯信號之第一群組。可更進一步裝配該 邏輯電路、使形成一含四個邏輯信號之第二群組，其中該 第二群組包含該等第一到第八邏輯信號中、該等剩餘四個 未與該被啟動之信號結合而形成該第一群組的邏輯信號。 可於該時脈的一第一週期啟動該第一群組的邏輯信號、以 回應一第一控制信號；及可於該時脈的一第二週期啟動該 第二群組的邏輯信號、以回應一第二控制信號。 實施方式 現在將就該等伴隨的圖示更詳盡地說明本發明，其中說 明本發明的數個具體實施例。然而，可以許多不同的形式 具現本發明，且不應將本發明看作是限制在該等此中所提 出的具體實施例上，而係提供該等具體實施例以便徹底和 完整地揭示本發明，及將本發明的觀念完全地傳遞給熟諳 此藝者。於該等圖式中，當提及一元件“連接”或“耦合”到 另一元件上時，則該元件可直接連接或耦合到該另一層次 上、或可能有其它的中介元件。對照下，當提及一元件“直 接連接”或“直接耦合”到另一元件上時，則沒有中介元件。 於所有圖式中、相同的參考號碼意指相同的元件。 將於下就圖1-圖6說明本發明的具體實施例。本發明的具 體實施例提供一包含一雙倍資料傳輸速率（DDR)積體電路 記憶裝置之積體電路裝置，其中該DDR積體電路記憶裝置 200301901 ⑺ 發明說明續頁 裝配成支援一“N-2N”預取-資料叢長度運作模式。於本發明 的衣些具體實施例中，該積體電路裝置可支援該等現行的
Ati.皮 和叉錯位址增加設計。根據本發明具體實施例之積體 私路装置’其藉由包含一 012預先解碼器500使具備前述功 厶匕 此’、中預先解碼器500利用一行位址CA的3個位元C：A2、CA1 及CA〇輸出第—到第八預先解碼的信號DCA〇12<i> (i=〇_7)、 、二制用以選擇資料輸出入之行的行選擇線。於該第一週 -月根據该起始行位址啟動該012預先解碼器5〇〇所輸出之第 一到第八預先解碼信號DCA012<i> (i=〇_7)中的四個預先解 碼信號；及於將該等第一到第八預先解碼信號 (DCA012<i>’卜〇_7)反轉之後、而㈣帛二週期啟動該等其 餘四個預先解碼信號。如是’一根據本發明具體實施例之 積體電路記憶裝置可能不會包含—複雜的電路(像是一用 以在該積體電路記憶裝置中產生—行位址之計數器）。此 外，因其可能利用該行位址CA的兩個位元CA1和CA〇控制該 資料輸人和/或輸出的順序，故#該資料叢長度為4個位元 時、亦可利用該順序。 現參考圖1，將論述根據本發明具體實施例之同步動態隨 機存取記憶體（SDRAM)的運作，圖玉中所例證說明之SDRAM 的具體實施例利用預取和資料叢長度為N比2N的一個比 率，例如一 4-位兀預取設計和一 “8、位元，，資料叢長度。如 疋，經由一積體電路圮憶裝置的一資料接腳DQ循序地輸入 和/或輸出（I/O)資料的8個位元D0〜D7。應瞭解，在未脫離本 發明的教旨範圍下、則根據本發明具體實施例之積體電路 200301901 發明說明續頁 ⑻ 裝置可包含一個或多個資料接腳DQ。 選擇一記憶體單元的一位址給該經由資料I/O接腳DQ輸 入該積體電路基板中的資料。選擇一單一的記憶體單元位 址給資料的8個位元D0〜D7。一旦選擇了該位址時，即發佈 一“輸入資料”之命令如圖1之時序圖所例證說明的，於一資 料閃控信號DQS的上升緣和下降緣上輸入該資料的8個位元 D0〜D7。該資料閃控信號DQS啟始資料輸入、和就該時脈信 號CLK調整資料同步化。當資料正經由資料接腳DQ被輸入 (或讀入）該積體電路記憶裝置中時，則使該資料閃控信號 DQS與該時脈信號CLK同步，即使該DQS與該CLK具有相同的 週期和波形；然而，當資料未正被輸入該積體電路裝置中 時，則該資料閃控信號DQS具有一預定等級。 例如，可將資料循序輸入該積體電路裝置中。換言之， 可先輸入D0、最後才輸入D7 (或第八位元）。利用一 4-位元 預取設計將該資料的前四個位元DO、Dl、D2及D3循序地輸 入該積體電路裝置中、並轉換成平行資料。當第四資料位 元D3輸入該積體電路記憶裝置中之後、而該資料與下一個 時脈CLK的一上升緣同步化時執行該序列-平行轉換。在同 時將該轉換後的平行資料輸入四個記憶體單元陣列區塊 100_i (i=l-4)中。可將該利用該4-位元預取設計之SDRAM的 整個記憶體單元陣列分成四個記憶體單元陣列區塊l〇〇_i (i= 1-4)。 將最後四個資料位元D4、D5、D6及D7循序輸入該積體電 路裝置中，且當輸入第八資料位元D7之後、而該資料與該 (9) (9)200301901 發明說明續頁 下一個時脈的〆上升緣同步化時將資料位元D4、D5、加及 D7轉換成平行資料。亦可在同時將該平行資料輸入該等四 個記憶體單元陣列區塊100—i (丨=1-4)中。 可利用一種類似於上面所述有關輸入該等資料位元 D 〇〜D 7的方法自該積體電路裝置中輸出（寫出）該資料。換言 之，同時從該等四個記憶體單元陣列區塊1〇〇_丨〇=1_4)中一 次平行地感應四個資料位元，及將該等四個資料位元轉換 成序列資料。經由該資料接腳DQ將該序列資料輸出給例如 該積體電路記憶裝置外面的一個裝置。 現參考圖2,將論述一例證說明一根據本發明具體實施例 足積體電路記憶裝置的方塊圖。如圖2所例證說明的，該積 體電路記憶裝置包含一記憶體單元陣列1〇〇、一緩衝器2〇〇、 一解碼器300、/序列-平行轉換器410、一平行_序列轉換器 420、一資料位置控置器430、及一感應放大器44〇。 可將記憶體單元陣列1〇〇分成複數個記憶體單元陣列區 塊。如圖2中所例證說明的，某些具體實施例係將記憶體單 元陣列100分成四個記憶體單元陣列區塊1〇〇_丨（i=1，2，3， 4)。序列-平行轉換器410將循序被輸入該積體電路裝置中的 序列資料變成平行資料。換言之，每循序輸入N個資料、就 曰有一個相對應< N平行資料。平行-序列轉換器42〇將記憶 體單元陣列100所輸出的N平行資料轉換回N序列資料。 於本發明的某些具體實施例中，一資料叢長度等於8個位 兀的積體電路記憶裝置經由一資料接腳DQi循序輸入和/或 輸出序列資料的8個位元。序列-平行轉換器41〇將經由該資 -13- 200301901 (ίο) 發明說明續頁 料接腳DQi循序接收之序列資料的*個位元轉換 料’而平行-序列轉換器42〇將‘位元的平行資料轉 兀的序列貝料’及經由該資料接腳DQi循序地輸出 料。 貝料位置控制器430根據利用一循序位址增加 交錯位址增加設計置放該資料的4個位元。換言之 置控制器430判定該資料的4個位元其在該等四個 兀陣列區塊100〜丨UM，2，3，4)中的位置。 解碼器300將一指定一記憶體單元給該欲在記 陣列100中作輸入和/或輸出之資料的位址轉譯。 包含一列位址預先解碼器3 10、一列解碼器320、一 先解碼器330、及第一到第四行解碼器34〇_丨（i=1， 列位址預先解碼器3 10將一輸入該積體電路記 的列位址RA預先轉譯。在此，該列位址ra係由複 組成’且可依預定次數連續地將預定個位元數預 列解碼器320將列位址預先解碼器31〇所輸出的 澤；從該等每一個記憶體單元陣列區塊1〇〇_i (i= 4)中選擇一列（字元線）；及啟動該被選取的列。 行位址預先解碼器330將一輸入該積體電路記 的行位址CA預先轉譯。行位址預先解碼器330將一 的複數個位元類分成複數個群組（其中每一個群 定個位元數），及將該等位元解碼、以產生一預先 號DCA〇行位址預先解碼器33〇包含一 012預先解艰 未顯示），將於下就圖3更進一步說明之。 成平行資 L換成4-位 該序列資 设計或 •，資料位 記憶體單 憶體單元 解碼器300 行位址預 2 ， 3 ， 4) 〇 憶裝置中 數個位元 先轉譯。 一信號轉 1，2，3， 憶裝置中 行位址CA 組包含預 解碼的信 &器（圖2中 -14- 200301901 發明說明續頁 〇1)
該等第一到第四行解碼器340_i (i=l，2，3，4)自行位址預 先解碼器330中接收該預先解碼的信號DCA ;將該預先解碼 的信號DCA解碼；及啟動一行選擇線。感應放大器440將記 憶體單元陣列100所輸出的資料放大。感應放大器440亦控制 記憶體單元陣列100所輸出之平行資料其4個位元的位置， 即該平行資料其4個位元的順序。感應放大器400的功能類 似於控制該輸入資料順序之資料位置控置器430的一個功 能，故不再另外說明。 緩衝器200自例如該記憶裝置外部的一裝置中接收一信 號，及將該信號轉換成一内部信號。緩衝器200亦可將一内 部信號轉換成一外部信號。於某些具體實施例中，緩衝器 200閂鎖該信號。如例證說明，緩衝器200包含一位址缓衝器 210、一列位址緩衝器220、一行位址緩衝器230、一命令緩 衝器240、一時脈緩衝器250、一資料緩衝器260、及一資料 閃控信號緩衝器270。
位址緩衝器210儲存一經由一位址接腳所輸入的位址信 號。列位址缓衝器220和行位址緩衝器230分別儲存一列位址 信號和一行位址信號、以回應一“輸出該列位址RA和該行位 址CA”的預定命令。時脈緩衝器250儲存一經由一時脈接腳 所輸入的時脈CLK ;且資料閃控信號緩衝器270儲存一資料 閃控信號DQS。資料緩衝器260儲存經由每一個資料接腳DQi 所輸入/輸出的資料。 現參考圖3，將論述一例證說明圖2中所例證之行位址預 先解碼器330其一部分的電路圖。圖3中所示之電路（包含在 -15- (12) 200301901 發明說明續頁 DCA〇12<i> (i=0-7)輸入該等第一到第四具有其它預先解碼 信號的行解碼器340_i (卜卜2, 3, 4)中（或將該等第一到第 八預先解碼的信號DCA012<i> (i=0_7)、連同其它預先解碼的 信號一起輸入該等第一到第四行解碼器34〇一{ (i=1，2，3， 圖2的行位址預先解碼器33〇中）接收和預先解碼該行位址 CA的3個位元CA2、CA1及CA〇。圖3中所示之電路為一川預 先解碼器500。〇12預先解碼器5〇〇將該行位址以的_位元、 ㈤、㈤及CA0預先轉譯、以產生第一到第八預先解碼的 信號DCA012<i> (i=〇-7)。將該等第—到第八預先解碼的信號
4)中）’以啟動複數條指疋輸入和/或輸出該平行資料其8個 位元之該等行的行選擇線。 如圖3中所例證說明的，012預先解碼器5〇〇包含一解碼單 元510、一邏輯電路520、一群化單元53〇、及一預先解碼信 號產生器540。解碼單元510將該行位址ca的3個位元CAi (i=0-2)轉譯、以產生第一到第八輸出信號DSi (i=〇-7)，其中 只啟動該其中一個輸出信號。如該行位址C A的3個位元 CA2、CA1 及 CA0為 000、001、010、1〇〇、on、ιοί、no或 hi 時，則012解碼器500分別啟動一第一輸出信號DS0、一第二 輸出信號DS1、一第三輸出信號DS2、一第四輸出信號DS3、 一第五輸出信號DS4、一第7T輸出信號DS5、一第七輸出信 號DS6、或一第八輸出信號DS7。 為了執行上面的功能，故解碼單元5 1 〇可包含複數個反向 器和/或複數個交集閘。於圖3所例證說明之本發明的具體 實施例中，係由一 3-輸入反及閘和一反向器實現該等每一 -16 - 200301901 發明說明續頁 (13) 個交集閘。將該行位址CA的第一位元CA0或該第一位元CA0 的一反向信號、該行位址信號CA的第二位元CA1或該第二 位元CA1的一反向信號、及該行位址信號CA的第三位元CA2 或該第三位元CA2的一反向信號輸入解碼單元510的每一個 反及閘中。 邏輯電路520自解碼單元510中接收該等第一到第八輸出 信號DSi (H0-7)和輸出第一到第八邏輯信號LSi (i=0-7)，其中 根據一預定的模式控制信號而只啟動該其中一個邏輯信 號。該模式控制信號包含一代表該積體電路記憶裝置其資 料叢長度之資料叢長度控制信號BL4 ; —代表一循序位址增 加設計之循序模式信號SEQUENTIAL ;及一代表一交錯位址 增加設計之交錯模式信號INTERLEAVE。當該積體電路的資 料叢長度係設定成4個位元時，則該資料叢長度控制信號 BL4為邏輯“高”等級（1)。當利用該循序位址增加設計時，則 將該循序模式信號SEQUENTIAL設定成一邏輯“高”等級；及 當利用該交錯位址增加設計時，則將該交錯模式信號 INTERLEAVE設定成一邏輯“高，，等級。 於本發明的某些具體實施例中，該積體電路記憶裝置的 資料叢長度為8個位元、且利用該循序位址增加設計。於某 些具體實施例中，啟動該等第一到第八邏輯信號LSi (i=0-7) 中相對應至解碼器510所輸出之該等第一到第八信號DSi (i=0-7)中該等被啟動之信號上的信號。換言之，啟動該等 第一到第八邏輯信號LSi (i=0-7)之其中一個相對應至該行 位址CA其3個位元CA2、CA1及CA0上之邏輯信號。如該等3 200301901 發明說明續頁 (14) 個位元CA2、CA1及CA0分別為000時，則啟動該第一邏輯信 號LS0 ;如該等3個位元CA2、CA1及CA0分別為001時，則啟 動該第二邏輯信號LSI ;…等等。特定言之，010相對應至邏 輯信號LS2上；100相對應至邏輯信號LS3上；011相對應至邏 輯信號LS4上；101相對應至邏輯信號LS5上；110相對應至邏 輯信號LS6上；及111相對應至邏輯信號LS7上。 於本發明其它具體實施例中，該積體電路記憶裝置的資 料叢長度為4個位元、且利用該交錯位址增加設計。於該等 具體實施例中，根據該行位址CA的3個位元CA2、CA1及CA0 啟動該第一邏輯信號LS0或該第五邏輯信號LS4。換言之， 如該第三位元CA2為0時，則啟動該第一邏輯信號LS0 ;及如 該第三位元CA2為1時，則啟動該第五邏輯信號LS4。如是， 於該等具體實施例中則不考慮該行位址CA的前2個位元CA1 和 CA0。 為了執行上面的功能，故邏輯電路520可包含複數個2-輸 入交集閘、複數個反或閘、及複數個反向器（如圖3中所例 證說明的）。群化單元530將邏輯電路520所輸出之該等第一 到第八邏輯信號LSi (i=0-7)的四個硬線循序信號結合成一 個群組或複數個群組。換言之，將該被啟動之邏輯信號與 該等三個直接接在其後的循序邏輯信號結合成一第一群 組，其中係同時啟動該群組的四個信號。 例如，如該第一邏輯信號LS0係設定成一邏輯“高”時，則 將相對應至該等第一到第四邏輯信號LS0〜LS3上的信號 GS0〜GS3結合成一第一群組，及以一邏輯“低”（0)同時啟動信 200301901 (15) 發明說明續頁 號GS0〜GS3。將相對應至該等剩餘邏輯信號（即該等第五到 第八邏輯信號LS4〜LS7)上的信號GS4〜GS7結合成一第二群 組，及不以一邏輯“高”啟動信號GS4〜GS7。又例如假使啟動 該第二邏輯信號LSI時，則將相對應至該等第二到第五邏輯 信號LSI〜LS4上的信號GS1〜GS4結合成一第一群組，及同時 將信號GS1〜GS4啟動成一邏輯“低，，。將該等其餘的信號 GS5〜GS7和GS0結合成一第二群組，並輸出GS5〜GS7和GS0。 根據該上述方法所啟動的邏輯信號判定“啟動屬於該第一 群組的信號”和“不啟動屬於該第二群組的信號”。 為了產生屬於該等第一和弟二群組的信號，故群化單元 530可包含複數個心輸入反或閘（如圖3中所例證說明的）。如 例證說明，該等4-輸入反或閘分別相對應至該等信號GSi (i=〇-7)上。該等4-輸入反或閘接收四個循序邏輯信號；對該 等四個循序邏輯信號執行一反或運算；及輸出一屬於該第 一群組或該第二群組之信號。該等4-輸入反或閘所接收的 該信號係視一 K值而定。該等每一個4·輸入反或閘接收一第 K個邏輯信號。如該K值為一 4〜8間的自然數時，則該等每一 個4-輸入反或閘接收一 Κ邏輯信號、一Κ-1邏輯信號、一 Κ-2 邏輯信號、及一 Κ-3邏輯信號。另一方面，如該κ值為一 ^3 間的自然數時，則該等每一個4_輸入反或閘接收一 Κ邏輯信 號、一 Κ+7邏輯信號、一 Κ+6邏輯信號、及一 κ+5邏輯信號。 如是，κ可依該具體實施例而為一介於1與8之間的自然數。
例如，如Κ等於4，則該4-輸入反或閘對該第四邏輯信號 LS3 (Κ)、該第三邊輯k號LS2 (Κ-1)、讀第二邏輯信號LSI -19- (16) (16)200301901 發明說明續頁 (K-2)、及該第一邏輯信號LSO (K-3)執行一反式谨μ 反或連异，及輸 出該相對應至Κ (即4)上的第四邏輯信號Γ 贶的3。如κ係介於5〜8 之間，則該4-輸入反或閘執行該等κ等於4時一樣的運作。 另一方面’如Κ等於1，則該4_輸入反或閘對該第—邏輯信 號LSO (Κ)、該第八邏輯信號LS7 (Κ+7)、該第七邏輯信號 (K+6)、及該第六邏輯信號LS5(K+5)執行_反或運算，L輸 出該相對應至K (即1)上的信號GS0。如κ等於2或3，則該4_ 輸入反或閘執行該等K等於1時一樣的運作。 預先解碼信號產生！§ 540包含一第一切換群組541和一第 二切換群組542 ’其中打開和/或關掉該等第一切換群組541 和第二切換群組542、以分別回應一第一控制信號CSLEp〇和 一弟一控制仿號CSLEP1。打開屬於該第一切換群組541的切 換、以回應該第一控制信號CSLEP0，且輸出屬於該等第— 和第二群組之信號GS0〜GS7 (如該等第一到第八預先解碼的 信號DCA012<i> (i=0-7)—樣）。因此，如啟動該第一控制信 號CSLEP0時，則以邏輯“高，，啟動該等第一到第八預先解碼 信號DCA012<i> (i=0-7)中相對應至該第一群組上的信號，且 不啟動相對應至該第二群組上的信號、及將該等信號保持 在一邏輯“低”上。 打開屬於該第二切換群組542的切換、以回應該第二控制 信號CSLEP1，且輸出屬於該等第一和第二群組之信號 GS0〜GS7的反向信號（如該等第一到第八預先解碼的信號 DCA012<i> (i=0-7) —樣）。因此，如啟動該第二控制信號 CSLEP1時，則不啟動該等第一到第八預先解碼信說 -20- 200301901 (17) 發明說明續頁 DCA012<i> ( i=〇-7)中相對應至該第一群組上的信號、及將該 等k號保持在一途輯低，，上，且將相對應至該第二群組上 的信號啟動成一邏輯“高，，。 為了閂鎖該等第一到第八預先解碼的信號DCA01?<i> (i=〇-7)，故預先解碼信號產生器540可更進一步包含一將一 弟一反向器所輸出之仏就輸入一第二反向器的閃鎖Μ]。分 別於該時脈CLK的一第一週期和一第二週期產生該等第一 和第二控制信號CSLEP0和cslePI。於該時脈CLK的第一週 期，輸入和/或輸出該最先轉換成平行資料之位元平行資 料中的4個位元。於該時脈CLK的第二週期，輸入和/或輸出 該平行資料的其餘4個位元於本發明的某些具體實施例 中，該第一週期與該第二週期間約有兩個CLK週期差異。 例如，如群化單元530中所輸出之信號GS0〜GS7中的 GS0〜GS3屬於該第一群組時，則於該時脈Clk的第一週期、 將該等第一到第四預先解碼信號DCA012<i> (i=0-3)啟動成 一邏輯“高’’。如是，不啟動該等剩餘屬於該第二群組之信 號GS4〜GS7，且將該等信號保持在一邏輯“低”等級上。 將信號GS0〜GS7反轉’及自群化單元530中輸出該等信號 GS0〜GS7 (即屬於該等第一和第二群組的信號）。不啟動屬於 該第一群組的信號；及啟動屬於該第二群組的信號。輸出 屬於咸等弟一和第二群組的反向信號（如該等第一到第八 預先解碼的信號DCA012<i> (i=0,7)—樣），以回應該時脈CLK 其第二週期中被啟動的該第二控制信號CSLEP1。如是，於 該時脈CLK的第二週期啟動該等第五到第八預先解碼信號 200301901 發明說明續頁 (18) DCA012<i> (i=4-7)。換言之，根據屬於該第二群組的信號、 於該時脈CLK的第二週期將該等第五到第八預先解碼信號 DCA012<i> (i=4-7)啟動成一邏輯’’高’’。 現參考圖2和圖3，將說明根據該等第一到第八預先解碼 的信號DCA012<i〉（i=0-7)選擇一會在其中輸入或輸出資料 之行的處理。將該等第一和第五預先解碼信號DCA012<0〉、 DCA012<4>輸入圖2的一第一行解碼器340—1中。將該等第二 和第六預先解碼信號DCA012<1>、DCA012<5>輸入圖2的一第 二行解碼器340_2中。將該等第三和第七預先解碼信號 DCA012<2〉、DCA012<6〉輸入圖2的一第三行解碼器340_3 中。將該等第四和第八預先解碼信號DCA012<3>、DCA012<7> 輸入圖2的一第四行解碼器340_4中。未詳細說明該等第一到 第四行解碼器340_1〜340_4，且該等第一到第四行解碼器 340_1〜340_4分別接收其餘的預先解碼信號。 該等第一到第四行解碼器340_i (i=0-4)分別啟動行選擇線 CSLi、CSLj、CSLk及CSU。該等每一條行選擇線根據該等每 一個收到的預先解碼信號DCA指定該等記憶體單元陣列區 塊100_i (i=0-4)之其中一相對應記憶體單元陣列區塊中的一 行。特定言之，該第一行解碼器340_1啟動該第一記憶體單 元陣列區塊100_1中的一行選擇線CSLi。該第二行解碼器 340_2啟動該第二記憶體單元陣列區塊100_2中的一行選擇 線CSLj。該第三行解碼器340_3啟動該第三記憶體單元陣列 區塊100_3中的一行選擇線CSLk。該第四行解碼器340_4啟動 該第四記憶體單元陣列區塊100_4中的一行選擇線CSL1。 -22- 200301901 發明說明續頁 (19) 資料位置控制器430控制哪個資料輸入和/或輸出該等被 啟動之行選擇線CSLi、CSLj、CSLk及CSL1所指定的每一行。 將於下更進一步論述資料位置控制器430。 現參考下面陳述的表1和表2。表1例證說明上面種種就圖 3所論述的信號。特定言之，例證說明下面信號的數值： CA2、CA1、CA0、DS0〜DS7、LS0〜LS7、CS0〜CS7、及 DCA012<0:7>。表1例證說明該等信號於”該積體電路裝置的 位元長度為8個位元、且利用一循序位址增加設計”時的數 值。換言之，表1例證說明該等信號在BL4=0、INTERLEAVED 及SEQUENTIAL=1時的數值。 CA2 CA1 CA0 DS0 〜DS7 LS0〜LS7 GS0 〜GS7 DCA012<0:7> CSLEP0 CSLEP1 0 0 0 10000000 10000000 00001111 11110000 00001111 0 0 1 01000000 01000000 10000111 01111000 10000111 0 1 0 00100000 00100000 11000011 00111100 11000011 0 1 1 00010000 00010000 11100001 00011110 11100001 1 0 0 00001000 00001000 11110000 00001111 11110000 1 0 1 00000100 00000100 01111000 10000111 01111000 1 1 0 00000010 00000010 00111100 11000011 00111100 1 1 1 00000001 00000001 00011110 11100001 00011110 表1 此外，表2例證說明該等上面於“該積體電路裝置的位元 長度為4個位元、且利用一循序位址增加設計”時（即BL4= 1 和SEQUENTIAL^ 1)、亦或於“該積體電路裝置的位元長度為4 個位元、且利用一交錯位址增加設計”時（即BL4= 1和 INTERLEAVE=1)所陳述之信號的數值。 -23- 200301901 (20) 發明說明續頁 CA2 CA1 CA0 DS0 〜DS7 LS0〜LS7 GS0 〜GS7 DCA012<0:7> CSLEP0 CSLEP1 0 0 0 10000000 10000000 00001111 11110000 00001111 0 0 1 01000000 10000000 00001111 11110000 00001111 0 1 0 00100000 10000000 00001111 11110000 00001111 0 1 1 00010000 10000000 00001111 11110000 00001111 1 0 0 00001000 00001000 11110000 00001111 11110000 1 0 1 00000100 00001000 11110000 00001111 11110000 1 1 0 00000010 00001000 11110000 00001111 11110000 1 1 1 00001000 00001000 11110000 00001111 11110000 表2 φ 現參考圖4，將論述一例證說明圖3中所示.、該根據本發 明具體實施例之012預先解碼器500的運作圖式。如圖4中所 例證說明的，012預先解碼器500接收該行位址CA的3個位元 CA2、CA1及CA0。該行位址CA的3個位元形成八種組合，其 範圍從000到1H。圖4中所例證說明的實例係假定’’在輸入序 列資料（即一選取之位址）的8個位元之前、該行位址CA中先 藉由一讀寫命令所輸入的3個位元CA2、CA1及CA0為“001”和 “利用一循序位址增加設計”。 現參考圖3和圖4，如輸入001作為該行位址CA的3個位元 時’則解碼單元510轉譯001和啟動該第二輸出信號DS1。如 上所論述，於本發明其具有一 8-位元積體電路記憶裝置和 以循序模式運作之具體實施例中，係將該資料叢長度控制 信號BL4和該交錯模式信號INTERLEAVE設定成一邏輯 “低”，且將該循序模式信號SEQUENTIAL設定成一邏輯 “高”。如是，由該資料叢長度信號BL4、該交錯信號 INTERLEAVE、及該循序模式信號SEQUENTIAL所控制的邏輯 -24- 200301901 (21) 發明說明續頁 電路520啟動相對應至該第二輸出信號DS1上的該第二邏輯 信號LSI。 如啟動該第二邏輯LSI時，則群化單元530將相對應至該 第二邏輯信號LS1上的信號GS1和三個接在該信號gs 1之後 的信號GS2、GS3及GS4分類成該第一群組，及啟動該等信號 GS 卜GS4。 於該第一週期，在該第一控制信號CSLPE0的控制下、以 “高”等級1啟動該等相對應至信號GS 1〜GS4 (屬於該第一群 組）上之第二到第五預先解碼的信號DCA012<i> (i= 1-4);且 不以一 “低，，等級0啟動相對應至該等信號GS5〜GS7和GS0 (屬 於該第二群組）上之預先解碼的信號DCA012<i> (i=〇，5，6， 7)。該等第二到第五預先解碼信號DCA012<i> (i=l-4)的每一 個預先解碼信號均相對應至該行位址CA的3個位元CA2、 CA1及CA0上，即〇〇1、〇1〇、011或100。該等第一和第六到第 八預先解碼信號DCA012<i> (i=〇，5，6，7)的每一個預先解 碼信號均相對應至該行位址CA的3個位元CA2、CA1及CA0 上，即 000、1〇1、110或 111。 於該第二週期，由於將該等第一到第八預先解碼信號 DCA012<i> (i=〇_7)反轉，故以高等級“ 1 ”啟動該等於該第一 週期未被啟動之第一和第六到第八預先解碼的信號 DCA012<i> (卜〇，5，6，7)。於該週期，藉由反轉“屬於該第 一群組的信號GS1〜GS4”和“屬於該第二群組的信號GS5〜GS7 和GS0”、以將該等第一到第八預先解碼信號DCA012<i> (i=〇-7)反轉。 -25- 200301901 (22) 發明說明續頁 現參考圖5，將論述一例證說明圖2中所示之資料位置控 制器430的運作圖式。將說明一種根據本發明某些具體實施 例、用以控制資料其4個經由—資料接腳DQ循序被輸入之位 元D0〜D3之位置的處理。 如該資料叢長度為8個位元，則資料位置控制器43〇可僅 只利用該行位址CA中的兩個位元CA1和CA0控制平行資料 其4個位元D0〜D3的位置’就如該資料叢長度為4個位元時一 樣。 於本發明的某些具體實施例中，係從例如該記憶裝置外 部的一裝置輸入資料’即將資料寫入該記憶裝置中。例如， 如圖5中所例證說明的，該序列-平行轉換器將四個循序的 序列資料位元D0〜D3轉換成平行資料。資料位置控制器430 控制該平行資料其分別在四個記憶體單元陣列區塊l〇〇_i (i= 1-4)中之DO〜D3的位置。為了輸入和/或輸出資料，故包含 一相對應至該等每一個記憶體單元陣列區塊l〇〇_i (i= 1-4)上 之輸入和/或輸出（I/O)線Qi (i=l-3)。換言之，將第一到第四 I/O線Q0〜Q3分別連接到第一到第四記憶體單元陣列區愧 100—1〜100 4上。 現參考圖6，將論述一例證說明該等根據本發明具體實施 例之位址增加設計之資料位置的圖式。如上所論述，位址 增加設計可包含例如一循序位址增加設計和/或一交錯位 址增加設計。 如圖6中所例證說明的，如該行位址CA的2個位元CA1和 CA0為〇〇時，則以該循序位址增加設計亦或該交錯位址增加 -26- (23) (23)200301901 發明說明續頁 "又计、將孩等第一到第四資料DO〜D3分別輸入該等第一到第 四I/O線Q0〜Q3中。 如圖6中# ^ / , 進一步例證說明的，如該行位址CA的兩個位元 和CA0為〇1時，則以該循序位址增加設計將該等第一到 第四貝料D0〜D3分別輸入該等第二到第三和第一 線 (Q1〜Q2和Q〇)中。然而，以該交錯位址增加設計將該等第一 到第四資料D0〜D3分別輸入該等第二、第一、第四^第三ι/〇 線（Ql、Q0、Q3及 Q2)中。 如圖6中更進一步例證說明的，如該行位址ca的兩個位元 CA1和CA0為1〇時，則以該循序位址增加設計亦或該交錯位 址增加設計將、該等第一到第四資料D〇〜D3分別輸入該等第 三、第四、第一和第二1/〇線（Q2、Q3、Q〇及Qi)中。 如圖6中更進一步例證說明的，如該行位址Ca的兩個位元 CA1和CA0為11時，則以該循序位址增加設計將該等第一到 第四資料D0〜D3分別輸入該等第四、第一、第二和第二{/ο 線（Q3、Q0、Q1及Q2)中。然而，以該交錯位址增加設計將 該等第一到第四資料D0〜D3分別輸入該等第四、第二、第二 和第一 I/O線（Q3、Q2、Q1 及 Q0)中。 該積體電路記憶裝置其有關該平行資料中其餘4個位元 D4〜D7的運作係類似於上面就圖5和圖6所述、讀平行資料中 前4個位元D0〜D3的運作一樣，故不再另外說明。此外，輸 出該等記憶體單元陣列區塊所輸出之資料的運作類似於該 上述將資料輸入該等記憶體單元陣列區塊中的運作，因此 亦不再另外說明。應暸解’圖2中所例證說明之感應放大器 •27- (24) (24)200301901 發明說明續頁 440控制該等（被）輸出資料的位置。 如上就圖1-圖6所作的簡述，本發明的具體實施例提供提 供一包含一雙倍資料傳輸速率（DDR)積體電路記憶裝置之 積體電路裝置，其中該0011積體電路記憶裝置裝配成支援 一 “N-2N”預取-資料叢長度運作模式。於本發明的某些具體 實施例中，該積體電路裝置可支援該等現行的循序和交錯 位址增加設計。根據本發明具體實施例之積體電路裝置包 含一 012預先解碼器500，其中預先解碼器5〇〇利用—行位址 CA的3個位元CA2、（：八丨及〇八〇輸出第一到第八預先解碼的信 號DCA012<i> (i=〇-7)、以控制用以選擇資料輸出入之行的行 述擇、、泉於3第週期、根據該起始行位址啟動該〇 12預先 解碼森500所輸出之第一到第八預先解碼信號DCA〇i2<i〉 (i=0-7)中的四個預先解碼信號；及於將該等第一到第八預 先解碼信號（DCA012<i>，i=〇-7)反轉之後、而於該第二週期 啟動該等其餘四個預先解碼信號。如是，一根據本發明具 體實施例之積體電路記憶裝置可能不會包含一複雜的電路 (像是一用以在該積體電路記憶裝置中產生一行位址之計 數咨）。此外，因其可能利用該行位址的兩個位元^…和 CA0控制該資料輸入和/或輸出的順序，故當該資料叢長度 為4個位元時、亦可利用該順序。 已於該等圖示和專利說明書中揭示了本發明其典型較佳 的具體實施例，雖‘然係利用特殊的條件，然而僅就—種通 用和描述的意義杆佳、而非1 我仃便而非為了限制用，將於下面的申請 專利範圍中提出本發明的範轉。 -28- (25) 200301901 圖式簡單說明 圖1為一例證說明該根據本發明旦轉奋、 /、月豆男施例之因 隨機存取記憶體（SDRAM)的運作時序圖· °步動態 圖2為一例證說明根據本發且余 憶裝置之方塊圖； 把例之積體電路記 、圖3為一例證說明圖2中所示、— 〈行位址預先解碼哭之部八a根據本發明具體實施例 ®4Λ ，。。《邰分的電路圖； 口 4為—例證說明 <預先解碼哭 回’ 不、—根據本發明具I#电.Α 的運作圖式； "此只施例 θ為―例證說明 "資科位置控置器的運作 —根據本發明具體實拖例 圖6為1證說明運作圖式；及 址設計卜、 用於根據本發明且f#余、Α / 《資料位置的圖式。月“”把例之種種位 500 圖式代表符號說明 100 012預先解碼器/ 〇12解 200 記憶體單元陣列 300 緩衝器 410 解碼器 420 序列-平行轉換器 430 平行-序列轉換器 440 資料位置控制器 31〇 感應放大器 320 列位址預先解碼器 列解碼器 -29- 200301901 (26) 330 行 位 址 預 先 解 碼 器 340一 _ i (i=l，2，3 ，4) 行 解 碼 器 210 位 址 缓 衝 器 220 列 位 址 緩 衝 器 230 行 位 址 緩 衝 器 240 命 令 緩 衝 器 250 時 脈 緩 衝 器 260 資 料 緩 衝 器 270 資 料 閃 控 信 號 緩 衝 器 510 解 碼 單 元 520 邏 輯 電 路 530 群 化 單 元 540 預 先 解 碼 信 號 產 生 器 541 第 一 切 換 開 關 群 組 542 第 二 切 換 開 關 群 組 543 閂 鎖 100 一 i (i= 1，2，3， 4) 記 憶 體 單 元 陣 列 區 塊 發明說明續頁
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Claims (1)

  1. 200301901 拾、申請專利範圍 1· 一種積體電路裝置，包括： 一雙倍資料傳輸速率（DDR)積體電路記憶裝置，其中該 DDR積體電路記憶裝置裝配成支援一 “N-2N”預取·資料叢 長度運作模式；及其中N為一正整數。 如申請專利範圍第1項之積體電路裝置，其中該ddr積體 電路記憶裝置更進一步裝配成支援一循序位址增加設計 和一交錯位址增加設計。 如申請專利範圍第2項之積體電路裝置，其中N等於* ;及 其中2N等於8。 ' 2. 3. 4·如申請專利範圍第2項之積體電路裝置 其中2N等於4。 其中N等於2 ;及 5. 如申請專利範圍第2項之積 電路έ己憶裝置進一步包括 一產生複數個預先解碼 信號之預先解碼器；及 體電路裝置，其中該DDR積體 的信號以回應一 3-位元行位址 一至少包含一記憶體單元 叢長度資料之記憶體單元陣 號至少啟動一行選擇線，其 在該記憶體單元陣列中之至 的位置。 陣列區塊以儲存該“2Ν”資料 列，其中該等預先解碼的信 指定該“2Ν”資料叢長度資料 少一記憶體單元陣列區塊中
    如申請專利範圍第5項之并 貝又積體電路裝置，其中該至少一個 記憶體單元陣列區塊句虹〜 ， .^ 干』扭尼匕括罘一到第四記憶體單元區塊； 該積體電路裝置更包括— 位元行位址信號的一第— 資料位置控制器，其根據該3-位元和一第二位元以決定該第 6. 200301901 _中請ΐ利範圍續 一到第四記憶體單元陣列區塊中該“2N，，資料叢長度資料 的位置。 7. 如申請專利範圍第5項之積體電路裝置，其中該預先解碼 器更包括一至少啟動一邏輯信號以回應一模式控制信號 之邏輯電路，其中該模式控制信號包括： 一指示該“2N”資料叢長度之資料叢長度控制信號，其 中一邏輯“高位準’’指示該2N資料叢長度為一 4-位元資料 叢長度，及一邏輯“低位準，，指示該抓資料叢長度為一 8-位元資料叢長度； 當一循序模式信號為一邏輯‘‘高位準，，時，則該循序模 式信號指不使用該循序位址增加設計”；及 當一交錯模式信號為一邏輯“高位準”時，則該交錯模 式信號指不“使用該交錯位址增加設計”。 8. 如申請專利範圍第7項之積體電路裝置，其中該至少一個 邏輯信號係回應該3-位元行位址信號。 9·如申請專利範圍第8項之積體電路裝置，其中該至少一個 邏輯信號包括第一到第八邏輯信號，其中該資料叢長度 控制信號為一邏輯“低位準，，，其中該循序模式信號為一 邏輯“高位準”，其中該等第一到第八邏輯信號中的每一 個邏輯信號回應該3-位元行位址信號的一第一位元、一 第二位元、及一第三位元。 1〇.如申請專利範圍第8項之積體電路裝置，其中該至少一個 '輯“號包括第一到第八邏輯信號，其中該資料叢長度 捡制信號為一邏輯“高位準”，其中該交錯模式信號為一 200301901 申請專利範圍續頁 邏輯“高位準”，其中一第一邏輯信號和一第五邏輯信號 回應該3-位元行位址信號的一第三位元。 11. 如申請專利範圍第8項之積體電路裝置，其中該至少一個 邏輯信號包括第一到第八邏輯信號，其中該邏輯電路更 進一步被裝配成用以啟動該等第一到第八邏輯信號的其 中一個邏輯信號，及用以結合該被啟動的邏輯信號與接 下來的三個循序邏輯信號，以形成一含四個邏輯信號之 第一群組。 12. 如申請專利範圍第11項之積體電路裝置，其中更進一步 裝配該邏輯電路以形成一含四個邏輯信號之第二群組， 其中該第二群組包含該等第一到第八邏輯信號中，未與 該被啟動邏輯信號結合而形成該第一群組的剩餘四個邏 輯信號。 13. 如申請專利範圍第12項之積體電路裝置，其中於時脈的 一第一週期啟動該第一群組邏輯信號，以回應一第一控 制信號，其中於該時脈的一第二週期啟動該第二群組邏 輯信號，以回應一第二控制信號。 14. 一利用一 4-位元預取設計之積體電路記憶裝置，包括： 一將4個位元循序被輸入之序列資料轉換成平行資料 之序列/平行轉換器； 一將要輸出之平行資料轉換成序列資料之平行/序列 轉換器；及 一利用複數個構成一行位址之位元中的3個位元以產 生第一到第八預先解碼信號，用以啟動指定8個平行資料 200301901 中请專利範圍續頁 輸入或輸出行的行選擇線之行解碼器， 其中該行解碼器在同時利用—一、 預先解碼信號，啟動屬於一第—週期的第-到第八 資料中最先4個被平行轉換之資料^r/二 行 選擇線，及在同時利用第二週 qΑ仃的行 ^ ^ ΛΛ . ^ ^ .. / 〈罘—到第八預先解碼 仏號的反向信號，啟動屬於一篥- ^ y ^ ~鮮組和指定該等8個平 行賀料中其餘4個平行資料其輸 入或輪出行的行選擇線。 15.如申請專利範圍第14 —^把兒路兒憶裝置，其中該行 解碼器包括： 產生“等第到第八預先解螞信號之預先解碼器； 及 一接收該等第 擇線之主解碼器 一到第八預先解螞信號和啟動該等行選 ▲其中該預先解碼器連接相對應至該等第一到第八預先 鮮碼k號上的線，以同時啟動該等4個循序的預先解碼信 號。 16·如申凊專利範圍第15項之積體電路記修裝置，其中該預 先解碼器包括： 一解碼單元，其解碼該行位址的3個位元和啟動該等第 一到第八輸出信號的其中一輸出信號； 一邏輯電路，其啟動該等第一到第八邏輯信號之其中 邏輯信號，以回應該解碼器所輪出之第一到第八輸出 信號及一預定控制信號； 一群化單元，其連接該等第一到第八邏輯信號之^號 200301901 申請專利範圍續頁 線’以啟動屬於一第一群組和相對應至該被啟動邏輯信 號上的^號’及接在該被啟動邏輯信號後面之邏輯信 號；及 一預先解碼信號產生器，其同時啟動該等相對應至該 第群、、且中^號上之預先解碼信號，以回應第一週期所 啟動的—第一控制信號，及同時啟動該等相對應至屬於 第一群組之信號上的預先解碼信號，以回應該第二週 期所啟動的一第二控制信號。 17·如申請專利範圍第16項之積體電路記憶裝置，其中假使 ^積"丘包路？己憶裝置的資料叢長度為8個位元及利用一 德序位址增加設計時，則該邏輯電路啟動相對應至該等 被啟動之輸出信號上的邏輯信號，假使該積體電路記憶 裝且的資料叢長度為8個位元，且利用一交錯位址增加設 十寺貝】該邏輯電路根據該行位址的一第三位元啟動該 第一或遠第五邏輯信號。 18·如申#專利範圍第16項之積體電路記憶裝置，其中假使 孩積體電路記憶裝置的資料叢長度為4個位元時，則該邏 輯包路根據該行位址的該第三位元啟動該第一或該第五 邏輯仏號，而不管該積體電路記憶裝置係利用何種位址 增加設計。 19·如申請專利範圍第16項之積體電路記憶裝置，其中該預 疋控制信號包含··一代表該積體電路記憶裝置資料叢長 度足資料叢長度控制信號；一代表該循序位址增加設計 之循序模式信號；及—代表該交錯位址增知設計之交錯 200301901 申請專利範圍續頁 模式信號。 20. 如申請專利範圍第16項之積體電路記憶裝置，其中該群 化單元包括：分別接收該等第一到第八邏輯信號中一第 K個邏輯信號、一第K-1個邏輯信號、一第K-2個邏輯信 號' 及一第K-3個邏輯信號之閘門，其中K為一介於4與8 之間的自然數；及分別接收一第K個邏輯信號、一第K+7 個邏輯信號、一第K+6個邏輯信號、及一第K+5個邏輯信 號之閘門，其中K為一介於1與3之間的自然數，及其中該 等閘門產生屬於該第一或該第二群組之信號。 21. 如申請專利範圍第16項之積體電路記憶裝置，其中藉由 反轉在該群化單元中所產生且屬於該等第一和第二群組 之信號，以啟動屬於該第二群組之信號。 22. 如申請專利範圍第16項之積體電路記憶裝置，其中該預 先解碼信號產生器包括： 被打開以回應該第一控制信號之開關；及 被打開以回應該第二控制信號之開關。 23. 如申請專利範圍第14項之積體電路記憶裝置，更包括一 用以控制該平行資料順序的資料位置控制器。 24. 如申請專利範圍第23項之積體電路記憶裝置，其中該資 料位置控制器使用該行位址中的2個位元。 25. —利用一 2-位元預取設計之積體電路記憶裝置，包括： 一將2個位元循序被輸入之序列資料轉換成平行資料 之序列/平行轉換器； 一將要輸出之平行資料轉換成序列資料之平行/序列 200301901 申請專利範圍續頁 轉換器；及 位元中的2個位元產生4個 平行資料輸入或輸出行的 一利用複數個構成行位址之 預先解碼信號’以啟動指定4個 行選擇線之行解碼器， 其中該行解碼器啟動屬於—第一群組，且於該第—週 期的同日寺利用該等4個預先解碼信號指定該等4個平行資 料中最先2個被平行轉換之資料其輸入或輸出行的行選 擇線；及啟動屬於-第：群組，且^該第二週期的同時 利用茲等4個預先解碼信號的反向信號指定該等4個平行 資料中其餘2個資料其輸入或輸出行的行選擇線。 26.如申請專利範圍第25項之積體電路記憶裝置，其中該行 解碼器包括： /、 以丁 碼 一產生4個預先解碼信號之預 一接收4個預先解碼信號和啟 器， 先解碼器；及 動該等行選擇線之主 解 其中該預先解碼器連接相對應至备〜 μ寺4個預先解碼信 號上的信號線，以在同時啟動2個循皮^ 自序的預先解碼信號。 27· —利用一 N-位元（N為一 2或大於2之&▲ 自然數）預取設計和 一 “2N”資料叢長度之積體電路記憶樂罢 衣置，包括·· 一將N個位元中循序輸入之2N個仿一、 711又資料轉換成平 行資料之序列/平行轉換器； 一將要輸出之資料轉換成序列資扭、τ ”抖 < 平行/序列轉指 器；及 一用以利用複數個構成一行位i止> g — 又位兀中預定個位天 200301901 申請專利範圍續頁 產生2N個預先解碼信號，以啟動指定該2N個平行資料輸 入或輸出行的行選擇線之行解碼器， 其中該行解碼器啟動屬於一第一群組，且在同時利用 一第一週期的該2N個預先解碼信號指定該等2N個平行 資料中最先N個被平行轉換之資料其輸入或輸出行的行 選擇線；及啟動屬於一第二群組，且在同時利用一第二 週期的該2N個預先解碼信號的反向信號指定該等2N個 平行資料中其餘N個資料其輸入或輸出行的行選擇線。 28. 如申請專利範圍第27項之積體電路記憶裝置，其中該行 解碼器包括： 一產生2N個預先解碼信號之預先解碼器；及 一接收2N個預先解碼信號和啟動該等行選擇線之主解 碼器， 其中該預先解碼器連接相對應至該2N個預先解碼信號 上的信號線，以在同時啟動該N個循序的預先解碼信號。 29. 如申請專利範圍第27項之積體電路記憶裝置，其中N等於
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI490698B (zh) * 2013-05-10 2015-07-01 Integrated Circuit Solution Inc 高速資料傳輸架構

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357246B2 (ja) 2003-09-16 2009-11-04 株式会社ルネサステクノロジ 半導体記憶装置
KR100861854B1 (ko) * 2003-11-06 2008-10-07 인터내셔널 비지네스 머신즈 코포레이션 반도체 기억 장치 및 그 버스트 동작 방법
KR100562645B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자
US20060171233A1 (en) * 2005-01-18 2006-08-03 Khaled Fekih-Romdhane Near pad ordering logic
US20060161743A1 (en) * 2005-01-18 2006-07-20 Khaled Fekih-Romdhane Intelligent memory array switching logic
KR100596799B1 (ko) * 2005-04-27 2006-07-04 주식회사 하이닉스반도체 메모리 장치용 입력 데이타 분배 장치
US7573776B2 (en) * 2005-09-29 2009-08-11 Hynix Semiconductor, Inc. Semiconductor memory device having data-compress test mode
US7345930B2 (en) * 2005-09-29 2008-03-18 Hynix Semiconductor Inc. Write circuit of memory device
KR100705335B1 (ko) 2005-10-31 2007-04-09 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 데이터입출력 방법
KR100759780B1 (ko) * 2006-09-05 2007-09-20 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
KR100999875B1 (ko) * 2008-10-06 2010-12-09 주식회사 하이닉스반도체 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치
US8352834B2 (en) * 2009-11-12 2013-01-08 Broadlogic Network Technologies Inc. High throughput interleaver / deinterleaver
JP2013206492A (ja) * 2012-03-27 2013-10-07 Toshiba Corp 半導体装置およびその駆動方法
US20160092383A1 (en) * 2014-09-26 2016-03-31 Kuljit S. Bains Common die implementation for memory devices
KR102591124B1 (ko) * 2018-07-25 2023-10-19 에스케이하이닉스 주식회사 반도체장치
US12475969B2 (en) 2022-09-14 2025-11-18 Rambus Inc. Dynamic random access memory (DRAM) device with variable burst lengths

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982618B2 (ja) * 1994-06-28 1999-11-29 日本電気株式会社 メモリ選択回路
US5802005A (en) * 1996-09-23 1998-09-01 Texas Instruments Incorporated Four bit pre-fetch sDRAM column select architecture
US6115321A (en) * 1997-06-17 2000-09-05 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
US7061821B2 (en) * 1998-10-20 2006-06-13 International Business Machines Corporation Address wrap function for addressable memory devices
JP2000260181A (ja) * 1999-03-08 2000-09-22 Toshiba Corp 同期型半導体記憶装置
JP4008624B2 (ja) * 1999-06-15 2007-11-14 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
JP4756724B2 (ja) * 2000-02-24 2011-08-24 エルピーダメモリ株式会社 半導体記憶装置
US6191997B1 (en) * 2000-03-10 2001-02-20 Mosel Vitelic Inc. Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel.
KR100578233B1 (ko) * 2000-12-30 2006-05-12 주식회사 하이닉스반도체 동기식메모리장치의 데이터 입출력 가변제어장치
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations
US6795899B2 (en) * 2002-03-22 2004-09-21 Intel Corporation Memory system with burst length shorter than prefetch length

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI490698B (zh) * 2013-05-10 2015-07-01 Integrated Circuit Solution Inc 高速資料傳輸架構

Also Published As

Publication number Publication date
JP4170778B2 (ja) 2008-10-22
KR20030061217A (ko) 2003-07-18
US20060067158A1 (en) 2006-03-30
US20030135697A1 (en) 2003-07-17
KR100468719B1 (ko) 2005-01-29
TWI226064B (en) 2005-01-01
US7017010B2 (en) 2006-03-21
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