TW200301420A

TW200301420A - Method and apparatus for embedded built-in self-test (BIST) of electronic circuits and systems

Info

Publication number: TW200301420A
Application number: TW091134618A
Authority: TW
Inventors: Michael Ricchetti; Christopher J Clark
Original assignee: Intellitech Corp
Priority date: 2001-12-04
Filing date: 2002-11-28
Publication date: 2003-07-01
Also published as: WO2003048794A1; US20030106004A1; US7467342B2; HK1069207A1; EP1451599A4; ATE399331T1; CA2468860C; DE60227279D1; US6957371B2; EP1451599A1; AU2002352644A1; US20050210352A1; TWI230329B; CA2468860A1; EP1451599B1

Description

2G030i-：20 ⑴ 玖、發®說明實施方式及圖式簡單說明) (發明說明應敘明：發明所屬之技術領域、先前技術、内容、相互參照有關申請案本申請案宣稱取得：於200 1年12月4日提出申請之標| 為’•電子電路與系統之嵌入式内建自我測試（BI S T)之方、去及裝置”的美國臨時專利申請案第60/336,586號之優先權。關於聯邦贊助之研究或開發的陳述發明背景

本發明通常與積體電路（IC)，印刷電路板（P c B)以及系能之内建自我測試（BIST)有關；並且說得更明確些，與一種用來嵌入BIST能力於1C，PCB以及系統中的裝置及方法有關。

為人所热知的技術是：使用針對提供電子電路之製造測試’偵錯’以及程式規劃的掃插測試。這些掃描測試技術經常都疋根據IE E E 11 4 9 · 1 ‘準測試存取埠暨邊界掃描架構規範（"IEEE 1149.1標準”）而執行，該標準以引用的方式併入本文中° IE E E 1 1 4 9 · 1標準也可能被用來提供可程式規劃電路之系統内組態（ISC)。

IE E E 1 1 4 9 · 1標準最初係針對複數個p c b之互連測試而發展出的。JEEE Π49·Η^準使用邊界掃描路徑（b〇undary scan path),以使存取黏裝在一PCB上的複數個元件之輸入/輸出（I/O)插腳更方便。此外，iEEE 11491標準可能被用來存取一 ic的複數個内部掃描路徑，以使複數個IC ，PCB以及系統之測試，偵錯，：[Sc，或者程式規劃更方便0 -6 - 2G030M20

(2) 圖1繪宁傳統IE E E 1 1 4 9 . 1標準架構1 Ο 0。如圖1中所示，一種順應IEEE 1149.1標準的1C具有四支（視情況地，具有五支）附加組件插腳：TDI，TDO，TCK以及TMS(視情況地，包括TRSTN)，它們形成一個測試存取埠（Test Access Port，簡稱TAP)。IEEE 1149.1標準使連接多數電子電路的TAP埠以形成一個IEEE 1 149.1匯流排更方便，藉以容許打算被存取的複數個連接電路使用一種公用T A P協定。一般說來，達成此事的方法是：以離菊鏈（daisychain)方式來連接複數個個別元件的串列資料插腳（serial data p ins)TDI和TDO，使得來自沿著離菊鏈之前一元件的TDD 輸出被連接到在該鏈中之下一元件的TDI輸入。然後，藉著將複數個元件的所有TMS和TCK(視情況地，包括 TRSTN)插腳加以公用地連接，就會形成一個總體TAP匯流排。圖2繪示呈現離菊鏈組態200之一傳統IEEE 1 149.1匯流排。如圖2中所示，在第一元件U1 202.1上之TDI插腳和在最後裝置Un 202.η上之TDO插腳分別被當作IEEE 1149.1 匯流排之串列資料輸入和串列資料輸出來使用。一般說來，在單一 PCB上使用顯示於圖2中的匯流排組態200。 Μ 圖3繪示呈現多分支組態（multi-drop configuration) 300 之一傳統IEEE 1 149.1匯流排。當在PCB系統内使用時，多分支組態300會提供橫跨系統底板（backplane)之單一 TAP 匯流排，並且容許每個PCB都與在多分支匯流排上的同組接線形成連接。因為TCK，TMS，TDI以及TRSTN都是輸 2003GL120

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入訊號，所以能夠將這些訊號橫跨系統底板而直接地連接到複數個個別PCB的每個TAP。然而，當將多數TD0輸出連接到多分支匯流排之單一 TDO接線上時，就可能會導致訊號對撞（signal clashes)。要避免這種訊號對撞，IEEE 1 1 4 9 · 1標準會要求：只有當串列資料正在被移位進入或離開TAP之TDI和TDO插腳時，TDO輸出才會驅動出（drive out)。於是，這種串列移位（serial-shift)是由TAP控制器的内部狀態所控制，使得：只有在TAP有限狀態機器（Finite State Machine，簡稱 FSM)的 Shift-IR 或 Shift-DR狀態期間才會致能（enable) TDO驅動。在所有其它的時間，藉由強迫T D 0輸出進入非活動（i n a c t i v e)或高阻抗狀態中來使它失效（disabled)。可能使用TAP控制器之一專業化版本或一種可定址丁AP 鏈接（Addressable TAP Linking，簡稱 ATL) 電路來建構圖3之多分支匯流排組態3 00。將這樣一種ATL 電路描述於2001年7月5日提出申請之標題為•’電子電路之最佳化並行測試和存取的方法及裝置"的共同申請中之美國專利申請案第60/303,052號中。能夠將外部測試控制器連接到呈現離菊鏈或多分支組態200和300之各個1£丑£1149.1匯流排的丁01，丁00，丁乂8 ，TCK以及-TRSTN線。外部測試控制器然後能夠與使用 IEEE 1149.1匯流排協定的各個待測單元（UUT) 2 0 2 · 1 - 2 0 2 · η或3 0 2 · 1 - 3 0 2 . η通訊。這些匯流排組態2 0 0和 3 00均常用於電子系統的生產製造中，在該系統中，一般說來，外部測試控制器是某種形式的自動測試設備 2G030i-：20 (4) (Automatic Test Equipment » 簡稱 ATE)，諸如·電路内測試器（In-Circuit Tester，簡稱ICT)或基於個人電腦（pc)之邊界掃描工具（scan tool)。將内建自我測試（BIST)能力嵌入在打算被測試之一系統中，在打算被測試之系統的一個或更多IC上是有其必要的。這種嵌入式BIST能力將會容許常駐系統中的電路應用在其它情況可能由外部測試控制器所應用的掃描向量順序（s e q u e n c e)。此外，這種嵌入式B I S T能力將會使複數個測試能夠以遙遠或現場方式迅速地執行。譬如說，這種測試可能在系統電力開啟（power-up)時自動地執行，或者是藉由在某些時候調用（invoking)歲入式BIST電路來執行。圖4繪示用來提供嵌入式BIST能力於電子系統中之一傳統B I S T組態4 0 0。B I S T組態4 0 0包括：環繞通用微處理器 4 0 2而設計之架構，以及資料轉換電路4 0 4，該電路會在微處理器402之並列資料/協定（parallel data/protocol)與 UUT之串列掃描協定（例如：IEEE 1149.1協定）之間轉換。如圖4中所示，唯讀記憶體（R〇M)406和隨機存取記憶體 (HAM)408都被連接到微處理器402之一匯流排410。ROM 406儲存程式碼（pr〇grain code)，而RAM 408則儲存當微處理器402執行儲存程式時所使用的資料。嵌入式BIST組態400進一步包括界面邏輯（interface bgic) 4 12，將它連接在微處理器402與並列1串列協定轉換器電路4 〇 4之間，以使微處理器4 0 2之位址和控制訊號與 (5) (5)200301120 轉換态電多4 04之位址和控制訊號匹配。藉由並列/串列協定轉換器電路404來將微處理器402之並列協定/資料轉換到形成IEEE 11 49.1匯流排4 14的複數個輸入和輸出。然後，可能使用IEEE 1149.1匯流排414來驅動在一 PCB上或者在諸如離菊鏈組態200(參看圖2)或多分支組態3〇〇(參看圖3)之一1EEE 1149.1匯流排組態中的各個IEEe 1149.1匯流排。而且，嵌入式BIST組態4〇〇包括外部連接器416 , 它會旁路並列1串列協定轉換器電路4 〇 4，並且使外部測試控制器4 0 7能夠連接以代替資料轉換電路4 〇 4。當以此方式連接外部測試控制器4 〇 7時，〇 E訊號就會運作，以使並列 1串列協定轉換器電路404不能控制IEEE 1149.1匯流棑 4 1 4 ’藉以容許外部測試測控制器4 〇 7控制IE E E 1 1 4 9 · 1 g 流排4 1 4。如以上描述的，傳統嵌入式BIST組態400包括：微處理器 402 ，以R〇M 406以形式呈現的非易失性儲存器 (non-volatile storage)，以及以RAM 408之形式呈現的讀/ 寫儲存器。就這樣一種基於微處理器之方法而言，使用者 (即：操作員）通常會撰寫程式碼（例如：c碼），並且利用掃插測試功能程式庫（library)加以編譯和鏈接該碼。鏈接碼 (linked code)存在於ROM 406 (它也包括掃描向量資料）中 ’並且是由微處理器4 0 2所執行，以便應用和評估掃插向 °在諸如將實際掃描輸出資料（scan_out data)和預期掃描輸出資料加以比較的各種微處理器操作期間，使用 RAM 40 8作為暫時儲存器之用。 -ίο -

20G3GU2G

⑹ 結果是，用來提供嵌入式B I S T能力的傳統B I S T組態4 Ο Ο 會要求：針對每項應用之嵌入式測試解法（test solution)的客戶化（customization)。明確地說，針對每個特定系統而發展和偵錯程式碼。此外，將通常由外部測試控制器所應用的掃描向量加以轉換，以便和嵌入測試軟體一起操作；該軟體經常包括一種與外部測試控制器所使用的不同之

測試應用環境（即··不同的處理器架構，不同的作業系統，以及不同的軟體驅動程式（drivers))。除了利用外部測試控制器來測試發展和偵錯外，此方法還需要額外的工作，因此會增加總系統成本和複雜性。

而且’在傳統嵌入式B I s T組態4 0 0中，經常將微處理器 402 ^作測試處理咨加以共享或重用（re_use(j)。此方法打算藉由不需要將一分離專屬處理器當作嵌入式測試控制器加以使用來節省成本。然而，一般說來，在嵌入測試操作期間’無法將微處理器4 〇 2和微處理器4 〇 2所需的任何其 b支援免路士置在系統的掃描鏈（scanChain)中，是因為：使用14種電路來應用和分析嵌入測試。於是，減縮了在嵌入測試操作期間足系統的故障範圍（fault ，是因為：系統的整體微處理器基礎結構（micr〇pr〇cess〇r infrastructure)並不；a λ 、ar *丄·,, 、 ) 疋欺入測試的一邵份。此外，為了要測試系統的其餘部份，系 % 糸統（一重要邵份（例如：微處理器 4 0 2和所有它的支援電路 3、略）吨必須疋典缺點的。所以，雖然此方法可能降低針對嵌欺入式BIST建構的電路成本，但是測試成本卻可能增加。聲 3如說，系統的微處理器基礎結構 -11 ·

2〇G3Gi、】2G ⑺ 可能需要> 別測試方法論和研發努力（devel〇pment eff(m) ’因而可能無法利用系統之其餘部份的結構化掃描方法論 (structured scan methodology) 0 备IC ’ P C B以及系統的設計已經變得更為複雜時，針對在PCB和系統中之嵌入式BIST能力的需要已經大幅增加。電子設計的進步已經致能在例如遠距通訊和資訊科技之領域中的新產品能力❶這種進步已經導致可程式規劃邏輯 (例如：CPLD和FPGA)的高品質内建測試操作和IS(：(系統内組態）之與日俱增的需要。此外，針對這些產品的市場需求增加和市場的競爭激烈會繼續對電子系統製造廠商施壓，以降低成本和改善上市時間。於是，需要一些會降低成本以及將針對PCB和系統之嵌入式Bist和isc二^的時間減到最小的新技術。發明概要根據本發明，提供一種嵌入式電子系統内建自我測試 (BIST)控制器架構，該架構使電子電路之測試與偵錯以及可程式規劃裝置之系統内組態(ISC)更方便。目前披露的系統BIST控制器架構會降低與電路建構和掃描向量發展以及針對系統B I S T岸、用之偵料；έτ明_ • ^ 题〗足偵錯有關聯的成本。降低了建構成本’疋_因為：針對基於微處理哭 &里咨 < 系統BIST解法的需要被剔除。此外，減少了偵錯時間，b 1 疋因為：能夠使系統 BIST控制器之資料格式（data ⑽f〇rmat)對應於外部測試控制器之資料格式。結果是，在嵌八式系統B I S T控制器♦環境中，利用外部測試控制器來偵錯〜@ ^應用都能夠成功地運 -12- 20030M20 作。而且，具備目前披露的系統Β I S Τ控制器架構，就會減 7或剔除針對定製軟體（c u s t 〇 m s 〇 f t w a r e)發展和偵錯所為的工程時間（e n g i n e e r i n g t i m e)。此時間包括：執行掃描向星轉換工具程式，發展使用掃描功能程式庫的程式碼，發展針對所使用之特定微處理器架構的代碼，以及在嵌入式處理器環境中執行偵錯所需的時間。此外，系統B I S T控制器架構包括一種針對系統b I S T的” 供碼（code-less)解法’是因為：它不包括通用微處理器。於是，系統BIST控制器架構需要建構電路較少，藉以減少針對系統BIST解法所需的成本和電路面積。系統BIST控制器的無碼架構具有已程式規劃在快閃記憶體（FLASHmemory)中的資料，它包括：針對用於後入式系統測試和I s C之複數個掃描向量的應用和分析之資料。於是，可能配置（configure)系統BIST控制器架構，以便使用一種與外部測試控制器相容的掃描物件格式（Scar] Obj ect Format »簡稱SOF)加以運作。在一個實施例中’系統^3丁控制器架構包括：嵌入式系統BIST控制器，嵌入式快閃記憶體電路，嵌入式 Π49」匯流排’以及外部控制器連接器。系統bist控制器被耦合到快閃記憶體電路和IEEE 1149.1匯流排，並且經由外部控制器連接器而可轉合到外部測試控制器。外部測試控制器能夠透過IE E E 1 1 4 9 · 1匯流排而通訊（即：處在"通過"（pass through)模式中）’以便程式規劃快閃記憶體及/ -13- 200301-20 (9) 或系統B I—S T控制器電路。以此方式，系統B丨s T控制器架構使掃描向量能夠藉由外部測試控制器加以偵錯，然後下載到快閃記憶體中。一旦掃描向量被程式規劃到快閃記憶體中，外部測試控制器就能夠被移除或使它失效；因而在嵌入式測試環境中，藉由系統B I S T控制器，就能夠將掃描向量應用到一電路或待測單元（UUT)。這樣會剔除針對兩種不同環境而發展和偵錯掃描向量之需要。結果是，在掃描測試（scari tests) 被私式規劃到快閃記憶體中之前，使用者使用外部測試控制器就能夠很容易地發展，驗證（v e Γ丨f y)以及偵錯掃描測試。因為系統B I S T控制器被配置用來應用和分析掃描向量而不需要通用微處理器，所以系統Β I s Τ控制器能夠以硬體方式來執行掃描資料的高速旋轉比較（〇n-the-fly comparisons)。於是，掃描向量之資料格式和系統bisT控制器之電路都會提供·將實際掃描輸出值（即：如由電路或 U U T所輸出）和預期掃描輸出值加以比較。目前披露的系統BIST控制器架構會提供整體功能系統的完全範圍。此外，能夠將系統處理器的完整基礎結構包括在掃描鏈-中，以供嵌入式測試之用；因此能夠由系統 Β I S T控制器加以完全地測試。而且，系統β ! s τ控制器架構使得：當減少電路常務操作（overhead)時，能夠將BIST 能力嵌入在打算被測試之一系統中，在打算被測試之系統的一個或更多PCB上，及/或在打算被測試之系統的一個 -14- 2G030i-：20 (ίο)

或更多IC上。此外，減少了針對發展和偵錯掃描向量的工程努力，是因為：系統BIST控制器架構會提供一種從使用外部測試控制器之掃描向量應用到嵌入式測試應用的無縫轉換（s e a m 1 e s s t r a n s i t i ο η)。系統B I S T控制器架構不需要複雜的微處理器基礎結構，藉此使它能夠運作而與系統之功能處理器無關。此外，能夠在系統中之一現存1C中或者當作一種各別專屬測試電路加以建構系統Β I S Τ控制器架構。結果是，系統Β I S Τ控制器架構會降低成本和改善上市時間。根據接下來的本發明之詳細描述，本發明的其它特點，功能以及觀點將會變得顯而易見的。附圖概述連同複數個附圖，參考以下本發明的詳細描述，將會更徹底地瞭解本發明，其中：

圖1是：傳統IEEE 1 14 9.1測試存取埠和邊界掃描架構之一方塊圖；圖2是：呈現離菊鏈組態之傳統IEEE 1 149.1標準匯流排之一方塊圖；圖3是：呈現多分支組態之傳統IEEE 11 49.1標準滙流排之一方塊圖-; 圖4是：用來提供嵌入式内建自我測試能力於電子裝置或系統中之一傳統Β I S T組態之一方塊圖；圖5是：根據本發明之一電子系統内建自我測試控制器架構之一方塊圖； -15- 20030M20

00 圖6是：-包括在圖5之架構中之一電子系統内建自我測試控制器之一方塊圖；圖7是：用來圖解說明由圖6之控制器所使用之一掃描物件之格式的示意圖；圖8是：用來圖解說明包括在圖5之架構中之一快閃記憶體之組織的示意圖；以及

圖9是：用來圖解說明一種測試，程式規劃或偵錯一種使用圖5之架構的電子電路或系統之方法的流程圖。發明之詳細插述將2 0 0 1年1 2月4曰提出申請之美國臨時專利申請案第 6 0/3 3 6,5 86號以引用的方式併入本文中。

圖5繪示根據本發明的一種電子系統内建自我測試 (BIST)控制器架構500之一圖解實施例。在圖解實施例中，系統B I S T控制器架構5 〇〇包括：嵌入式j e E E 1 1 4 9.1匯流排5 1 2 ’耦合到IE E E 1 1 4 9 · 1匯流排5 1 2和數位輸入/輸出 (DIO)匯流排5 20之嵌入式系統BIST控制器5〇2，耦合到系統BIST控制器502之嵌入式記憶體504，以及耦合到系統 BIST控制器502之外部連接器506。外部連接器506是可耦合到外部測試控制器5 0 7。在一較佳實施例中，記憶體5 0 4 包括一個或-更多快閃記憶體裝置，諸如：快閃EPROM (可抹除可程式規劃唯讀記憶體）或快閃EEPROM (電可抹除可程式規劃唯讀記憶體）。然而，要瞭解的是：記憶體5 04 可能替換性地包括任何適當類型的非易失性儲存器，其中包括磁碟。此外，外部測試控制器5 0 7可能包括任何適當 •16- 200301-20

類型的自動測試設備（ATE)，諸如：電路内測試器（ict)或基於個人電腦（PC)之邊界掃描工具。

圖6繪示包括在系統BIST控制器架構500(參看圖5)中的系統BIST控制器5〇2之一圖解實施例。在圖解實施例中，系統B I S T控制器5 〇 2包括：外部通過電路6 〇 2，結果界面$ 〇斗，起動/停止（start/stop)選擇電路6〇6，記憶體界面⑼8，旅仃解碼電路（P — Dec〇de) 61〇，包括比較（CMp)電路6。和並列到事列轉換（PTSC)電路618的資料轉換暨比較單元611，輸入緩衝器614 ,以及測試存取埠（丁八^產生器電路620。參考圖5和6，將目前披露的系統BIST控制器架構 5 0 0的結構和操作加以描述於下。重設和同步圖5繪示前往系統b I S T控制器5 0 2的兩種（2)輸入訊號；為了圖解清晰起見，將該訊號從圖6中加以省略。一種輸

入訊號是RESET 一N，該訊號被用來重設（reset)系統BIST 控制器502。譬如說，RE SET一N輸入可能由外部測試控制器5 07所提供《在圖解實施例中，當RESET一N訊號被斷定 (asserted)為邏輯低電位時，系統BIST控制器502的複數個暫存器和狀態機器都被重設為適當初始狀態，使得：控制器5 02已備妥起動應用儲存在快閃記憶體504中的掃描向量。另一種輸入訊號是MS TRCK，它是一種用來同步在系統BIST控制器502中之所有活動的主時鐘訊號（master clock signal)。譬如說：MSTRCK訊號可能由外部時鐘訊號源（未示出）所提供，並且被用來導出（derive)在IEEE • 17- 200301420 (13) 1 1 4 9 · 1匯多排5 1 2上的τ C K訊號頻率。外部控制器界面_

配置外部通過電路6 0 2 (參看圖6 )，以便能夠選擇外部測試控制器5 0 7或系統Β I S Τ控制器5 0 2，以供隨後連接到 IEEE 1 149.1匯流排5 12和DIO匯流排520之用。使用前往外部通過電路6 0 2之由外部連接器5 0 6所提供的外部控制器致能（ECE — N)輸入訊號來做出這種選擇。在圖解實施例中，當ECE_N訊號被斷定為邏輯低電位時，系統BIST控制器502會被重設，而IEEE 1149.1匯流排512和DIO匯流排 5 2 0則是利用經由外部連接器5 〇 6而由外部測試控制器5 0 7 所提供的外部TAP_DIO訊號加以控制。在目前披露的實施例中，將外部測試控制器5 0 7連接到外部連接器5 0 6會將 ECE-N訊號自動地斷定為邏輯低電位，並且會將〗eeE 1 1 4 9.1匯流排5 1 2和DIΟ匯流排5 2 0之控制從系統ΒIS T控制器502切換到外部測試控制器507。結果是，由外部通過電路602所提供的外部控制器活動（ECA — N)輸出訊號會變成邏輯低電位，以便指示：外部測試控制器5 〇 7被切換成控制IEEE 1149.1匯流排512和DIO匯流排5 20。當ECE一N訊號是邏輯咼電位時，系統Β IS T控制器5 0 2就會控制IE E E 1 1 4 9 · 1匯流排5 1 2和DIΟ匯流排5 2 0。

藉由外部測試控制器507來控制IEEE 1149.1和DIO兩種匯流排5 1 2和5 2 0會提供：支援來自外部測試控制器5 〇 7的測試發展和偵錯；在目前披露的實施例中，該控制器包括與系統Β I S T控制器架構5 0 0之其餘部份相容的電路。譬如 -18-

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說，快閃ΐί憶體5 Ο 4可能是由外部測試控制器5 〇 7加以程式規劃。在一替換性實施例中，快閃記憶體5 0 4可能是由外部通用微處理器（未示出）加以程式規劃。在這種情形下，外部微處理器會控制：包括在系統ΒI S Τ控制器5 0 2中之記憶體界面608的DATA(資料）匯流排，ADDRESS (住址）匯流排，以及CONTROL/STATUS(控制/狀態）匯流排。藉由監控由結果界面604所提供的SBC_DONE_N(系統BIST控制器完成）和TEST —FAIL_N(測試失敗）輸出訊號以及由外部通過電路602所提供的ECA_N訊號，外部微處理器就能夠確足D AT A匯流排是否為空間（free)。測試起動/# +和選擇起動/停止選擇電路606(參看圖6)被用來選擇打算由系統B I S T控制器5 0 2所執行的一個掃描向量組（s c a n v e c t 〇 r suite)，並且起動/停止應用掃描向量。起動/停止選擇電路606會界面連接到記憶體界面6〇8，並且具有下列兩種輸入：

START/STOP(起動/停止）：此輸入使得一種START或 STOP順序會在系統BIST控制器5 02中發生。譬如說，系統之通電（power-on)重設電路可能提供START/STOP輸入到起動/停止選擇電路6〇6。

Test —Select (測試選擇）：當START順序發生時，在

Test —Select輸入上的數值就會確定：哪些測試打算被系統 B I S T控制器5 〇 2所執行。譬如說，外部開關或跨接線 (jumper)可能提供Test_Select輸入到起動/停止選擇電路 -19- 2G030M20

(15) 6 0 6 ° 在圖解實施例中，在START/STOP訊號上之一升緣 (rising edge)會初啟在系統BIST控制器5 02中的START順序，在該時間期間，在Test一Select輸入上的數值皆被暫存 (registered)，而記憶體界面608則被發訊（Signaled)要開始存取快閃圯憶體5 0 4 (參看圖5 p T e s t — S e 1 e c t數值會映射到快閃記憶體504之一位置，在該處則儲存掃描向量組之一預定起始位址。一旦初啟START順序且系統BIST控制器 5 0 2開始應用掃描向量，前往起動/停止選擇電路6 〇 6的 START/STOP輸入就會繼續保持邏輯高電位，以便容許控制器5 0 2繼續應用選定掃描向量順序。當系統b I s T控制器 502正在彳亡於應用掃描向量時，在START/STOP輸入訊號上之一降緣（falling edge)會使系統BIST控制器502暫停 (h a 11)且隨後就執行一預定清理（c 1 e a η - u p)順序。當將 START/STOP輸入保持為邏輯低電位時，系統BIST控制器 5 0 2就會繼續處在閒置狀態（i d 1 e s t a t e)中。在目前披露的實施例中，START/STOP訊號最初被下拉（pul led-down)，使得：在電力開啟時，系統BIST控制器502就會繼續處在其間置狀態中而正在等待著第一 START事件（event)。記憶體界·面和組織1 記憶體界面6 0 8 (參看圖6)包括：用來與快閃記憶體5 0 4 ( 參看圖5)通訊的電路。在目前披露的實施例中，快閃記憶體504是一種基於字的（word-based)快閃記憶體。然而，應該暸解的是：可能配置系統B I S T控制器5 0 2，以便界面連 -20- 200301-2 (16)

接到其它記憶體類型和組態。記憶體界面6〇 8包括用來检制快閃記憶體5 04的複數個輸入和輸出如1° MRESELN:這是來自記憶體界面608之一輸出，當它是活動低電位時就會重設快閃記憶體兀件5 04 ·

CONTROL(控制”這是用於控制快閃記憶體504之抓除，程式規劃，以及讀取操作中的一組訊號。這些訊號包栝 :晶片致能（Chip Enable，簡稱CE) ’輸出致能（〇UtpUt Enable，簡稱OE)，以及寫入致能（Write Enable ’簡稱WE) 訊號。要瞭解的是：控制訊號會改變’端視特足快閃記憶體元件，製造廒商，以及用來建構快閃記憶體的元件數目而定。 S TATU S (狀態）：這是前往記憶體界面6 0 8之一輸入，用來監控快閃記憶體元件504的備妥/忙綠狀態（Ready/Busy status) °

ADD RE SS(位址）：這些都是來自記憶體界面608的輸出，它們提供打算被讀取或程式規劃的快閃記憶體504之一位置的位址。 DATA(資料）：這是從快閃記憶體504中讀取或程式規劃到其中的資料。組態表（Configuratir>n Table) 當系統BIST控制器5〇2(參看圖5和6)接收START訊號時 ’控制器5 0 2會使記憶體界面6 〇 8從快間記憶體5 〇 4中讀取組態表’藉以提供針對系統BIST控制器502的初始組態暨設置（set-up)資訊。在目前披露的實施例中，開始於被指 -21 -

2〇〇3〇^^^ (17) 定到快閃記憶體5 Ο 4的位址〇之固足位置處儲存組怨表。圖8繪示：用來顯示儲存在固定位置C〇nfigAddress (組態位址）處之組態表8 0 2的快閃記憶體5 0 4 (參看圖5 )之一模範組織8 0 0。组態表包括下列組態暨時序（timing)資訊：記憶體密度（Memory Density):這是指示快閃記憶體元件5 04的儲存大小（或深度）之一編碼值。

記憶體延遲（Memory Delay):這是快閃記憶體元件504 之位址到輸出（address-to-output)延遲時間’能夠將它表系為複數個延遲周期。

記憶體密度被記憶體界面6 〇 8使用來自動地控制C E選擇。此方法使系統BIST控制器502能夠支援利用多數記憶庫/元件（memory banks/devices)加以建構的記憶體組態。在目前披露的實施例中，記憶體密度是一種預定二進碼。譬如說，00001010之8位元二進碼可能表示：正在使用256 Mb快閃記憶體元件；根據該碼，系統BIST控制器502就能夠確定··哪個C E斷定任何選定記憶體位址。記憶體延遲被記憶體界面6 0 8使用來控制來自快閃記憶體5 04的複數個讀取操作時序。明確地說，記憶體延遲被用於產生時-間延遲中，在延遲之後，讀取資料就會有效，因而能夠從快閃記憶體5 04中加以存取。根據快閃記憶體的位址到輸出延遲（例如：以毫微秒（n a η 〇 s e c 〇 n d)表示）以及MSTRCK訊號頻率（例如：以百萬赫（mHz)表示）規格而計算出記憶體延遲。在電力開啟重設時使用預設（default) •22- (18) (18)20030M20 記憶體延遲，以便最初從快閃記憶體5 Ο 4中讀取組態表，使得：由系統BIST控制器502所支援的最低效能記憶體元件具有足夠存取時間以可靠地返回讀取資料。系統BIST控制器502的複數個替換性實施例可能提供其它組態暨設置資訊。在組態表中的資訊是由使用者（例如：操作員或電腦化程序）加以載明，並且可能由外部測試控制器5 0 7加以程式規劃到快閃記憶體5 0 4中。選探一個起始位址在讀取組態表之後，系統BIST控制器502的記憶體界面 608會前往由暫存測試選擇（Test_Select)輸入所確定的起始位址（Start Address)，並且起動應用選定掃描向量組。有n+1個配置（aii〇cated)在快閃記憶體5〇4中的位址位置 ’它們皆映射到測試選擇輸入。圖8將這些位址位置繪示為個選擇清理位址（Select Clean-Up Address)和複數個選擇1到η位址（Select 1-n Address)。在圖解實施例中，將包括清理位址之高位和低位區段（high and l〇w segments) 806.1和806·2的兩個（2)字儲存在快閃記憶體5〇4中。同樣地針對1 6個選擇位址（例如：n == 1 5 )中的每個選擇位址而 ^ 加以儲存包梧選擇1到η位址之高位和低位區段Mg 1 80 8.11和8〇9 1-8〇9 η的兩個（2)字。連同組態表和掃描向量 :貝料將延始1到η位址（s t a r t 1 - n A d d r e s s e s)加以程式規劃到快閃記憶體504中。卞旦確定起始位址，記憶體界面6 0 8就會開始從快閃4己隐5 〇 4中讀取資料，開始於該起始位址處，並且繼續進 -23- (19) 2G030i-：20

之掃描向量結束為止。假在START/STOP訊號上有一預定清理順序，將該順行’直到〜達到針對此掃描向量組若在測試期間檢測出失敗或者降緣’記憶體界面6 0 8就會初啟序描述於下。掃描物件如^

接在快閃記憶體5〇4之起始i到η位址區8〇8 18〇8 η和之後就是針對複數個掃描向量组8iq之儲存區。圖蹲示：在快閃記憶體5。4(參看圖5)中的複數個掃描向量組810之模範佈置。複數個掃插向量組81〇中的每個掃描向量組都能夠包括任何數目的測試或isc資料，並且各自由一個起始1到11位址加以定址。譬如說，起始丨位址可能包括第一掃描向量組810之開始的記憶體位置。在目前披露的貫訑例中，當前往控制器5 〇 2的測試選擇輸入都被设足成1之數值且施加s TA RT訊號到控制器5 0 2時，就會藉由系統BIST控制器502來應用這些掃描向量。

圖8繪示：接在快閃記憶體5 0 4中的掃描向量組8 1 0之後的清理向量（Clean-Up Vectors) 8 14。開始於一個清理位址處儲存複數個清理向量8 14，假若START/STOP輸入轉換成邏輯低電位或在測試期間檢測出失敗，就會選擇清理位址當作起始-位址。這兩種事件中的一事件都會使系統 BI S T控制器5 0 2 :停止應用掃描向量，執行清理向量，以及隨後繼續保持閒置。在一替換性實施例中，當測試選擇輸入都是邏輯0時，就可能選擇清理位址；在此替換性實施例中，該位址可能轉換成選擇清理位址。 • 24- (20) (20)200301：20 圖8進T步繪示··用來顯示儲存在起始i到n位址處的資料 < 快閃記憶體504中的掃描向量組81〇儲存區之展開圖。在圖解實施例中，儲存資料包括··由個別結束/返回 (End/Return)命令wmu.n緊接在後的複數個掃描向量組8 1 2 · 1 - 8 1 2 · η。在目前披露的實施例中，清理向量8 ^ * 會使用與掃描向量組8 1 〇相同的掃描物件格式，包括使用結束/返回命令來終結向量。系統BIST控制器502會提供重用一選定掃插向量集合 (set)是在一個以上的掃描向量組中使用該集合之時。譬如說，當格式化（formatting)掃描向量以供隨後程式規劃到快閃記憶體504中時，在外部測試控制器5〇7中的軟體就可能會自動地檢測和識別在掃描向量組8 1 〇或清理向量8 j 4 中重複的任何掃描向量。在圖解實施例中，這些重複 (duplicated)知描向量被稱為重用（Reuse(j)掃描向量; 並且都被儲存在快閃記憶體5 〇 4中，緊接在清理向量8 i 4 I後。圖8繪示：開始於重用1位址（Reuse 1 Address)處之鍺存在快閃記憶體5 0 4中的複數個重用掃描向量8 1 6。在目前披露的實施例中，重用掃描向量8 1 6都只有一次被儲存在快閃記憶體5 0 4中。此外，在這些重用掃描向量存在於掃描-向量組中的每個情況下，插入跳越重用（j u m p Reuse)命令來代替重用掃描向量。譬如說，掃描向量組81〇之展開圖顯示：跳越重用1 8 2 4命令接在掃描向量組2 8 12.2之後。當系統BIST控制器502執行掃描向量組2 8 1 2 · 2時，跳越重用1 8 2 4命令會使控制器5 0 2跳越到快閃 -25- 200301-^0

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記憶體5 Ο—4之重用1位址位置，如重用掃描向量8丨6之—展開圖（參看圖8)中所繪示，藉以容許控制器5 〇 2執行重用掃描兩量1 8 1 7 · 1。要注意的是：開始於重用i位址位置處，將跳越返回（Jump Return) 8 2 6.1命令緊接其後的重用掃描向量1 8 1 7 · 1鍺存在快閃記憶體5 0 4中；並且開始於重用$位址位置處，將跳越返回8 2 6 · 2命令緊接其後的重用掃描向量2 817.2儲存在快閃記憶體504中。在系統BIST控制器 502執行重用掃描向量1 817.1之後，跳越返回826.1命令會使控制器5 0 2返回到儲存結束1返回8 2 2 · 2命令之記憶體位置，藉以終結執行掃描向量。藉由重用兩個重用掃描向量1-2817·1-817·2，就會減少系統BIST控制器架構5 00 (參看圖5)之儲存裝置（mem〇ry storage)要求。儲存卽約（storage savings)對應於每個可重用掃描物件之大小和重複情況數目。這樣會導致針對掃描向量之儲存裝置的最大利用率（maximilm utilization)。

當應用掃描向量組8 1 0時，跳越重用1 8 2 4命令，結束1 返回822·1-822·η命令，以及跳越返回826.1-826.2命令就會提供針對記憶體界面6 0 8的流程控制。譬如說，這些流程控制命令可能佔有快閃記憶體5 〇4中的多個字，端視命令類型和功_能而定。要注意的是，每當載明一跳越重用命令時’也會載明一對應跳越返回位址。譬如說，當系統 BIST控制器502在執行掃描向量組2 812.2中遭遇跳越重量1 824命令時，控制器502就會跳越到重用i位址之記憶體位置。其次，當系統BIST控制器502在執行開始於重用 -26- 2G030M2 (22) 1位址之p憶體位置的重用掃描向量1 8 1 7 · 1之後遭遇跳越返回8 2 6 · 1命令時，控制器5 0 2就會使用如跳越命令中所示出的跳越返回位址而從跳越操作中返回。結束/返回 822.2命令會使系統BIST控制器502停止應用掃描向量；並且繼續保持在間置狀態中，直到接收到另一 STATR訊號為止。並行解碼（P_Decode)電路610對記憶體界面608發訊：一結束/返回命令被解碼；藉此使記憶體界面6 0 8停止從快閃記憶體5 0 4中提取（f e t c h i n g)資料。要注意的是：假若有測試失敗，像由CMP(比較）電路6 1 2所指示在通過/失敗 (p a s s / F a i 1)線上的那樣；記憶體界面6 0 8也會停止提取資料。條件跳越（Conditional Jump) 在系統B I S T控制器架構5 0 0的替換性實施例中，可能由條件跳越命令提供附加流程控制。譬如說，一個這樣的條件跳越命令被稱為如果-跳越位址（If-Jump Address)命令。鑒於上述跳越重用命令會指引系統B IS T控制器5 0 2前往一預定記憶體位址；而當比較條件是”真"（true)時，如果一跳越位址命令就會指引控制器5 0 2前往一預定記憶體位址。如果比較條件是π假’’（f a 1 s e)的話，則如果-跳越位址命令會前往在快閃記憶體5 04中之下一命令的位址。就像其備無條件（u n c ο n d i t i ο n a 1)跳越位址命令那樣，當執行如果-跳越命令時，如果一跳越命令會使用跳越返回命令來返回到已供應跳越返回位址。在這種替換性實施例中，如果一跳越命令包括：比較從 -27- (23)

系統中的-個或更多待測單元(υυτ)中返回的掃描資料。隨著如果一跳越命令；—k π ** 而包括預期掃描資料，並且將它與從UUT中返回的實際掃描資料相比較。若預期資料和實際資料，，對等"（compare)(即：比較條件是真），則如果—跳越命令會將來自記憶體界面_的資料流轉移到載明目標位址。譬如說，彳能使用條件跳越，以便基於υυτ類型或者特定系統組態而選擇掃插向量。要汪思的疋：上述UUT皆可耦合到ΙΕΕΕ 11491匯流排 W2及/或DIO匯流排52〇(參看圖5)β譬如說，複數個υυτ 可能被稱合到呈現離菊鏈或多分支組態2〇〇和3〇〇(參看圖 2和3 )的IΕ Ε Ε 1 1 4 9.1匯泥排5丨2。此外可能以任何熟知方式來將複數個υυτ耦合到DI0匯流排52〇，以避免匯流排爭用（bus contention)。掃描物件格式圖7繪π :當儲存在快閃記憶體5〇4中時，一掃描物件7⑽ 的一部份之圖解表示法。要注意的是··可能以二進制格式 (binary format)來將這種掃描物件儲存在快閃記憶體5〇4 中。在目刖披露的實施例中，在複數個掃描向量組8丨〇和清理向I 8 14(參看圖8)中，每個都被格式化為單一掃描物件。此外每個掃描物件都包括複數個格式化區段 (formatted segments)，諸如：命令區段7〇2，保留區段7〇4 ’'貝料位元組數南位（Number 0fData Bytes High)區段706 ,負料位元組數低位區段7 〇 8，系統B j s T控制器（s B c)控制區段710,周期計數高位（CycleC〇ntHigh)區段712，周 -28 - 200301420 (24) 期計數低位（Cycle Count Low)區段714，以及掃描資料區段7 1 6。將包括在這些區段中的每個區段的複數個資料字 (data words)加以定義如下。命令：這個區段702指示一項SBC操作。SBC命令實例包括：掃描向量命令，結束/返回命令，跳越位址命令，如果一跳越位址命令，跳越返回命令，錯誤代碼（Error c〇de) 中令’以及訊息本文（Message Text)命令。

保留··這個區段7 0 4指示保留供未來使用的一個字。資料位元組數高/低位；這些區段706和708包括用來指下對應掃描物件區段之大小（例如：資料位元組數）的兩個 (2)字。 SBC控制，這個區段71〇提供針對系統BISt控制器5〇2( 參看圖5和6)之複數個選定部份的硬體控制設定值。控制心疋值都是由使用者輸入或者是由外部測試控制器5〇7( 參看圖5)之軟體自動地確定和設定。

周期計數高/低位：這些區段7丨2和7丨4中的每個區段都才9示打算應用於命令的掃描時鐘數。 ♦挪；貝料·針對一掃描向量命令而言，這個區段7 1 6的字包括用於應用和分析掃描向量的實際掃插資料。緩衝器和並行當記憶體界面608從快閃記憶體5〇4中讀取資料字時，記隐w界面608就會透過m —Data匯流排而將資料字輸出到輪入緩衝器電路614(參看圖6)。輸入緩衝器電路614會：接收在M_Data匯流排上的資料字，儲存資料字，以及緩 -29- 20030M20 (25) 衝複數個資料字以供並行解碼（P-Decode)電路61〇處理之用。在圖解實施例中，並行解碼電路6 1 0會：從輸入緩衝器電路6 1 4中解碼資料字，基於解碼命令而產生針對系統b I $ τ 控制器5 02之其它部份的適當控制，以及將並列掃描資料發送到PTSC(並列到串列轉換）電路618。在圖解實施例中，並行解碼電路6 1 0具有下列輸入和輸出： P —Control (並行控制”基於在掃描物件中的解碼命令 ’並行解碼電路6 1 〇會透過這個輸出匯流排來將控制訊號發送到系統BI S T控制器5 0 2的其它部份。 P一Data(並列資料）：這個輸出匯流排包括從掃描物件中解碼之呈現並列字格式的掃描資料。

Pass/Fail(通過/失敗）：此輸入是由CMp電路612所提供。

Next一Addr (下一位址）：使用這個輸出匯流排，以便對記憶體界面608發訊針對跳越命令之下一位址。

Done(完成）：當並行解碼電路61〇完成應用掃插向量集合時，例如：當已完成複數個掃描方向量組8丨〇或清理向量 814其中之一時，就會由並行解碼電路61〇來斷定此輸出。當完成訊號被斷定時，系統BIST控制器5〇2就會變閒置狀態。藉由並行解碼電路6 1 〇 ,將此輸出訊號施加到記憶體界面 608和結果界面（resuits intei<faee> 604。 P一Results(解碼結果）：這個輸出匯流排會提供解碼結果資訊到結果界面604。譬如說，解碼結果匯流排可能提供與應用掃描向量有關的擴展（extended)資訊（即：代碼及/ -30- (26) 200301-20

或訊息傳送（m e s s a g i n、 _ 〗〜果界面604。在並行解碼電路 6 1 〇已經斷定完成訊號之後’解碼結果資訊是有效的。

在目前披露的實施例中，A Ύ 备比較（CMP)電路612經由通過/失敗線發訊已經發生生天敗時’並行解碼電路6 1 〇就會完成目前掃描操作。這樣合彳 k像曰保證：在中間操作（mid-〇perati〇n: 中不會中斷應用掃描資料，合具才十匕可能將已更新的部份掃描資料(partialscandata)留置名系姑士 ^ ^ ^ , /田i在乐統中。譬如說，留置在系統

之掃描路徑中的！4種部份掃描資料可能會造成匯流排爭用或者某種不合要求的電路狀態；在應用清理向量之前，该電路狀態是可能損害系統或測試電路。 1SL試存取埠（tap)產头哭

T A P產生器電路6 2 0會透過並行控制匯流排而接收來自並行解碼電路6 1 0的輸入，並且產生對應於解碼掃描物件之IEEE 1149.1 TAP協定。TAP產生器620會產生：系統BIST 控制器502(參看圖5)之TMS，TCK，以及TRSTN輸出。當

E C E —N訊號是邏輯高電位時，系統B I S T控制器5 0 2會將源自其中的這些訊號傳送在IEEE 1 149· 1匯流排5 12上。TAP 產生器620也會將控制訊號S_Control輸出到資料轉換暨比較單元6 1 1。並行轉換-和比較資料轉換暨比較單元611(參看圖6)包括CMI^PTSC兩種電路6 1 2和6 1 8，它們會透過並列資料匯流排而接收；來自並行解碼電路6 1 0之旅列形式呈現的輸入掃榣'貝料。 CMP和PTSC兩種電路612和618也會接收：來自並行解碼 -31 - 20030M20 20030M20

(27) 電6 1 0路―並行控制訊號，以及來自TAP產生器62〇之 S_Control 訊號。在目前披露的實施例中，ρ τ s C電路6 1 8會採取以並列形式王現的測試向量資料，並且將該測試向量資料轉換成串列形式（即：掃描向量資料）。就掃描測試資料而言，p τ s c 電路6 1 8會轉換和輸出三種（3)串列資料流一測試資料輸出（TDO) ’遮罩資料輸出（Mask Data 〇叫簡稱MD〇)，以及預期資料輸出（EDO)。TDO是系統bist控制器502之測試資料輸出，並且當ECE —N訊號被解除斷定（de_asserted) 時就會包括針對IEEE U49」匯流排512之TD〇的資料源 (source)。MDO和EDO兩種訊號使系統BIST控制器5〇2能夠分析從UUT返回的實際掃描輸出資料。於是，當藉由 PTSC電路618加以轉換時，將MDO和EDO兩種訊號輸入到 CMP電路612。要注意的是：將TD〇 , MD〇，以及ed〇的並列形式儲存在快閃記憶體5 04中，當作是掃描資料7丨6(參看圖7)的一部份。實掃描輸出自PTSC電路 CMP電路612會：透過TDI而接收來自uUT的資料，並且將此實際掃描輸出資料與透過來 6 1 8之EDO所提供的預期掃描輸出資料相比較。去掃描資料"不對等"（mis compares)(即：比較條件是假由解除斷定通過/失敗訊號來發訊給並行解思塔6 1 0 *呑己憶體界面60 8，以及結果界面604。藉菩妹由、老、棺嘗、，，工田通過/失敗線而發訊給並行解碼電路6 1 〇和記憶體界面6 〇 8 : 一 ’巳經發生失檢測出在UUT中之一錯誤（fault)，因此CMp電路會藉 -32- 2G030i-：20

(28) 敗，加以丸旨引並行解碼電路6 1 〇和記憶體界面6 Ο 8要執行清理向量。

?丁3(：電路618會提供％00訊號到€1^?電612，以便容許系統Β I S Τ控制器5 0 2遮罩從UUT中發送回來的複數個預期 TDI資料位元中的一個或更多資料位元。譬如說，當針對一 T DI資料位元的預期值被載明成為” X ”（即：一個不定 (inde term in ate)或未知邏輯值）時，就可能會遮罩這種資料。於是，當MD Ο訊號被斷定在串列資料流中時，此訊號會對CMP電路612指示：打算忽略對應TDO-EDO位元比較之結果；實際上迫使位元比較要通過。

當透過DIO匯流排5 20而應用DIO資料到UUT時，有關聯並列^料會直接從並行解碼電路6 1 0通過，經由資料轉換暨比較單元611，並且透過D10 —OUT匯流排加以輸出。在圖解實施例中，當ECE_N訊號是邏輯高電位時，將 DIΟ — 0 U T匯流排選擇作為針對系統β IS T控制器5 0 2之D10 輸出的來源。系統Β I S T控制器5 0 2也能夠接收來自〇UT的 DIO資料。來自UUT的這種DIO資料可能透過DIO_IN匯流排而輸入到CMP電路612，並且使用前往CMP電路612的預期D10 (E D10)和遮罩D10 (M D10)兩個輸人來加以比較。經由並行解碼-電路6 1 0的並列資料輸出，提供EDI0和MODI0 兩個輸入作為並列資料。結果界面結果界面6 0 4會：報告一項測試或掃描向量集合之結果 ’以及提供可能由使用者所監控的失敗和診斷（d i a g η 〇 s t i c) -33- (29) (29)200301-120

資訊。結果界面6〇4具有下列輸入和輸出： TEST一FAIL—N(測試失敗）：此輸出被斷定為邏輯低電位以心不·在一項測試期間，已經由CMp電路612檢測出失敗。 SBC — DONE 一N(系統BIST控制器完成）：在系统bist控制為5 02 το成執仃掃描向量集合之後，此輸出被斷定為邏輯低電位，以指示：系統BIST控制器5〇2不再忙碌。

Pass/Fail(通過/失敗）：此輸入係由cmp電路612所提供 ’以指示：掃描向量是否通過或失敗。 D ο n e (元成）：此輸入係由並行解碼電路6丨〇所提供，並且當已經完成應用選定掃描向量時就會被斷定。 P-Results(解碼結果）：透過這個輸入匯流排，並行解碼電路6 1 0會提供與應用掃描向量有關的擴展資訊到結果界面6 0 4。譬如說’解碼結果資訊可能包括：錯誤代碼或者本又息（teXt message)。

Pass/Fail一Code(通過/失敗碼）：結果界面604會解碼該解碼結果（P —Results)資訊，並且將通過/失敗碼輸出訊號提供到記憶體界面6 0 8。譬如說，當已經檢測出失敗時，就可能會透過DATA(資料）匯流排而將通過/失敗碼訊號驅動出來以供#斷之用。 TXD(傳送資料）和RXD(接收資料）··這些訊號分別包括系統BIST控制器502之一通用異步收發器（universal Asynchr〇nous Receiver/Transmitter，簡稱 UART)埠的傳送資料（TXD)和接收資料（RXD)。 -34· (30)

如以田述的，結果界面6 〇 4會接收：來自^ μ P電路6 1 2 的通過/失敗輸入，以及來自並行解碼電路61〇的完成訊號。在目前披露的實施例中，若在掃描測試中的所有位元都會成功地比較，則在應用掃描向量之後會將通過/失敗訊號斷足為邏輯高電位。若在掃描測試中的一個或更多位元不會成功地比較，則通過/失敗訊號會變成邏輯低電位。當完成應用掃描向量組或清理向量（如由完成訊號所指示的）時，結果界面604就會驅動SBC —DONE一N和 TE S T_FAIL_N輸出。在圖解實施例中，系統BIST控制器502會提供：與複數個掃描向量組和清理向量其中的每個都有關聯的預定（例如使用者足我的）代碼或本文訊息。精由並行解碼電路6 1 〇，透過解碼結果匯流排而將這些預定代碼和本文訊息傳到結果界面6 0 4。結果界面6 0 4會使用解碼結果資料以及通過 /失敗狀態和完成狀態，以便將資訊訊息，通過/失敗碼，或者診斷資訊提供給使用者。由結果面6 0 4提供通過/失敗碼到記憶體界面6 0 8 ’使得··能夠透過DATA匯流排而將該碼驅動出來以供顯示之用。藉由提供通過/失敗碼到記憶體界面608之DATA匯流排，該碼可能會由例如LCD(液晶顯示器）或LED(發光二極體）顯示器加以顯示；或者由連接到DATA匯流排之一系統處理器加以讀取。在這種情形下，藉由監控SBC—DONE —N和TEST —FAIL —N輸出。夕卜部系統處理器就能夠確定：透過DATA匯流排而輸出中的代碼何時有效。當因為診斷和修復而利用錯誤代碼時，此方法提 -35- 200301-120 (31) 供使用者」變通性（flexibility)。除了通過/失敗碼外，可能經由UART埠的TXD/RXD I/O (輸入/輸出）而提供本文訊息，以便進一步幫助診斷失敗。參考圖9，圖解說明了一種用來測試，程式規劃，或者偵錯一種包括根據本發明之一嵌入式BIST電路的電子電路或系統的方法。如在步騾9 0 2中所繪示的，為電子電路或系統而提供：嵌入式測試匯流排，嵌入式控制器，以及嵌入式記憶體。明確地說，將嵌入式控制器連接到嵌入式測試流排，並且將嵌入式記憶體耦合到嵌入式控制器。此外，將嵌入式記憶體以可通訊方式可耦合到外部控制器。嵌入式測試匯流排，嵌入式控制器，以及嵌入式記憶體的組合體組成針對電子電路或系統的嵌入式B I S T電路。其次，如在步驟904中所繪示的，當將嵌入式記憶體以可通訊方式可耦合到外部控制器時，就會藉由快閃記憶體而從外部控制器中接收資料。在一較佳實施例中，使用一種”快速存取”（fast access)控制器，就像描述於2000年11 月2 0日提出申請之標題為”用來提供最佳化存取適於偵錯，程式規劃，以及測試之電路的方法及裝置π的共同申請中之美國專利申請案第09/7 1 6,5 83號中的那樣，該申請案以引用的方-式併入本文中；以便使用外部控制來程式規劃快閃記憶體。已接收資料隨後被嵌入式控制器所使用，以供測試，程式規劃，或者偵錯電子電路或系統之用。嵌入式記憶體也會從外部控制器中接收與測試資料有關聯的預定（例如：使用者可定義的）資訊資料。這種預定資訊資 -36- 20030M20 (32) 料隨後可能由嵌入式BIST電路傳達到使用者，以幫助電子電路或系統之診斷及/或修復。要注意的是：在執行步驟 9 0 4之後，可能使外部控制器與嵌入式B I S T電路脫離。

如在步騾9 0 6中所繪示的，然後藉由蕨入式控制器而從嵌入式記憶體中提取測試資料以及視情況地提取資訊資料。其次，如在步驟9 0 8中所繪示的，藉由嵌入式控制器而應用測試資料到電子電路或系統；以供測試，程式規劃，或者偵錯電子電路或系統之用。如在步驟9 1 0中所繪示的，然後藉由嵌入式控制器而從電子電路或系統中接收合成資料（resultant data);以回應測試，程式規則，或者偵錯電子電路或系統。其次，如在步驟9 1 2中所繪示的，基於合成資料，藉由嵌入式BIST電路來將一部份的預定資訊資料傳達到使用者，以幫助使用者診斷及/或修復電子電路或系統。

將會由那些平常熟習於此技藝者進一步察覺到的是：在不背離披露於本文中之創意概念的前提下，可能對上述系統BIST控制器架構做出複數個修改和改變。於是，除了受限於所附申請專利範圍之範圍和精神外，本發明不應該被視為有所限制。圖式代表符號說明 100 傳統IEEE 1149.1標準架構 200 IEEE 1 1 49 · 1匯流排（呈現離菊鏈組態） 3 00 IEEE 1 149· 1匯流排（呈現多分支組態） 2 0 2 . 1 - 2 0 2 . η待測單元 -37· 200301-120 (33)

302.1-302.η 待測單元 400 通用微處理器 404 並列/率列協定轉換器 406 唯讀記憶體（ROM) 407,507 外部測試控制器 408 隨機存取記憶體（RAM) 4 10 資料，位址&控制匯流排 412 界面邏輯 414,512 IEEE 1 149.1測試匯流排 416,506 外部連接器 500 系統嵌入式内建自我測試控制器架構 502 系統嵌入式内建自我測試控制器 504 快閃記憶體 520 數位輸入/輸出（DIO)匯流排 602 外部通過電路 604 結果界面 606 起動/停止選擇電路 608 記憶體界面 610 並行解碼電路 6 11 資料轉換暨比較單元 6 12 比較（CMP)電路 6 14 輸入緩衝器 6 18 並列到串列轉換（PTSC)電路 620 測試存取埠（TAP)產生器電路 -38 - 200301-120

(34) 700 _ 掃描物件 702 命令區段 704 保留區段 706 資料位元組數高位區段 708 資料位元組數低位區段 7 10 系統 B I S T 控制器控制區段 7 12 周期計數高位區段 7 14 周期計數低位區段 7 16 掃描資料區段

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Claims

2G030M20 拾、申秦專利範圍 1 · 一種用來測試、偵錯或可程見劃地配置一電子雪政或系統的方法，包括以下步驟：％路發展和驗證打算被第一測試資到電子電路或系統的資料 /‘、est resource)應用范，. 针通弟—測試資源經由一測試匯泥排而以可通訊方式可 4 ’該資料順應-預定資料格式到"電子電路或系統應-預定資料通訊協定；…而該測試匯流排則順藉由該第一測試資料而將資 (data store：^ : 诸存在一資料儲存器藉由一第二測試資源而從資七—价灯1阳存咨中存取資料，茲弟二測試資源經由；目彳試g & 、合到電子電路或系統；以及万式了耦藉由該第二測試資湄… ，以便.,丨〜…貧料到電子電路或系統更试、偵錯或可赶彳系統，依昭預Π 配置該電子電路或試H 料格式來供應資料，並且使用該測又18 Μ棑爻預定通訊協定。 2·如申請專利範圍第丨項之方法，公用，、甲發展步驟包括識別用次^ 、邵份，且其中儲存步驟包括將每個已識別公户2料部份《一個別示例（inStailCe)儲存在該資料儲存器中。數明專利範圍第2項（方法，其中儲存步驟包括將複個已識別公用資料部份之個別示例加以鄰接地在資料儲存器中。 3 200301-120

4.如申請專利範圍第2項之方法，其中發展步驟進一步包括藉由該第一測試資源來發展跳越資料，跳越資料對應於複數個公用資料部份之已儲存示例中至少一儲存示例，而存取步驟則包括：使用該跳越資料以便從資料儲存器中存取公用資料部份之已儲存示例，以供隨後應用該公用資料部份到該電子電路或系統之用，藉此使該第二測試資源能夠從該資料儲存器中以多重非順序方式存取複數個個別公用資料部份。 5 .如申請專利範圍第4項之方法，其中存取步驟進一步包括：使用跳越資料以便存取該等多公用資料部份之已儲存示例中至少一儲存示例，以回應一預定情況。 6. 如申請專利範圍第1項之方法，進一步包括：藉由該第二測試資源而從該電子電路或系統中接收該合成資料的步驟。 7. 如申請專利範圍第6項之方法，進一步包括：藉由該第二測試資源而發展基於該合成資料中至少一部份之資訊資料的步驟。 8. 如申請專利範圍第7項之方法，其中該資訊資料包括至少·一預定代碼或本文訊息。 9. 如申請專利範圍第6項之方法，進一步包括：藉由該第二測試資源而驗證該合成資料的步驟。 1 0.如申請專利範圍第9項之方法，其中存取步驟包括從該資料儲存器中存取一預期資料，且其中驗證步驟包括將該合成資料和該預期資料相比較 200301-120

1 1 .如申請·專利範圍第9項之方法，其中存取步驟包括從資料儲存器中存取該預期資料和遮罩資料（mask data)，且其中驗證步驟包括利用該遮罩資料來遮罩該合成資料中至少一部份，進而將已遮罩合成資料和預期資料相比較。 1 2.如申請專利範圍第9項之方法，進一步包括：假若該合成資料被成功地驗證，則會提供成功資料驗證之指示資訊（indication)的步驟。 1 3 ·如申請專利範圍第9項之方法，進一步包括：假若該合成資料未能被成功地驗證，則會提供資料驗證失敗之指示資訊的步驟。 1 4.如申請專利範圍第9項之方法，進一步包括：假若完成了驗證步驟，則會提供資料驗證完成之指示資訊的步騾。 1 5 .如申請專利範圍第1項之方法，進一步包括：藉由該第二測試資源而接收至少一輸入訊號的步驟，該輸入訊號可運作用來在供應步驟中加以起動或停止供應資料到電子電路或系統。 1 6 .如申請專利範圍第1 5項之方法，其中接收步驟包括藉由該第三測試資源而接收至少一輸入訊號，從操作員接收該輸入訊號。 1 7 .如申請專利範圍第1 5項之方法，其中接收步驟包括：接收至少一輸入訊號，以回應在藉由該第二測試資源而供應資料到以電子電路或系統期間發生的至少一事 200301-120

件，該輸入訊號可運作用來停止供應資料。 18.如申請專利範圍第1項之方法，其中發展步驟包括發展打算藉由該第一測試資源應用到該電子電路或系統的資料，該第一測試資源經由該第二測試資源而以可通訊方式可耦合到該電子電路或系統。 1 9.如申請專利範圍第1項之方法，進一步包括：藉由該第二測試資源而感測（s e n s i n g) —電力開啟情況的步驟，並且假若感測出電力開啟情沉，則會執行存取和供應步驟。 2 0.如申請專利範圍第1項之方法，其中發展步驟進一步包括：發展一包括複數個起始位址的起始位址表，每個起始位址都是指示儲存在該資料儲存器中之一個別資料分割區（p a r t i t i ο η)的起始位址。 2 1.如申請專利範圍第20項之方法，進一步包括：藉由該第二測試資源而接收至少一輸入訊號的步驟，該輸入訊號會指示包括在起始位址表中的該等多起始位址中至少一起始位址，且其中存取步驟包括：存取對應於由該輸入訊號所指示的起始位址之資料分割區，以供隨後應用到該電子電路或系統之用。 2 2.如申請專利範圍第1項之方法，其中發展步驟包括藉由該第一測試資源而發展清除資料，該清除資料可運作用來將該電子電路或系統安置於一預定狀態中。 2 3.如申請專利範圍第22項之方法，其中供應步驟包括：在完成電子電路或系統之測試、偵錯或可程式規劃配置之後 200301-120

，藉dr該第二測試資源而供應該清除資料到電子電路或系統。 2 4.如申請專利範圍第22項之方法，其中供應步驟包括：假若由該第二測試資源感測出一停止情況，則供應該清除資料到該電子電路或系統。 2 5 .如申請專利範圍第2 2項之方法，其中供應步驟包括：假若由第二測試資源接收一預定輸入訊號，則供應該清除資料到電子電路或系統。 2 6. —種用來測試、偵錯或可程式規劃地配置一電子電路或系統的裝置，包括：一測試匯流排，其以可通訊方式可連接到該電子電路或系統以及一外部測試資源，該測試匯流排順應一預定資料通訊協定；一常駐（r e s i d e n t)測試資源，其經由測試匯流排而以可通訊方式可耦合到該電子電路或系統；以及一資料儲存器，其被耦合到常駐測試資源，並且以可通訊方式可連接到該外部測試資源，其中配置該外部測試資源，以便發展和驗證打算被應用到電子電路或系統的資料，並且將資料儲存在一資料儲存器中，該資料順應一預定資料格式，以及其中配置該常駐測試資源，以便從該資料儲存器中存取資料，並且供應資料到電子電路或系統以測試、偵錯或可程式規劃地配置該電子電路或系統，依照預定資料格式來供應資料，並且使用該測試匯流排之預定通訊協 200301-120

定。 _ 2 7.如申請專利範圍第26項之裝置，其中進一步配置該外部測試資源，以便識別公用資料部份，並且將每個已識別公用資料部份之一個別示例儲存在該資料儲存器中〇 2 8 .如申請專利範圍第2 7項之裝置，其中進一步配置該外部測試資源，以便將該等已識別公用資料部份之個別示例加以鄰接地儲存在該資料儲存器中。 2 9.如申請專利範圍第27項之裝置，其中進一步配置該外部測試資源，以便發展跳越資料，跳越資料對應於該等公用資料部份之已儲存示例中至少一儲存示例，並且進一步配置該常駐測試資源，以便使用跳越資料而從資料儲存器中存取該等公用資料部份之已儲存示例，以供隨後應用該等公用資料部份到該電子電路或系統之用，藉此使常駐測試資源能夠從資料儲存器中以多重非順序方式存取該等個別公用資料部份。 3 0.如申請專利範圍第2 9項之裝置，其中進一步配置該常駐測試資源，以便使用跳越資料來存取該等公用資料部份之已儲存示例中至少一儲存示例，以回應一預定情況。 3 1 .如申請專利範圍第26項之裝置，其中進一步配置該常駐測試資源，以便從該電子電路或系統中接收合成資料。 3 2 .如申請專利範圍第3 1項之裝置，其中進一步配置該常駐測試資源，以便發展基於該合成資料中至少一部份 200301-120

之資訊資料。 3 3 ·如申請專利範圍第3 2項之裝置，其中資訊資料包括至少一預定代碼或本文訊息。 3 4.如申請專利範圍第3 1項之裝置，其中進一步配置該常駐測試資源，以便驗證該合成資料。 3 5 ·如申請專利範圍第3 4項之裝置，其中進一步配置該常駐測試資源，以便從該資料儲存器中存取預期資料，並且將該合成資料和該預期資料相比較。 3 6 ·如申請專利範圍第3 4項之裝置，其中進一步配置該常駐測試資源，以便從該資料儲存器中存取預期資料和遮罩資料，利用遮罩資料來遮罩合成資料中至少一部份，以及將已遮罩該合成資料和預期資料相比較。 3 7.如申請專利範圍第3 4項之裝置，其中進一步配置該常駐測試資源，假若該合成資料被成功地驗證，則會提供成功資料驗證之指示資訊。 38.如申請專利範圍第34項之裝置，其中進一步配置該常駐測試資源，假若該合成資料未能被成功地驗證，則會提供資料驗證失敗之指示資訊。 3 9 .如申請專利範圍第3 4項之裝置，其中進一步配置該常駐測試資源，假若完成了驗證步驟，則會提供資料驗證完成之指示資訊。 40.如申請專利範圍第26項之裝置，其中進一步配置該常駐測試資源，以便接收至少一輸入訊號，該輸入訊號可運作用來起動或停止供應資料到該電子電路或系統。 200301-120

4 l.如申請專利範圍第40項之裝置，其中進一步配置該常駐測試資源，以便從操作員接收該輸入訊號。 4 2.如申請專利範圍第40項之裝置，其中進一步配置該常駐測試資源，以便接收可運作用來停止供應資料之輸入訊號，以回應在供應資料到該電子電路或系統期間發生的至少一事件。 43 .如申請專利範圍第26項之裝置，其中該外部測試資源經由該常駐測試資源而以可通訊方式可耦合到該電子電路或系統。 4 4.如申請專利範圍第26項之裝置，其中進一步配置該常駐測試資源，以便感測一電力開啟情況，並且假若該感測出電力開啟情況，則會從該資料儲存器中存取資料，以及供應資料到該電子電路或系統。 4 5.如申請專利範圍第26項之裝置，其中該測試匯流排之通訊協定是IEEE 11 49.1測試標準協定。 4 6.如申請專利範圍第26項之裝置，其中該測試匯流排包括複數個測試匯流排。 47.如申請專利範圍第46項之裝置，其中該等複數個測試匯流排包括至少一數位測試匯流排。 4 8.如申請專利範圍第46項之裝置，其中該等複數個測試匯流排中至少一測試匯流排之通訊協定是IEEE 1 149.1測試標準協定。 49.如申請專利範圍第46項之裝置，其中該等複數個測試匯流排中至少一測試匯流排之通訊協定是IEEE 200301-120

1 149.〗測試標準協定。 5 0.如申請專利範圍第26項之裝置，其中進一步配置該外部測試資源，以便發展一包括複數個起始位址的起始位址表，每個起始位址都是指示儲存在該資料儲存器中之一個別資料分割區的起始位址。 5 1 .如申請專利範圍第5 0項之裝置，其中進一步配置該常駐測試資源，以便接收至少一輸入訊號，該輸入訊號會指示包括在起始位址表中之複數個起始位址中的至少一起始位址，並且存取對應於由輸入訊號所指示的起始位址之資料分割區，以供由第二測試資源隨後應用到電子電路或系統之用。 52.如申請專利範圍第26項之裝置，其中進一步配置該外部測試資源，以便發展清除資料，該清除資料可運作用來將該電子電路或系統安置於一預定狀態中。 5 3 .如申請專利範圍第5 2項之裝置，其中進一步配置該常駐測試資源，以便在完成該電子電路或系統之測試，偵錯或可程式規劃配置之後，供應該清除資料到該電子電路或系統。 5 4.如申請專利範圍第52項之裝置，其中進一步配置該常駐測試資源，假若由該常駐測試資源感測出一停止情況，則供應該清除資料到該電子電路或系統。 5 5 .如申請專利範圍第5 2項之裝置，其中進一步配置該常駐測試資源，假若由該常駐測試資源接收一預定輸入訊號，則供應該清除資料到電子電路或系統。 20030Μ2ϋ

5 6. —種針對電子電路或系統之測試的設計方法，包括下列步驟：提供一外部測試資源，該資源被配置用來發展和驗證用於測試、偵錯或可程式規劃地配置該電子電路或系統的資料，該資料順應一種預定資料格式；

具體化（e m b 〇 d y i n g) —測試匯流排於該電子電路或系統内，該測試匯流排順應一種預定通訊協定，該測試匯流排是以可通訊方式可連接到該外部測試資源以及該電子電路或系統，當發展和驗證資料時，進一步配置該外部測試資源以便控制該測試匯流排；具體化一資料儲存器於電子電路或系統内，該資料儲存器是以可通訊方式可連接到該外部測試資源，進一步配置該外部測試資源，以便將資料儲存在該資料儲存器中；以及

具體化一常駐測試資源於該電子電路或系統内，該常駐測試資源被耦合到資料儲存器，並且以可通訊方式可連接到該測試匯流排，配置該常駐測試資源，以便從該資料儲存器中存取資料，並且控制該測試匯流排供應資料到該電子電路或系統，依照預定資料格式來供應資料，並且彳£用該測試匯流排之預定通訊協定。 5 7.如申請專利範圍第5 6項之方法，其中提供步驟包括提供該外部測試資源，配置該外部測試資源，以便識別公用資料部份，並且將每個已識別公用資料部份之一個別示例儲存在該資料儲存器中。 -10· 2(j〇3(U-:2l> I 1111111.¾ -------〜 5 8.如申請專利範圍5 7項之方法，其中進一步配置該外部測試資源’以便將複數個已識別公用資料部份之個別示例加以鄰接地儲存在資料儲存器中。 59如申請專利範圍第57項之方法，其中進一步配置該外部測試資源，以便發展跳越資料，跳越資料對應於複數個公用資料部伤之已儲存7F例中至少一儲存示例，旅且進一步配置該常駐測試資源，以便使用跳越資料而從該資料儲存器中存取公用資料部份之已儲存示例，以供隨後供應公用資料部份到該電子電路或系統之用’藉此使常駐測試資源能夠從資料儲存器中多重非順序存取複數個個別公用資料部份。 60.如申請專利範圍第59項之方法，其中進一步配置該常駐測試資源’以便使用跳越資料來存取複數個公用資料部份之已儲存示例中至少一儲存示例，以回應一預定情況。 .如申請專利範圍第56項之方法，其中第三具體化步驟包括：具體化該常駐測試資源於該電子電路或系統内，進一步配置該常駐測試資源，以便從該電子電路或系統中接收合成資料β 62.如申請專利範圍第61項之方法，其中進一步配置常駐測試資源，以便發展基於該合成資料中至少一部份之資訊資料。 63·如申請專利範圍第62項之方法，其中資訊資料包括至少一預定代碼或本文訊息。 2003GL：20

64. 如申請專利範圍第6 l項之方法，其中進一步配置該常駐測試資源，以便驗證該合成資料。 65. 如申請專利範圍第64項之方法，其中進一步配置該常駐測試資源，以便從該資料儲存器中存取預期資料，並且將該合成資料和該預期資料相比較。 66. 如申請專利範圍第64項之方法，其中進一步配置該常駐測試資源，以便從該資料儲存器中存取該預期資料和遮罩資料，利用該遮罩資料來遮罩該合成資料中至少一部份，以及將該已遮罩一合成資料和該預期資料相比較。 6 7.如申請專利範圍第64項之方法，其中進一步配置該常駐測試資源，假若該合成資料被成功地驗證，則會提供成功資料驗證之指示資訊。 6 8.如申請專利範圍第64項之方法，其中進一步配置該常駐測試資源，假若該合成資料未能被成功地驗證，則會提供資料驗證失敗之指示資訊。 6 9.如申請專利範圍第64項之方法，其中進一步配置常駐測試資源，假若完成了驗證步驟，則會提供資料驗證完成之指示資訊。 70.如申請專利範圍第5 6項之方法，其中第三具體化步驟包括具體化該常駐測試資源於該電子電路或系統内，進一步配置該常駐測試資源，以便接收至少一輸入訊號，該輸入訊號可運作用來起動或停止供應資料到電子電路或系統。 •12· 200301420 7 1 ·如申請專利範圍第70項之方法，其中進一步配置該常駐測試資源，以便接收至少/輸入訊號，從操作員接收該輸入訊號。 72·如申請專利範圍第70項之方法，其中進一步配置該常：駐測試資源以便接收至少一輸入訊號，以回應在供應 - 資料到該電子電路或系統期間發生的至少一事件，該輸入訊號可運作用來停止供應資料。 7 3 ·如申請專利範圍第5 6項之方法’其中提供步驟包括提供外部測試資源，外部測試資源經由常駐測試資源而以可通訊方式可耦合到電子電路或系統。 74.如申請專利範圍第56項之方法，其中第三具體化步騾包括具體化該常駐測試；貝源於电子電路或系統内，配置常駐測試資源，以便感測一電力開啟情況，並且假若感測出電力開啟情況，則會從該資料儲存器中存取資料。並且控制該測試匯流排供應資料到該電子電路或系統。嫌 75如申請專利範圍第56項之方法，其中提供步驟包括提供該外部測試資源，配置該外部測試資源，以便發展〆包括複數個起始位址的起始位址表，每個起始位址都是指示儲存在該資料儲存器中之一個別資料分割區的起始位址。 ’ a如申清專利範圍弟7 5項之方法’其中進一步配置該常 7 ό · 駐測試資源，以便接收至少一輸入訊號，該輸入訊號會指示包括在該起始位址表中該等複數個起始位址中 • 13· 2G030M20

至少-起始位址，並且存取對應於由輸入訊號所指示的起始位址之資料分割區，以供隨後供應到該電子電路或系統之用。 7 7.如申請專利範圍第56項之方法，其中提供步騾包括提供該外部測試資源，配置該外部測試資源以便發展清除資料，該清除資料可運作用來將該電子電路或系統安置於一預定狀態中。 7 8.如申請專利範圍第77項之方法，其中進一步配置該常駐測試資源，以便在完成該電子電路或系統之測試，偵錯，或可程式規劃配置之後，供應該清除資料到電子電路或系統^ 7 9.如申請專利範圍第77項之方法，其中進一步配置該常駐測試資源，假若由該常駐測試資源感測出一停止情況，則應用清除資料到該電子電路或系統。 8 0.如申請專利範圍第77項之方法，其中進一步配置該常駐測試資源，假若由該常駐測試資源接收一預定輸入訊號，則供應該清除資料到該電子電路或系統。 -14·