SU960846A1 - Адаптивный кодирующий преобразователь стационарных случайных процессов - Google Patents

Description

1

Изобретение относитс  к автоматизированным си-стемам управлени  и контрол  и предназначено дл  сокращени  избыточности при кодировании стационарных случайных процессов.

Известно устройство адаптивного кодировани  с прогнозированием 1 .

Однако такое устройство требует априорного знани  характеристик кодируемого процесса или введени  в схему прогнозирующего устройства, вызывающего большие аппаратурные затраты . ..

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство адаптивного кодировани , содержащее сумматор, аналого-цифровой преобразователь, вход которого  вл етс  входом устройства, а выходы подключены к первой группе входов коммутатора и соответствующим входам блоков статистической оценки максимума и минимума процесса, выходы которых соединены соответственно с вто-.

рой группой входов коммутатора и с первой группой входов сумматора., втора  группа входов которого подключена к соответствующим выходам коммутатора . Выходы всех разр дов сумматора подключены к первой гру пе входов дополнительного коммутатора, выходы старших разр дов которого подключены к соответствующим входам блог КЗ изменени  масштаба, выходы кото10 рого соединены соответственно с второй группой входов дополнительного коммутатора, выход которого  вл етс  выходом устройства 2.

15

Недостатком известного устройства  вл етс  его аппаратурна  сложность из-за использовани  блоков статистической оценки максимума и минимума, каждый из которых состоит из п-раз20 р дных регистра пам ти и цифрового . устройства сравнени , а также коммутатора двух п-разр дных потоков информации . 3S6o Целью изобретени   вл етс  упрощение устройства. Указанна  цель достигаетс  тем, что в адаптивный кодирующий преобразователь , содержащий аналого-цифровой преобразователь, информационный вход которого  вл етс  информационным входом адаптивного кодирующего преобразовател , а синхронизирующий вход соединен с синхронизирующим выходом блока управлени , сумматор, разр дные выходы которого подключены к информационным входам коммутатора соответств-енно , а выходы, групп старших .разр дов - к информационным входам блока.определени  масштаба соответст:Венно , управл ющий .вход которого соединен с выходом управлени  записью масштаба блока управлени , а выходы  вл ютс  первой группой выходов адаптивного кодирующего преобразовател  и соединены с управл ющими входами коммутатора соответственно выходы которого  вл ютс  второй группой выходов адаптивного кодирующего преобразовател , введены регистр, реверсивный счетчик и блок пам ти, причем реверсивный счетчик соединен своими информационными входами с вь1ходами аналого-цифрового преобразовател  со ответственно-, суммирующим, вычитающи установочным и синхронизирующим входами - с выходами управлени  суммиро ванием, вычитанием, установочным и синхронизирующим выходами блока управлени  соответственно, а выходы реверсивного счетчика подключены соответственно к входам первой группы сумматора, информационным ,входам регистра и к адресным входам блока пам ти , управл ющий и информационный входы которого соединены с выходом управлени  записью-воспроизведением и выходом счетных импульсов блока управлени  соответственно, вход запуска которого  вл етс  дополнительным входом преобразовател , первый и второй входы блока управлени  подключены соответственно к выходу переполнени  реверсивного счетчика и выходу блока пам ти, выход управлени  записью в регистр блока управлени  соединен с управл ющим входом . регистра, группа выходов которого  в л етс  третьей группой выходов адап . тивного кодирующего преобразовател  и соединена со входами второй группы сумматора соответственно. Кроме того, блок управлени  содержит п ть RS-триггеров, четыре элемента ИЛИ, одиннадцать элементов И, два вычитающих счетчика импульсов и генератор счетных импульсов, S-вход первого триггера,  вл ющийс  входом запуска блока управлени , соединен с первым .входом первого элемента ИЛИ и управл ющими входами первого и второговычитающих счетчиков импульсов, R-вход первого триггера,  вл ющийс  первым входом блока управлени , подключен к S-входу второго триггера, R-вход которого и S-вход третьего триггера соединены с выходом переполнени  первого вычитающего счетчика импульсов, второй вход блока управлени  подключен к первым входам первого, второго, третьего и четвертого элементов И, выход первого элемента И соединен c.R-входом третьего триггера, выход второго элемента И подключен к 5 входу, а выход третьего элемента И - к R-входу четвертого триггера. выход четвертого элемента И соединен с S-входом п того триггера, R-вход которого подключен к выходу переполнени  второго.вычитающего счетчика импульсов, первые .входы п того, шестого , седьмого, восьмого, дев того, дес того и одиннадцатого элементовИ объединены и соединены с выходом генератора счетных импульсов, второй вход п того элемента И подключен к пр мому выходу первого триггера, инверсный выход которого  вл етс  выходом счетных импульсов блока управлени , второй вход шестого элемента И соединен с пр мым выходом второго триггера и вторым входом дес того элемента И, инверсный выход третьего триггера  вл етс  вы.ходом управлени  записью в регистр,а пр мой выход третьего триггера соединен с вторыми входами второго элемента И, седьмого элемента И и первого элемента ИЛИ, выход которого  вл етс  установочным выходом блока управлени , пр мой выход четвертого триггера подключен третьему входу первого элемента ИЛИ и вторым входам третьего, четвертого и восьмого элементов И, а инверсный выход четвертого триггера,  вл ющийс  выходом управлени  записью масштаба , соединен с вторым входом первого элемента И, пр мой выход п того триггера подключен к вторым входам дев того и одиннадцатого элементов И, выход п того элемента И подключен к 59 первым входам третьего и четвертого элементов ИЛИ, выходы которых  вл ют с  соответственно выходом управлени  суммированием и выходом управлени  записью-воспроизведением блока управ лени , выход шестого элемента И подключен к второму входу четвертого элемента ИЛИ и к первому входу второ го элемента ИЛИ, выход которого  вл  етс  синхронизирующим выходом блока управлени , выход седьмого элемента соединен с вторым входом третьего элемента ИЛИ, выход восьмого элемента И  вл етс  выходом управлени  вычитанием блока управлени , а выход дев того элемента И подключен к второму входу второго элемента ИЛИ, выходы дес того и одиннадцатого элементов И соединены со счетными входами соответственно первого и второго вычитающих счетчиков импульсов. На фиг. 1 показана структурна  схема адаптивного кодирующего преобразовател ; на фиг. 2 - структура числа, записанного в блоке пам ти; на фиг. 3 структурна  схе а блока определени  масштаба; на фиг. i то же, блока управлени . Преобразователь содержит аналогоцифровой преобразователь (АЦП) 1,блок 2 управлени , регистр 3, реверсивный счетчик «, блок 5 пам ти, сум матор 6, блок 7 определени  масштаба и коммутатор 8. Блок 2 управлени  содержит элемент ИЛИ 9 элементы И 10-13, RS-три геры , элементы И 19-23, элемен ты ИЛИ , генератор 27 счетных импульсов, элементы И 28 и 29 вычитающие счетчики 30 и 31 Блок 7 определени  масштаба содержит формирователи 32, элементы И 33 и запоминающий регистр З Блок 2 управлени  строитс  на основе синхронного управл ющего автомата (УА) с жесткой логикой, закон функционировани  которого определ етс  необходимыми дл  кокретного устройства временными соотношени ми между последовательност ми входных и выходных сигналов. В вычитающие счетчики 30 и 31 предварительно устанавливаетс  код. Множества X, В, С  вл ютс  множествами входных сигналов, где X XQ, х, XQ J - множество входных сигналов УЯ, х - сигнал запуска; х - сигнал конца очистки блока пам ти (БП); х - сигнал определени  знамений Xmin Х ах46 В Ь,...,Ь, - код числа выборок в цикле адаптации, определ ющий его длительность. С CT,.,.,C - код числа выборок в цикле адаптивного кодировани  (измерени  ЦИ), определ ющий его длительность . Множества В и С задаютс  набором кода и записываютс  в счетчики сигналом Хд. Множество А ад,.,,,а4 - множество состо ний УА, определ ющее по следовательность работы преобразовател , где а - очистка БП; а-, - цикл адаптации; а-,- определение а определение размаха и масштаба М; а - цикл адаптивного кодировани . Множество У УО, У. множество выходных сигналов УА, управл ющих работой преобразовател ; где уд - тактирование АЦП, запись параллельного кода с выхода АЦП в реверсивный счетчик (РС); у - подача счетных импульсов на суммирующий вход счетчика 4; у, - подача счетных импульсов на вычитающий вход счетчика k; у, - установка в О счетчика 4; у установка блока 5 пам ти в режим запись (считывание); у подача логических О и 1 на вход блока 5 пам ти; у - запись значени  X в регистр 3; У-| запись значени  М в блок 7 определени  масштаба. На вход блока 7 определени  масштаба подаютс  (n-S) старших разр дов с выхода сумматора 6. При образовании на выходе сумматора 6 кода раз-, маха, он преобразуетс  в значение масштаба М в двоичном коде, которое представл ет собой номер старшего разр да, содержащего логическую 1, в группе разр дов на выходе сумматора соответственно от (S+l)-ro до п-го. Код масштаба М по сигналу с блока 2 управлени  запоминаетс  в РП и в течение цикла адаптивного кодировани  действует на управл ющий вход коммутатора 8. Число выходов КЧ, и соответственно разр дов РП определ етс  выражением m log-(n-S+1), где (n-S+l) - общее количество масштабов . Схема 7 определени  масштаба соответствует значени м ri 12, S 5, m 3. Процесс адаптивного кодировани  состоит из двух циклов: цикла адаптации (длительностью Т) и цикла адаптивного кодировани  или измерени  (длительностью Т). Стационарный случайный процесс, представл етс  на выходе АЦП п-разр дным двоичйым кодом . В цикле адаптации число одноразр дных  чеек блока пам ти равно числу градаций (уровней квантовани ) АЦП. Во всех  чейках блока пам ти предварительно записан логический О При кодировании каждого значени  случайного процесса в соответствующу  чейку блока пам ти записываетс  логическа  1. При повторении кода на выходе АЦП логическа  1 в данной подтверждаетс . После окончани  цикла адаптации в  чейках блока пам ти оказываетс  записанной последовательность вида 00.... 011.... 1100.... 00 (фиг. 2), где номер бита данной последовательности соответствует адресу  чейки блока, пам ти, котора  характеризует минимальное и максимальное значени  случайного процесса , также диапазон его изменени . Определение максимального и минимального значений случайного процес са производитс  в режиме считывани  информации, записанной в блоке пам ти . При считывании информации из  чеек с последовательно возрастающими адресами, начина  .с нулевого, производитс  подсчет числа  чеек пам ти, содержащих логические О ( чейки с адресами О - К на фиг . 2). При по влении на выходе блока пам ти первой логической 1 подсчет прекращаетс  , а полученное число представл ет собой значение минимума случайного процесса.„ Значение максимума случайного про цесса определ етс  аналогично при считывании информации из  чеек с последовательно убывающими адресами, начина  с наибольшего, также до по влени  на выходе блока пам ти первой логической 1. Подсчитанное при этом число  чеек блока пам ти, содер жащих логические О ( чейки с адресами (Р+1) - () на фиг.2), представл ет собой значение максимума случайного процесса . Полученные значени  Х позвол ют определить диапазон флуктуации случайного процесса (размах) как разность -Х,у,), а также код мае значений (X picnT minb а .штаба М (т двоичных разр дов) цены делени . В зависимости от величины кода масштаба М осуществл етс  перестройка схемы таким образом, что к выходу адаптивного кодирующего преобразовател  подключаютс S разр дов (где ) из п-разр дного представлени  величины размаха, начина  со старшего значащего разр да. Это приводит к изменению цены делени  лХ адаптивного кодирующего преобразовател  при посто нной разр дности представлени  результата адаптивного кодироаани . Величина цены делени  дХ св зана с масштабом М соотношением ДХ 2.,(1) В цикле адаптивного кодировани  (измерени ) производитс  аналого-цифровое преобразование входного сигнала X(t) и из полученного кода (п разр дов ) каждой ординаты х вычитаетс  значение (п разр дов), определенное в цикле адаптации. При этом получаютс  значени  ординат нового смещенного случайного процесса y(t) У X, - X Полученные ординаты представл ютс на выходе адаптивного кодирующего преобразовател  S разр дным двоичным кодом с ценой делени , соответствующей определенному в цикле адаптации масштабу М. Число разр дов S выбираетс  в соответствии с требуемой,точностью измерени . В результате адаптивного кодировани  на выходе преобразовател  образуетс  массив значений выборок стационарного случайного процесса Z(t), определ емых следующим образом % i - ,.. i , Очевидно, что восстановить исходный случайный процесс можно в соответствии с выражением ,По сигналу Пуск осуществл етс  запись кодов в счетчики 30 и 31 и установка УА в состо ние а 1(а О, a,j j 0),что соответствует последовательному по влению на выходе сигналов у, У(0), у (запись), у. При этом на выходах разр дов реверсивного счетчика k (его емкость равна количеству  чеек блока пам ти) образуютс  коды адресов , начина  с нулевого-и выше, по которым в соответствующие  чейки БП осуществл етс  запись логического О, т.е.. производитс  очистка бло ка пам ти.

По вление сигнала х., на выходе Р переполнени  счетчикаЧ свидетельствует об окончании очистки.

По сигналу х происходит установка УА в состо ние а -1, что соответствует последовательному по влению на выхо/ е БУ сигналов ygCl), у (запись), УО, а также подача счетных импульсов на вычитающий вход счетчика 30. При этом с приходом каждого тактового импульса осуществл етс  запуск АЦП, запись результата предыдущего измерени  с выхода АЦП в счетчик i, запись по соответствующему адресу логической 1. Состо ние а УА соответствует циклу адаптации, об окончании которого свидетельствует по вление сигнала Р на соответствующем выходе счетчика 30.

По сигналу Р, возникающему по переполнению счетчика, УА устанавливаетс  в состо ние а,, 1 , что приводит к последовательному по влению на выходе сигналов уд, (считывание), у, у/ . При этом на выходах счетчика k образуютс  последовательно возрастающие адреса блока пам ти, начина  с нулевого, с которых считываетс - информаци  в виде логического О При по влении на выходе логической 1 (сигнал x-j) подача счетных импульсов на PC прекращаетс  и в нем образуетс  число Х, которое, по. сигналу у переписываетс  в регистр 3

По сигналу X осуществл етс  установка УА в состо ние а 1, вызывающее последовательное по вление на выходе сигналов у, у (считывание ), у,, у . На выходах счетчика Ц образуютс  последовательно уменьшающиес  адреса, начина  с наибольшего, с которых считываетс  информаци  в виде логического О. При по влении на выходе блока пам ти логической 1 (сигнал XQ) в блоке управлени  вырабатываетс  сигнал у-,, подача счетных импульсов на счетчик k прекращаетс , в нем образуетс  число, равное . Последнее поступает на первую группу входов сумматора 6, на вто рую группу входов которого подаетс  Xf с выхода регистра 3., На выходе сумматора 6 образуетс  разность (Xj jXmin ) -старшие (n-S) разр дов кото- рой поступают на блок 7 определени  масштаба, в котором определ етс  значение кода М, фиксируемого по сигналу У-, от блока управлени .

Если во всех (n-S) старших разр дах кода размаха на выходе сумматора 6 сигнал логического О, то М 0. Если логическа  1 имеетс  только в (S+1)-M разр де, то М 1. Если огическа  1 имеетс  в (5+2)-м разр де , причем состо ние (S+O-ro разр да безразлично, то М 2 и т.д.

Очевидно, что общее количество асштабов равно (n-S+1).

В соответст;вии с определенным значением кода масштаба М, поступающим с блока 7 определени  масштаба, на выход коммутатора 8 подключаютс  S разр дов п-разр дного двоичного кода с выхода сумматора 6, следующим образом: при М О (диапазон флуктуации X(t) меньше 2) на выход коммутатора В подключаютс  от 1-го до S-го младшего разр да с выхода сумматора . 6; при М 1 (диапазон флуктуации X(t) меньше ) на выход коммутатора В подключаютс от 2-го до (S+1)-ro младшего разр да с выхода сумматора 6 и т.д.

На этом цикл адаптации заканчиваетс .

Затем производитс  установка УА в состо ние а4, что соответствует циклу адаптивного кодировани .

В цикле адаптивного кодировани  ординаты х процесса X(t) с выхода АЦП 1 поступают через реверсивный счетчик на первую группу входоч сумматора 6, на вторую группу входов которого поступает код минимума пргцесса . При этом на выходе сумматора 6 в каждом такте работы АЦП 1 образуетс  разность между текущими ординатами xj; и значением минимума определенного в цикле адаптации . Эта разность у на выходе сумматора 6 представл етс  на выходе коммутатора 8 в виде Z- в соответствии с формулой (3).

Таким образом, независимо от диапазона флуктуации кодируемого процесса X(t), результат адаптивного кодировани  Z представл етс  в соответ-. ствии с формулой (3) S-разр дным двоичным кодом.

Claims (2)

1. Кроме того, на выходе адаптивного одирующего преобразовател  представены значени  Хт.„(п двоичных разр ов ) и код масштаба М (п двоичных азр дов), определ ющий цену делени  соответствии с формулой (1). Реализаци  адаптивного кодирующего преобразовател  технически удобна и экономически выгодна на освоенных промышленностью больших и средних интегральных микросхемах. Предлагаемый адаптивный кодирующий преобразователь проще, известного при сохранении точности преобразовани  и повышении надежности. Формула изобретени  . 1. Адаптивный кодирующий преобразователь стационарных случайных процессов , содержащий аналого-цифровой преобразователь, информационный вход которого  вл етс  информационным входом адаптивного кодирующего преобразовател , а синхронизирующий вход соединен с синхронизирующим выходом блока управлени , сумматор, разр дные выходы которого подключены к информационным входам когмутатора соответственно, а выходы группы, старших разр дов - к информационным входам блока определени  масштаба со ответственно, управл ющий вход которого соединен с выходом управлени  записью масштаба блока управлени , а выходы  вл ютс  первой группой выходов адаптивного кодирующего преобразовател  и соединены с управл ющими входами коммутатора соответственно , выходы которого Явл ютс  втброй группой выходов адаптивного кодирующего преобразовател , отличаю щийс  тем, что, с целью упрощени  он дополнительно содержит регистр , реверсивный счетчик и блок па м ти, причем реверсивный счетчик сое динен информационными входами с выходами аналого-цифрового преобразова тел  соответственно, суммирующим, вы читающим, установочным и синхронизирующим входами - с выходами управлени  суммированием, вычитанием, установочным и синхронизирующим выходами блока управлени  соответственно, а выходы реверсивного счетчика подключены соответственно к входам первой группы сумматора, информационным вхо дам регистра и к адресным входам бло ка пам ти, управл ющий и информацион ный входы которого соединены с выходам ,, управлени  заПисью-воспроизведе нием и выходом счетных импульсов бло ка управлени  соответственно, вход запуска которого  вл етс  дополниЗб тельным- входом преобразовател , первый и второй входы блока управлени  подключены соответственно к выходу переполнени  реверсивного счетчика и выходу блока пам ти, выход управлени  записью в регистр блока управлени  соединен с управл ющим входом регистра, группа выходов которого  вл етс  третьей группой выходов адаптивного кодирующего преобразовател  и соединена со входами второй группы сумматора соответственно. 2. Преобразователь по п. 1, о т личающийс  тем, что блок управлени  содержит п ть RS-триггеров , четыре элемента ИЛИ, одиннадцать элементов И, два вычитающих счетчика импульсов и генератор счетных импульсов , S-вход первого триггера,  вл ющийс  входом запуска блока управлени , соединен с первым входом первого элемента ИЛИ и управл ющими .входами первого и второго вычитающих счетчиков импульсов, R-вход первого триггера,  вл ющийс  первым входом блока управлени , подключен к S-входу второго триггера, R-вход которого и S-вход третьего триггера соединены с выходом переполнени  первого вычитающего счетчика импульсов, второй вход блока управлени  подключен к первым входам первого, второго, третьего и четвертого элементов И, .выход первого элемента И подключен к R-BXOду третьего триггера, выход второго элемента И подключен к S-входу, а выход третьего элемента И .- к R-входу четвертого триггера, выход четвертого элемента И соединен с S-Бходрм п того триггера, R-вход которого подключен к выходу переполнени  второго вычитающего счетчика импульсов, первые входы п того, шестого, седьмого, восьмого, дев того, дес того и одиннадцатого элементов И объединены и соединены с выходом генератора счетных импульсов, второй вход п того элемента И подключен к пр мому выходу первЬго триггера, инверсный выход которого  вл етс  выходом счетных импульсов блока управлени , второй вход шестого элемента И соединен с пр мым выходом второго триггера и вторым входом дес того элемента И, инверсный выход третьего триггера  вл етс  выходом управлени  записью в регистр, а пр мой выход третьего триггера соединен с вторыми входами второго элемента И, седьмого элемента И, первого элемента ИЛИ, выход которого  вл етс  установочным выходом блока управлени , пр мой выход четвертого триггера родхлючен к третьему входу первого элемента ИЛИ и.вторым входам третьего, четвертого и восьмого элементов И, а инверсный выход четвертого триггера,  вл ющийс  выходом управлени  згJПИcью масштаба, соедине с вторым входом первого элемента И, (Пр мой выход п того триггера подключен к вторым входам дев того и одиннадцатого элементов И, выход п того элемента И подключен к первым входам третьего и четвертого элементов ИЛИ выходы которых  вл ютс  соогветст- . венно выходом управлени  суммированием и выходом управлени  записьювоспроизведением блока управлени , выход шестого элемента И подключен к второму входу четвертого элемента ИЛИ и первому входу второго элемента ИЛИ, выход которого  вл етс  синхронизирующим выходом блока управлени , выход седьмого элемента И соединен с вторым входом третьего элемента ИЛИ, выход восьмого элемента И  вл етс  выходом управлени  вычитанием блока управлени , а выход дев того элемента И подключен к второму входу второго элемента ИЛИ, выходы дес того и одиннадцатого элементов И соединены со счетными входами соответственно первого и второго вычитающих счетчиков импульсов. Источники информации, прин ть1е во внимание при экспертизе 1.Авторское свидетельство СССР № 293239, кл. е 06 F 5/02, 1969.
2. 2.Авторское свидетельство СССР № , кл. G 06 F 15/36, 1979 ( прототип).

   иэ

   A

   м ,в; - Kil «eS:

   «4

   - «Ч «s

   a, r,

   f « ffl VJ

   .- «vj «i

   .-ЖЫГ. L

   - «s, E

   . .1 « tag

   Ij

   S

   Ml «e

   ff

   «v4

   la

   (..I U..I II

   Ячейки- Si/imbi SfiOKO пам ти

   Фиг.З