SU879593A1

SU879593A1 - Ассоциативный процессорный элемент

Info

Publication number: SU879593A1
Application number: SU802876295A
Authority: SU
Inventors: Игорь Леопольдович Кафтанников; Геннадий Александрович Никитин
Original assignee: Челябинский Политехнический Институт Им.Ленинского Комсомола
Priority date: 1980-01-30
Filing date: 1980-01-30
Publication date: 1981-11-07

Description

(54) АССОЦИАТИВНЫЙ ПРОЦЕССОРНЫЙ ЭЛЕМЕНТ

1

Изобретение относитс к области вычислительной техники и может быть использовано при построении.параллельных процессоров и однородных вычислительных систем, предназначенных дл групповой обработки массивов информации .

Известен процессорный элемент, представл ющий собой последовательность одноразр дных чеек ассоциативной пам ти, объединенных горизонтальными шинами разрешени записи и разрешени считывани информации, а также шиной совпадени содержимого этих чеек с кодом опроса, подаваемым по шинам опроса 1.

Недостатком процессорного элемента вл етс его низкое быстродействие при выполнении арифметических и логических операций. .

Наиболее близким к изобретению техническим решением вл етс ассоциативный процессорный элемент, содержащий три группы чеек ассоциативной пам ти, информационные входы коloptix вл ютс информационными входами устройства, выходы сравнени чеек ассоциативной пам ти первой и второй групп объединены и подключены соответственно к первому и второму

входам сумматора по модулю два. Выходы сравнени чеек ассоциативной пам ти третьей группы объединены и вл ютс выходом сравнени элемента . Первые и вторые управл ющие входы чеек ассоциативной пам ти групп соответственно объединены и в-, л ютс соответственно входами устройства разрешение считывани и разре10 шение .записи . Выход переноса сумматора по модулю два соединен со входом регистра переноса,выход которого соединен с третьим входом сумматора по. модулю два, выход суммы сумматора

15 по модулю два соединен со входом разрешени записи элемента 2.

Складываемые операнды должны быть размещены в разных группах чеек ассоциативной пам ти процессорного

20 элемента. Дл выборки по содержанию в регистр переноса предварительно заноситс единица. При этом признак опроса должен размещатьс только в одной из групп чеек процессорного

25 элемента, а друга маскируетс . Если содержимое опрашиваемой части совпадает с кодом опроса, подаваемым по входам опроса, то на выходе суммы сумматора по модулю два по вл етс 30 едини .ный сигнал, разрешающий запись

или считывание всего слова. Если совпадени нет, то выходной сигнал суммы остаетск равным нулю,

Недостатком этого ассоциативного процессорного элемента вл етс невозможность выполнени за один такт опроса-записи операции выборки по содержанию одновременно по всей строке ассоциативных чеек, так как при единичном , сигнале на входе переноса и несовпадении в обоих част х строки процессорного элемента на выходе суммы сумматора по модулю по вл етс ложный единичный сигнал, а при нулевом сигнале на входе переноса единичный сигнал на выходе сумма по вл етс при совпадении содержимого однойгруппы с кодом опроса и несовпадении содержимого другой группы.

Целью изобретени вл етс повышение быстродействи ассоциативного процессорного элемента при выполнении операции выборки по содержанию.

Поставленна цель достигаетс тем что в ассоциативный процессорный элемент , содержа;ЩИй две группы чеек ассоциативной пам ти, информационные входы которых вл ютс информационными входами устройства, выходы сравнени чеек ассоциативной пам ти каждой группы объединены и подключены соответственно к первому и второму входам сумматора по модуле два, первые и вторые управл ющие входы чеек ассоциативной пам ти групп соответственно объединены и вл ютс соразответственно входами элемента

решение считывани и разрешение записи , выход переноса сумматора по модулю два соединен со входом регистра переноса, выход которого соеднен с третьим входом сумматора по модулю два, введены коммутатор, первый и второй входы которого подключены соответственно к выходам переноса и суммы сумматора по модулю два а первый и второй выходы - ко входам разрешение считывани и разрешение записи элемента соответственно .

На чертеже представлена структурна схема элемента, на которой обозначено: перва и втора группы чеек 1 и 2 ассоциативной пам ти, чейка 3 ассоциативной пам ти, сумматор 4 по модулю два, регистр 5 переноса и коммутатор 6.

Ассоциативный процессорный элемент работает следующим образом.

При выполнении операции арифметического сложени входы разрешение записи 7 и разрешение считывани 8 с помощью коммутатора б соедин ютс с выходом суммы сумматора 4

и ассоциативныЯ процессорный элемент функционирует как прототип.

При выпол.ении ассоциативных операций (сравнение, выборка по содержанию ) входы 7 и 8. с помощью ком , мутатора 6 соедин ютс с выходом переноса сумматора 4, а регистр 5 предварительно обнул етс .

При совпадении содержимого слова или его части с признаком опроса

устанавливаемым на иноформационных

входах каждой чейки 3 ассоциативной пам ти, на выходах коммутатора б ус/ганавливаетс разрешающий (единичный) сигнал, формируемый сумматором 4. Такое подключение входов 7 и 8 и к выS ходам сумматора обеспечивает выборку по содержанию за один такт опросазаписи независимо от длины признака и его размещени в строке ассоциативного процессорного элемента,

Claims

Формула изобретени

Ассоциативный процессорный элемент, 5 содержащий две группы чеек ассоциативной пам ти, информационные входы которых вл ютс информационными входами устройства, выходы сравнени чеек ассоциативной пам ти каждой группы объединены и подключены соответственно к первому и второму входам сумматора по модулю два, первые и вторые управл ющие входы чеек ассоциативной пам ти групп соответственно объединены и вл ютс соответственно входами элемента разрешение считывани и разрешение записи , выход переноса сумматора по модулю два соединен со входом регистра переноса, выход которого соединен 0 с третьим входом сумматора по модулю два, от л и -чающийс тем, что, с целью повышени быстродействи при выполнении операции выборки по содержанию, он содержит коммутатор , первый и второй входы которого подключены соответственно к выходам переноса и суммы сумматора по модулю два, а первый и второй выходы и разрешение записи элемента соответственно ,

Источники информации, прин тые во внимание при экспертизе

1,Медведев И.Л., Праигишвили И.Е Чудин А,А.- Многопроцессорные вычислительные системы с перестраиваемой структурой. Препринт М.ИПУ АН СССР, 1975, с. .42.
2.Там же, с. 44, рис. 15 (прототип ) .

Ц1|

ТЫц

ufaffaxff av

7 8

- L-W-

-лпа