Изобретение относитс к аналоговой вычислительной технике и может быть использовано в устройствах автомати- ки, измерительной и вычислительной техники. По основному авт. ев, № 723686 известно устройство, содержащее накопитель , входы которого подключены к выходам блока выборки адресов, блок поочередной выдачи кодов адресов, пер вые входы которого соединены с информационными шинами устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управлени и входу генератора тактовых импульсов, первый выход которого соединен с третьим входом блока поочередной вьщачи кодов адресов и одним из выходов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, два блока стробировани , первые входы ко .торых соединены с вторым и третьим выходами генератора тактовых импульсов соответственно, вторые входы соединены с выходом накопител , интегрирующие усилители, одни из входов которых соединены с выходами блоков стробировани , другие подкшочегш к чег вертому и п тому выходам генератора тактовых импульсов соответственно, дифференциальный усилитель, входы которого подключены к выходам интегрирующих усилителей. Накопитель известного устройства реализуетс как на аналоговых элементах пам ти замкнутой структуры, так и на аналоговых элементах пам ти разомкнутой структуры . Принцип считывани при этом не мен етс il. Недостатком известного устройства вл етс низкое быстродействие при выполнении арифметических операций над записываемыми числами. Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что в аналоговое запоминакщее устройство введен генератор управл ющих импульсов , вход которого соединен с шиной управлени , первый выход генератора управл ющих импульсов подключен к третьему входу блока поочередной выдачи адресов и третьему входу блока выборки адресов, второй выход генератора управл ющих импульсов подсоединен к генератору тактовых импульсов. На фиг. 1 представлена функциональна схема предлагаемого устройства; на фиг. 2, 3 и 4 - диаграммы, по сн ющие его работу в режимах записи одного числа, сложени двух записываемых чисел с последующей записью их суммы и вычитани одного записываемого числа из другого с последующей за писью их разности. Устройство содержит накопитель 1, блок 2 выборки адресов, блок 3 пооче редной выдачи кодов адресов, блок 4 записи, содержащий элемент 5 сравнени , усилитель 6, функциональный пре образователь 7 цепи обратной св зи, блоки 8 и 9 стробировани , интегрирующие усилители 10 и 11, разр дные ключи 12 и 13, дифференциальный усилитель 14, генератор 15 тактовых импульсов , генератор 16 управл кнцих импульсов, информационные шины 17.и 18 и управл ющую шину 19, запоминающие конденсаторы 20 и 21 интегрирующих усилителей 10 и 11 . Устройство работает следующим образом . В режиме записи одного числа (фиг. 2) на шину 19 управлени поступает сигнал операции, на шину 18 адрес элемента, по которому производитс запись, и на шину 17 - число, которое необходимо записать. Генератор 15 тактовых импульсов выдает на входы блока 2 выборки адресов и блока 3 поочередной выдачи кодов адресов последовательность импульсов, обеспечивающую выбор адреса единственного элемента пам ти в накопитеnte 1 , и совместно с генератором упра . ЛЯЮ1ЦИХ импульсов 16 осуществл ет режим поочередной записи-считывани (фиг. 2а ,t) . В первом такте работы устройства осуществл етс запись поступающего на вход числа U (фиг. 2 ), и в эле менте пам ти накопител 1 записывает с информаци , пропорциональна , где - погрешности записи Блоки стробировани 8 и 9 коммутируютс генератором 15 тактовых импульсов таким образом, чтобы обеспечить периодический режим работы интегрирующих усилителей 10 и 11 (фиг. 2 а , f,4 ,а). С выхода устройства (фиг. 2р) напр жение поступает на второй вход элемента 5 сравнени , где сравниваетс со входным напр жением U ив результате сравнени блок 4 записи вырабатывает сигнал записи, пропорциональный и в элемент пам ти накопител 1 заноситс информаци , пропорциональна и -d}|U. Далее процесс периодичен до достижени в I-том такте величины наперед заданного порога срабатывани элемента 5 сравнени о,и. Разр дные ключи 12 и 13 используютс дл ликвидации накоплени дрейфа нул интегриру- ющих усилителей 10 и II (фиг. 2 т, ft) j и замыкаютс в моменты отсутстви напр жени на запоминающих конденсаторах 20 и 2 интегрирующих усилителей 10 и П. Таким образом, запись осуществл етс как в обычном элементе пам ти с замкнутой структурой. В режиме сложени двух ааписываемых чисел.(фиг. З) на шину 19 управлени поступает управл ющий сигнал. При этом одно из слагаемых находитс в накопителе 1, второе поступает на .информационную шину 17, Генератор 16 -управл ющих импульсов и генератор 15 тактовых импульсов реализуют программу операции сложени , отличающуюс от обычного режима обращени к накопителю 1 тем, что в первом такте осуществл етс считывание числа .цо первому адресу в накопителе 1, во втором такте осуществл етс сравнение и запись по второму адресу, в третьем такте идет поочередное считывание по второму и первому адресам, затем вновь сравнение считанной информации со входной величиной и запись по второму адресу и далее режим периодичен. Очередность обращени к накопителю 1 в режиме записи или считывани по разным адресам в данном режиме обеспечиваетс генератором 16 управл ющих импульсов по его первому выходу (фиг. За) и генератором 15-тактовых импульсов по его первому выходу (фиг. ЗЪ) . Генератор 15 тактовых импульсов, запуска сь по своему управл ющему входу , в первом такте работы устройства при считывании информации по первому адресу обеспечивает считывание неинвертированной величины сигнала режимом коммутации блоков 8 и 9 стробировани (фиг. 3 d, t) и разр дных ключей 12 и 13 (фиг. 3m,n) . В результате на выходе устройства (фиг.З после интегрировани считываемого сигнала интегрирующими усилител ми 1 и П и суммировани получившихс импульсных последовательностей диффере циальным усилителем 14, по вл етс выходное напр жение U-, поступающее через функциональный преобразователь цепи обратной св зи 7 на вход элемен та 5 сравнени . Во втором такте работы устройства происходит сравнение выходного напр жени Щ , соответствующего величине информации, считанной с выбранного элемента пам ти накопител I по первому адресу, с входной величиной напр жени Urt. После сравнени блок 4 записи вырабатывает сигнал записи по второму адресу, пропорциональный разности (фиг. Зс ). Разр дны ключи 12 и 13 обеспечивают сброс напр жени на запоминающих конденсаторах 20 и 21 интегрирующих усилителей П после окончани записи по второму адресу (фиг. 3m,n Р ) - В третьем такте работы осуществл етс считывание информации поочередно по второму и по первому адресам, причем по первому адресу считываетс инвертированный относительно основно го сигнал и., что достигаетс путем коммутации блоков 8 и 9 стробировани таким образом, что они пропускают на входы интегрирующих усилителей 10 и 11 сигнал от импульсов подготовки (фиг. 3d , ). Таким образом , напр жение на выходе устройства определ етс (фиг. ЗР ) как разность напр жений сигналов, считан ных по второму и первому адресам UQ -2 -(Л,и, гдесЛ и - погрешность, возникшоща при записи в элемент пам ти по второму адресу в первом такте . Следующий такт работы устройства сравнение выходной величины со входной UQ с помощью элемента 5 сравнени и запись по второму адресу сигна ла, пропорционального 21( +( (фиг.Зс После записи в элементе пам ти накопител 1 по второму адресу накапливаетс информаци , пропорциональна (in ц и, гдесЛ и - погрешность, возникающа при записи в элемент пам ти накопител 1 по второму адресу во втором такте записи. Таким образом, после четвертого такта работы устройства или после второго такта записи в элементе пам ти накопител 1 по второму адресу окажетс .записанной сумма двух чисел с определенной погрешностью. Последующие такты работы устройства необходимы дл уменьшени величины погрешности до заданной. Затем следует сброс напр жени с конденсаторов 20 и 21 интегрирующих усилителей 10 и 11 разр дными ключами 12 и 13 (фиг. 3m,n ,р} . В дальнейшем режим работы устройства периодичен, т.е. происходит считывание по второму и первому адресам, сравнение со входной величиной U и так далее. Режим записи суммы двух чисел продолжаетс до тех пор, пока в -том такте записи не становитс меньше наперед заданной величины порога в элементе 5 сравнени , что и обеспечивает заданную точность записи. Из рассмотрени режима записи суммы двух чисел следует, что врем записи суммы двух чисел по сравнению со временем записи одного числа возрастает всего лишь на количество так тов считывани по первому адресу, которое необходимо дл достижени тре;буемой точности записи. По сравнению же с обычно примен емым методом записи двух чисел, включающим запись одного числа, запись второго числа , считывание первого числа, считывание второго числа, сложение двух чисел, запись суммы двух чисел - выигрьщ по быстродействию очевиден. В режиме вычитани одного записываемого числа из другого (.Фиг. 4) на шину 19 управлени поступает управл ющий сигнал. При этом уменьшаемое поступает на информационную шину 17, а вычитаемое находитс в накопителе 1. Генератор 16 управл ющих импульсов и генератор 5 тактовых импульсов реализуют программу операции вычитани , алгоритм которой аналогичен алгоритму операции сложени . Очередность обращени к накопителю 1 по разным адресам при разном характере обращени , также обеспечиваетс генератором 16 управл ющих импульсов по его первому выходу (фиг. 4с|) и генератором 15 тактовых импульсов по его первому выходу (фиг. 4ъ) . в первом такте работы устройства программа- коммутации блоков 8 и 9 стробировани (фиг. 4д,) и разр д ных ключей 12 и 13 (фиг. Am ,п) ме н етс таким образом, чтобы обеспечить считывание по первому адресу из накопител 1 инвертированного числа, что достигаетс путем стробировани импульса от сигнала подготовки. На выходе устройства в первом такте работы по вл етс напр жение -U, соот ветствующее первому инвертированному считанному числу (фиг. 4р) . Во втором такте работы устройства происходит сравнение выходного напр жени -и, соответствующего величине информации, считанной с выбранного элемента пам ти накопител по первому адресу, с входной величиной напр жени и. После сравнени блок 4 записи вырабатывает сигнал записи по второму адресу, пропорциональный сум ме и и (фиг. 4с ). Разр дные ключи 12 и 13 обеспечивают сброс напр жени на запоминающих конденсаторах и 21 интегрирующих усилителей 10 и 11 после окончани записи по второму адресу (4мг. 4т ,п ,р). В третьем такте работы устройства осуществл етс считывание информации поочередно по второму и по первому адресам, причем по первому адресу считываетс сигнал U, что достигаетс путем стробировани сигнал от импульса считывани (4жг. 4й| , ) Таким, образом, на конденсаторах 20 и 24 интегрирующих усилителей 10 и 1I накапливаетс напр жение UQI+ 2Щ где (Л, и - погрешность, возникающа при записи информации в элемент пам ти по второму адресу в пе1)вом такте записи. С выхода устройства (фиг. 4р) зто напр жение поступает на вход злемента 5 сравнени . Следующий такт работы - сравнение выходной величины ( со входно U,j с помощью элемента 5 сравнени и запись по второму адресу в накопитель сигнала, пропорционального + cCjU (фиг.. 4с) . После такта записи в элементе па- м ти накопител 1 по второму адресу накапливаетс информаци (} -U - i где погрешность, возникающа Ори записи по второму адресу во втором такте Элписи. Таким о Гразом, после четвертого такта работы устройства или после второго такта записи в элементе пам 78 ти накопител 1 по второму адресу оказываетс записанной разность двух чисел с определенной погрешностью. Последующие такты работы устройства необходимы дл уменьшени величины погрешности до заданной. Затем следует сброс напр жени с запоминающих конденсаторов 20 и 21 интегрирующих усилителей 10 и 11 разр дными ключами 12 и 13 (фиг. 4 m , п ,р) .В дальнейшем режим рабоаъ устройства периодичен, т.е. происходит считывание по второму и первому адресам сравнение со входной величиной и т.д. Из рассмотренного режима записи разности двух чисел следует, что врем записи разности двух чисел по сравнению с временем записи одного числа возрастает всего лишь на то количество тактов считывани по первому адресу, которое необходимо дл достижени требуемой точности записи. По сравнению же с обычным методом записи разности двух чисел, выигрыш по быстродействию очевиден. Режим записи разности двух чисел длитс до тех пор, пока i-том такте записи не становитс меньше наперед заданной величины порога в элементе 5 сравнени , что обеспечивает точность записи. Как в режиме записи суммы двух чисел, так и в режимах записи разности двух чисел последовательность операций запись-считывание остаетс неизменной. При рассмотрении режимов работы на диаграммах (фиг. 2-4) показано только два такта записи, так как в дальнейшем режим работы периодичен. Таким образом, предлагаемое устройство позвол ет повьштать быстродействие при выполнении арифметических операций над записываемыми числами, т.е. при необходимости получени суммы и разности двух записываемых чисел непосредственно в накопителе. Кроме того, в силу использовани в аналоговом запоминающем устройстве замкнутой структуры элементов пам ти, снижаютс требовагга к отбраковке трансфлюксоров , вл кицихс элементами пам ти, в отличие от элементов разомкнутой структуры, где эти требовани значительно вйше. Формула изобретени Аналоговое запоминающее устройство по авт. св. №723686, о т л и ч аю щ е е с тем, что, с целью повышени быстродействи устройства, в него введен генератор управл ющих импульсов , вход которого соединен с шиной управлени , первый выход генератора управл кнцих импульсов подключен к третьему входу блока поочередной выдачи адресов и третьему входу блока
/7
IS
8
710 выборки адресов, второй выход генератора управл к дих импульсов подсоединен к генератору тактовых импульсов. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 723686, кл. G П С 27/00, 12.05.77,
п
Л
п
п
г
п f-i I-I {-II-L
/
П П П П
Т
т
IZI
1...1 п г
Г
фиг.