SU792581A1 - Аналого-цифровой преобразователь - Google Patents

Description

вход соединен с выходом генератора тока выходы компаратора дополнительного компаратора соединены с первыми входами элементов И, вторые входы которых соединены с пр мым и инверсным выходами первого реверсивного счетчика, а выходы через элемент ИЛИ соединены с входом инвертора и входами вычитание первого и второго реверсивных счетчиков, входы сложение которых соединены с выходами инвертора.

На чертеже приведена структурна  .электрическа  схема предлагаемого устjpoftcTBa ,

Устройство содержит компараторы I и 2, цифроаналоговые преобразователи 3 и 4, реверсивные счетчики 5 и 6, генератор 7 импульсов, элементы И 8 и 9, элемент ИЛИ 10, инвертор 11, источ ник 12 тока.

Принцип работы устройства заключаетс  в следующем.

В любой такт преобразовани  содержимое реверсивных счетчиков 5 и 6 отличаетс  на единицу младшего разр да.

При этом врем  установлени  выходного напр жени  цифроаналогового преобразовател  И длительно, так как коммутируютс  токи всех разр дов. Врем  установлени  выходного напр жени  дополнительногчэ цифроаналогового преобразовател  определ етс  лишь временем пе; реходных процессов при коммутации тока в младшем разр де. Благодар  питанию источника 12 выходные уровни, к которым устанавливаютс  напр жени  на выходах цифроаналоговых щзеобразователей 4 и 3, одинаковы. Это позвол ет при коммутации токов в старших .разр дах цифроаналогового преобразовател  4, не дожида сь окончани  переходных процессов на его выходе, осуществить очередной такт преобразовани , использу  компаратор 1 и цифроаналоговый преобразователь 3, врем  установлени  переходн®го процесса в котором гораздо меньше

Предположим ,что после очередного такта уравновешивани  реверсивный счет чик 6 содержит код 01...11, а реверсивный счетчик 5 содержит код О1...10 В этом случае с пр мого выхода младшего разр да реверсивного счетчика 6 поступает логическа  единица на вход элемента И 8. Это позвол ет информации с выхода компаратора 2 через элемент ИЛИ Ю поступить на управл ющие входы реверсивных счетчиков 5,6.

Элемент И 9 закрыт схсгналом инверсного выхода триггера младшего разр да реверсивного счетчика 6.

Предположим, что в момент прихода очередного тактового импульса с генератора 7 сигнал с выхода компаратора 2 разрешает режим сложени  счетчиков. В этом случае новое состо ние реверсивных счетчиков 5,6 соответствует кодам 0 10..ЮО и 01...11. В этом случае раз (решаетс  прохождение информации через элемент И 9 и запрещаетс  прохождение информации через элемент И 8 и режим работы реверсивных счечиков 5, 6 к приходу 5 следующего тактового импул-ьса с генератора 7 определитс  сигналом на выходе компаратора 1.

Вс кий раз, когда состо ние младшего разр да реверсивного счетчика 6 соот0 ветствует логической единице в такте преобразовани  участвуют компаратор 2, реверсивный счетчик 6 и цифроаналоговый преобразователь 4. При логическом нуле в младшем разр де реверсивного счетчи5 ка 6 в такте преобразовани  участвуют компаратор I, реверсивный счетчик 5 и ци})роаналоговый преобразователь 3.

В следующем преобразователе длительность такта преобразовани  определитс  0 соотношением

TT Т,,ст + TK +Тцс где T,j. - длительность такта преобразовани ;

уст - врем  установлени  переходJных процессов в цифроанало говом преобразователе; Т (Г Р® задержки информации в компараторе и цифровой схеме соответственно.

40Врем  установлени  цифроаналогового

преобразовател  определ етс  установлением с заданной точностью старшего разр да . В зависимости от числа разр дов это врем  колеблетс  в пределах 45 (6-1О) J , где - посто нна  времени переходных процессов цифроаналогово- го преобразовател .

Устройство позвол ет сократить такт преобразовани  в 2-3 раза.

Claims (2)

1.Авторское свидетельство СССР

№ 33578,кл. F} 03 К 13/17, 1970,

2.Авторское свидетельство СССР

№ 336798; кл. Н 03 К 13/17, 1970 (прототип)..