SU785897A1 - Ассоциативное запоминающее устройство - Google Patents

Ассоциативное запоминающее устройство Download PDF

Info

Publication number
SU785897A1
SU785897A1 SU772496943A SU2496943A SU785897A1 SU 785897 A1 SU785897 A1 SU 785897A1 SU 772496943 A SU772496943 A SU 772496943A SU 2496943 A SU2496943 A SU 2496943A SU 785897 A1 SU785897 A1 SU 785897A1
Authority
SU
USSR - Soviet Union
Prior art keywords
outputs
information
decoder
trigger
detector
Prior art date
Application number
SU772496943A
Other languages
English (en)
Inventor
Евгений Иванович Ильяшенко
Владимир Федорович Рудаков
Original Assignee
Всесоюзный Институт Научной И Технической Информации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Всесоюзный Институт Научной И Технической Информации filed Critical Всесоюзный Институт Научной И Технической Информации
Priority to SU772496943A priority Critical patent/SU785897A1/ru
Application granted granted Critical
Publication of SU785897A1 publication Critical patent/SU785897A1/ru

Links

Description

I
Изобретение относитс  к области запоминающих устройств.
Известно ассоциативное запоминающее устройство (АЗУ), содержащее матрицу элементов пам ти, формирователи опросного тока, регистры и детекторы 1.
В этом устройстве элементы пам ти помимо собственно функции запоминани  долж ны выполн ть функцию «Неравнозначность (или Равнозначность) над хранимой и опросной информацией. Это значительно усложн ет элемент пам ти и, следовательно, все Ю устройство, и приводит к больщим аппаратурным затратам, при которых использование такого АЗУ (особенно больщого объема) экономически невыгодно.
Из известных устройств наиболее близким техническим решением к изобретению  вл етс  АЗУ, содержащее регистры, подключенные через элементы ИЛИ к дещифратору , элементы пам ти, детекторы, щифратор и блок управлени  2, .5.
Недостатком этого устройства  вл етс  20 больщое количество выходных шин дешифратора (при больщой емкости устройства), а также значительные аппаратурные затраты и сложность самого дешифратора с большим количеством выходных шин, что снижает быстродействие устройства и преп тствует построению АЗУ большого объема.
Целью изобретени   вл етс  повышение быстродействи  и упрощение устройства.
Поставленна  цель достигаетс  тем, что устройство содержит многовходовые элементы И и дополнительные дешифраторы. Входы дешифратора подключены к одним из выходов регистра, другие выходы которого соединены соответственно со входами дополнительных дешифраторов. Выходы дешифраторов подключены к соответствующим входам многовходовых элементов И, выходы которых соединены со входами соответствующих элементов пам ти, выходы которых подключены ко входу детектора.
На фиг. 1 изображена структурна  схема предложенного АЗУ, например емкостью 64 шестиразр дных двоичных числа, содержащего один дополнительный дешифратор; на фиг. 2 а - элемент пам ти дл  ПЗУ, на фиг. 2, б - дл  полупосто нного запоминающего устройства (ПИЗУ); на фиг. 2вдл  оперативного запоминающего устройства (ОЗУ); на фиг. 2, г - вариант элемента пам ти дл  ОЗУ.
Устройство содержит регистр 1, дешифратор 2, дополнительный дешифратор 3, многовходовые элементы И 4, элементы пам ти 5, детектор 6 и блок управлени  7, синхронизируюндий работу всех остальных блоков и элементов устройства.
Выходы дешифратора 2 подключены к одним из выходов регистра 1, другие выходы которого соединены соответственно со входами дополнительного дешифратора 3. Выходы дешифраторов 2 и 3 подключены к соответствующим входам элементов И 4, выходы которых соединены со входами соотзетствуюш ,их элементов пам ти 5, а выходы элементов пам ти 5 соединены со входом детектора 6.
В описанном устройстве факт записи любого шестиразр дного кода отождествл етс  с установкой, например, в единичное состо ние соответствующего элемента пам ти 5.
В зависимости от требований к частоте и продолжительности времени записи элемент пам ти 5 может быть выполнен различными способами.
Если в устройстве допустима однократна  запись (ПЗУ), то элемент па.м ти 5 может быть выполнен в виде усилительного элемента (см. фиг. 2, а), либо перемычки, соедин ющей выход соответствующего элемента И со входом детектора 6 (в последнем случае факт отсутстви  записи может быть представлен отсутствием соответствующего элемента И 4).
Если в устройстве допустима сравнительно редка  и медленна  запись информации (ППЗУ), то элемент пам ти 5 может быть выполнен в виде ключа 8, два выхода которого , соответствующие считыванию и записи , соединены со входами запоминающего элемента 9 (см. фиг. 2,6).
Если в устройстве требуетс  оперативна  перезапись информации (ОЗУ), то ключ 8 может иметь три выхода, соответственно дл  записи, считывани  и избирательного стирани  информации (см. фиг. 2, в), либо ключ 8 может иметь два выхода (один дл  записи, другой дл  считывани  и избирательного стирани  информации), а элемент пам ти выполнен состо щим из триггера 10 и элемента задержки 11 (см. фиг. 2, г). В последнем случае стирающий импульс, поступающий на триггер 10, должен иметь длительность, превышающую врем  задержки в элементе задержки 11. Ключ 8 (см. фиг. 2, б, в, г) управл етс  от блока 7, который может также быть использован и дл  стирани  всей информации в АЗУ. Рассмотрим работу устройства в предположении , что его элементы пам ти выполнены по схеме, изображенной на фиг. 2, г. Устройство может работать в четырех режимах:
режиме записи информации; режиме общего стирани  информации;
режиме избирательного стирани  информации и режиме поиска информации.
При этом предполагаетс , что все триггеры 10 установлены первоначально в нулевое состо ние.
В режиме записи информации в регистр 1 поступает код числа, которое необходимо записать. В соответствии с этим кодом возбуждаетс  один из выходов дешифратора 2 и один из выходов дешифратора 3. На выхо° де единственного элемента И 4, обы входа которого подключены к возбужденным выходам дешифраторов 2 и 3, по вл етс  импульс , который через ключ 8, управл емый блоком 7, поступает на вход 12 триггера 10
и устанавливает его в единичное состо ние. В режиме общего стирани  информации на входы 13 всех триггеров 10 из блока 7 поступает импульс, устанавливающий триггеры 10 в нулевое состо ние.
Режим избирательного стирани  информации отличаетс  от режима записи тем, что с выхода ключа 8 импульс поступает на вход 14 выбранного триггера 10 и устанавливает его в нулевое состо ние. При этом длительность импульса, поступающего на
J триггер 10 от ключа 8, должна быть больше времени задержки элемента 11.
Режим поиска информации. Целью поиска  вл етс  вы снение факта записи в устройстве любого числа из множества, состо щего из чисел О, 1,2, ..., 62, 63 (или 00000000
0 00000001 11111111 - в двоичном коде).
В этом режиме в регистр 1 поступает двоичный код числа, который используетс  в качестве поискового образа. Как и в режиме записи на выходе элемента И 4, соответствующего коду поискового образа, по вл етс  импульс, который через ключ 8 поступает на вход 14 соответстзу1с)щего триггера 10. Если триггер 10 находитс  в единичном состо нии , что соответствует записи кода искомого числа в АЗУ, то он переключаетс 
0 в нулевое состо ние. Импульс, по вл ющийс  на выходе 15 триггера 10, используетс  дл  переключени  детектора 6, установленного в начале поиска в нулевое состо ние в единичное состо ние и возврата в единичное состо ние триггера (через элемент за держки 11). Если триггер 10 находитс  в нулевом состо нии, что соответствует отсутствию записи кода искомого числа в АЗУ, то он не измен ет своего состо ни , также не измен ет своего состо ни  и детектор 6.
Таким образом, детектор 6  вл етс  индикатором , фиксирующим результат поиска. Сигнал с выхода детектора 6 может бы -ь использован, например, дл  обращени  к накопителю 16 (см. фиг. 1), хран щему 5 сопутствующую информацию.
При большом объеме АЗУ шина, соедин юща  выходы триггеров 10, может оказатьс  слишком длинной, что существенно увеличит врем  прохождени  импульса с выхода выбранного триггера 10 на вход детектора 6. При этом целесообразно использовать несколько детекторов (по одному на каждую группу элемечтов И 4).
Обнаружение детектора, зафиксировавшего положительный результат поиска, не представл ет каких-либо трудностей и выполн етс  известными способами 3.
В описанном устройстве по сравнению с прототипом существенно уменьшено количество выходных дешифраторных шин. Уменьшение количества шин имеет принципиальное значение при выполнении предложенного устройства на интегральных схемах.
Кроме того, в предложенном устройстве значительно снижаютс  аппаратурные затраты на дешифрирование (при одной и той же емкости АЗУ).

Claims (3)

1.Крайзмер Л. П., Бородаев Д. А., Гутенмахер Л. И., Кузьмин Б. П. и Смел нский И. Л. Ассоциативные запоминающие устройства. Л., «Энерги , 1967, с. 32-37.
2.Иль шенко Е. И. Рудаков В. Ф. Ассоциативные запоминающие устройства на магнитных элементах. М., «Энерги , 1975, с. 65.
3.Авторское свидетельство СССР по за вке № 2 30439/18-24, кл. G 11 С 15/00, 1976 (прототип).
5S .
SU772496943A 1977-06-15 1977-06-15 Ассоциативное запоминающее устройство SU785897A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772496943A SU785897A1 (ru) 1977-06-15 1977-06-15 Ассоциативное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772496943A SU785897A1 (ru) 1977-06-15 1977-06-15 Ассоциативное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU785897A1 true SU785897A1 (ru) 1980-12-07

Family

ID=20713566

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772496943A SU785897A1 (ru) 1977-06-15 1977-06-15 Ассоциативное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU785897A1 (ru)

Similar Documents

Publication Publication Date Title
SU785897A1 (ru) Ассоциативное запоминающее устройство
SU744728A1 (ru) Ассоциативное запоминающее устройство
SU663113A1 (ru) Двоичный счетчик
GB1005567A (en) Data storage system
SU515154A1 (ru) Буферное запоминающее устройство
SU822297A1 (ru) Устройство дл контрол оперативнойпАМ Ти
SU1765849A1 (ru) Буферное запоминающее устройство
SU708508A1 (ru) Преобразователь код-шим
SU486316A1 (ru) Устройство дл сортировки данных
SU733020A1 (ru) Запоминающее устройство
RU1791809C (ru) Устройство дл ввода информации
SU1065886A1 (ru) Динамическое запоминающее устройство
SU1101894A1 (ru) Динамическое запоминающее устройство с зонами свободной пам ти
SU507897A1 (ru) Запоминающее устройство
SU607283A1 (ru) Устройство дл контрол блоков пам ти
SU802959A1 (ru) Устройство дл сортировки информации
SU497634A1 (ru) Буферное запоминающее устройство
SU450233A1 (ru) Запоминающее устройство
SU1142834A1 (ru) Микропрограммное устройство управлени
SU1149236A1 (ru) Устройство дл ввода информации
SU1485429A1 (ru) Устройство коммутации
SU758162A1 (ru) Устройство управления комплексной системой 1
RU1783529C (ru) Устройство дл контрол программ
SU1173414A1 (ru) Программное устройство управлени
SU1288705A1 (ru) Устройство дл распределени ресурсов пам ти в вычислительном комплексе