SU742945A1 - Параллельное вычислительное устройство дл решени разностных уравнений задач теории пол - Google Patents

Description

Изобретение относитс  к цифровой вычислительной технике.

Известны .цифровые вычислительные устройства, предназначенные дл  решени  разностных уравнений, в которых дл  повышени  производительности используетс  множество параллельно работающих арифметических блоков 1.

Недостатком этих устройств  вл етс  низкое быстродействие. .

Наиболее близкой по технической сущности к предлагаемому устройству  вл етс  цифрова  вычислительна  система дл  решени  разностных уравнений задач теории пол  и арифметических задач, содержаща  блок управлени  и N арифметических блоков,кеикдый из которых содержит сумматор, регистр сдвига и элементы И, ИЛИ, причем управл ющие входы кгивдого арифметического блока соединены с соответствующими выходами блока управлени  2 .

Недостатком известной системы  вл етс  низкое .быстродействие, обусловленное тем, что вычислени  ведутс  последовательно по строкам сеточной области, а также тем, что

в каждом арифметическом блоке в данный момент времени суммируютс  только два аргумента сеточной функции .

Цель изобретени  - повышение быстродействи  цифрового вычислительного устройства при решении разностных уравнений задач теории пол .

Эта цель достигаемс  тем, что в

10 предлагаемом устройстве N арифметических блоков соединены в матрицу, первый, второй, третий, четвертый информационные входы (i,j)-ro арифметического блока соединены соответ15 ственно с информационными выходами (1-1,J)-го, (i,j-l)-ro,(i+l,j)-ro (i,j+l)-ro арифметических блоков; п тый, шестой, седьмой и восьмой информсщионные входы - с информа20 ционными выходами (i-2,j)-ro, (i,j-2)-ro, (i+2,j)-ro и (i,j+2)-ro арифметических блоков; дев тый, дес тый , одиннадцатый и двенадцатый информационные входы - с информа25 ционными выходами (1-1, j-l)-ro (1+1, j-l)-ro, (1+1, j+l)-ro и (i-l,j+l)-ro арифметических блоков, причем в каждый арифметический блок введены дополнительно второй,тре30

тйй и четвертый регистры сдвига и дополнительный сумматор} первый, второй, третий, четвертый, п тый и шестой входы сумматора соединены соответственно с выходами первого, второго, третьего, четвертого, п того и шестого элементов ИЛИ; первый , второй и третий входы первого элемента ИЛИ подключены соответственно через первый, п тый и дев тый элементы И к первому, п тому и дев тому входам арифметического блока первЫй , второй и третий входы второго элемента ИЛИ - через второй, шестой и дес тый элементы И - ко второму, шесто и дес тому информационным входам арифметического блока, первый , второй и третий входы третьего элемента ИЛИ - через третий, седьмой и одиннадцатый элементы И - к третьему , седьмому и одиннадцатому информационным входам арифметического блока, первый, второй и третий входы четвертого элемента ИЛИ - через четвертый , восьмой и двенадцатый элементы И - к четвертому, восьмому и двенадцатому информационным входам арифметического блока; выходы первого, второго, третьего, четвертого и п того разр дов первого регистра сдвига подключены соответственно через тринадцатый, четырнадцатый, п тнадцатый , шестнадцатый и семнадцатый элементы И к четвертым входам первого , второго, третьего, четвертого элементов ИЛИ и к третьему входу п того элемента ИЛИ, кроме того, второй и первый входы п того элемента ИЛИ соединены через восемнадцатый и дев тнадцатый элементы И соответственно с инверсными выходами второго и четвертого регистров сдвига , а первый и второй входы шестого элемента ИЛИ соединены через двадцать первый и двадцатый элементы И соответственно с пр мым выходом второго регистра сдвига и с инверсным выходом третьего регистра сдвига; первый вход дополнительного сумматора соединен через двадцать второй элемент И с выходом сумматора, а второй вход дополнительного сумматора через двадцать третий элемент И - с инверсным выходом второго регистра сдвига, выход дополнительного сумматора - с управл ющим выходом арифметического блока, а выход сумматора подключен через двадцать Четвертый элемент И ко входу первого регистра сдвига и через двадцать восьмой элемент И - к первому входу Седьмого элемента ИЛИ,пр мой выход второго регистра сдвига подключен Через двадцать шестой элемент И ко входу четвертого регистра сдвига И через двадцать седьмой элемент И ко второму входу седьмого элемента ИЛИ, а третий вход седьмого элемента ИЛИ соединен через двадцать

дев тый элемент И с тринадцатьил. информационным входом арифметического блока, а также через двадцать п тый элемент И со входом третьего регистра сдвига, выход седьмого элемента ИЛИ соединен со входом второго регистра сдвига, а также с информационным выходом арифметического блока , управл ющие входы всех элементов И и регистров сдвига соединены

с соответствующими управл ющими входами арифметического блока.

На фиг. 1 приведена блок-схема устройства; на фиг, 2 - схема арифметических блоков.Устройство содержит универсашьную вычислительную машину 1, параллельное вычислительное устройство 2 дл  решени  разностных управлений задач теории пол , которое содержит блок 3 управлени  и матрицу N арифметических блоков 4, вычислительное устройство 2 соединено с цифровой вычислительной машиной 1 каналом св зи 5.

Каждый арифметический блок

(фиг.2) содержит регистры сдвига 6-9, дополнительный сумматор 10, .сумматор 11, элементы 12-18 ИЛИ и элементы 19-47 И.

Работа устройства заключаетс  в

аппаратной реализации решени  разностных уравнений Пуансона:

-i,.i,..f

35 --,,.--,n,-,i,..,i

(1)

i,i -evuHj 4,о - ,о} Ц-. ,W-H

где и ,j - заданные значени  правой части и граничных функций .

Устройство работает следующим образом.

В соответствии с методом верхней релаксации с шахматной упор доченностью узлов все арифметические блоки 4 параллельного вычислительного устройства 2 разбиваютс  на четыре множества:

О. - АУ в узлах с четными значени  i+j.

И. - АУ в узлах с нечетными значени ми i+j.

ft - АУ в узлах с четными i , j ,

1+четно .

дл  которых

IV,

ftj АУ в узлах с четными i,j.

i±i

нечетно.

дл  которых

2,

ь. J J Множество SI -51.,«Q.,, о

ет | УСтую сетку, множество «if-ч.-Vsi вспомогательную редкую сетку.

Перед началом вычислений в регистры сдвига 7 всех арифметических блоков засылаютс  значени  правых частей разностных уравнений, а в регистры сдвига 6 граничных узлов значени  граничных функций. Решение задачи делитс  на следую щие этапы: . А. Решение разностных уравнений на редкой сетке с помощью итерацион ного процесса: , H-n.Uj, п и и h. 4 , i4i2,,j+2 ..).v{;., (2) j дл  upesi. t/ T i i ::;vc/ s:. ),i (з дл  (i,j). Б. Вычисление начальных приближе ний дл  узлов густой сетки с помощь интерпол ции: .,,i,,.jH-2f,-.i) дл  (i,j) /л «f .,r.-,.i), ,5 ДЛЯ (i,j)6Sl. В. Решение разностных уравнений на густой сетке с помощью интерацио ного процесса: 1«.Х;-К,ХкЧгЧ Ж ) дл  (.i,j)esi,. .yj/- v, v,M . -4W .-f V i,j 4 V1-,ГЧ,, .j i.jj дл  (i,j)en. Г. Комбинаци  разностных решений узлов редкой сетки: .С. в. дл  (i,j) д. Вычисление точных значений дл  остальных узлов густой сетки с помощью интерпол ции по формулам (4) и (5)„ Указанные вычислени  выполн ютс в параллельном вычислительном устройстве 2 следующим образом. А. В каждый из арифметических блоков 4 множества узлов Л подаютс  из блока управлени  3 разрешаю щие сигналы на элементы 23-26 И. Этим обеспечиваютс  соединени , не обходимые дл  того, чтобы на первые четыре входа сумматора 11 поступали p...2,..j:.... i Ча Одновременно в эти арифмети ческие блоки подаютс  разрешающие сигналы на элементы 36 и 39 И, которые обеспечивают соответственно поступление учетверенных (например,предварительным сдвигом влево на два разр да ) значений - с инверсного выхода регистра сдвига 6 и - с инверсного выхода регистра сдвига 7 на п тый и шестой входы сумматора 11. Кроме того , на элемент 40 И подаетс  сигНал , разрешающий запись результата с выхода сумматора 11 на регистр сдвига 9. На элементы 42 И всех арифметических блоков множества узлов S1 подаетс  сигнал, разрешающий регенерацию содержимого регистров сдвига 6. После этих подготовительных действий из блока управлени  3 подаетс  сери  из Р импульсов сдвига (Р - разр дность переменных) на ре-гистры сдвига б всех арифметических блоков множества узлов ft и на регистры сдвига 6,7 и 9 всех арифметических .блоков множества узлов Si . В результате в каждом арифме-т тическом блоке множества узлов И. вычисл етс  и записываетс  в регистр сдвига 9 выражение, заключенное в скобки в формуле (2). Данное вычисление  вл етс  первой фазой итерации. Затем начинаетс  втора  фаза итерации . При этом блок управлени  3 в каждом арифметическом блоке множества О. , снимает разрешающие сигналы со всех элементов И, работающих во врем  выполнени  первой фазы,подает разрешающие сигнгшы на элементы 38 и 41 И и, кроме того, подает на элементы 31-35 И, сигналы, соответствующие значени м разр дов множител  -х ( U)- параметр релаксации). После этих подготовительных действий подаетс  сери  изР импульсов сдвига на регистры сдвига б и 9 всех арифметических блоков множества С. При этом на первые п ть входов сумматора 11 подаетс  (со сдвигом соответственно на один, два, три, четыре и п ть разр дов) вычисленное в первой фазеВыражение (в скобке), причем поступление этих величин управл етс  значени ми разр дов множител  -j- (О или i) . В результате на выходе- сумматора 11 образуетс  произведение скобки на множитель . Так как на шестой вход сумматора 11 через элемент 38 И поступает значение . с пр мого вьлхода регистра сдвига бр то одновременно с вычислением указанного произведени  происходит сложение этого произведени  с переменной УД « Результат - новое значение переменной - (формула (2) через элементы 41 И, 18 ИЛИ поступает в регистр сдвига 6, замеща  . его прежнее содержимое -

Вычислени  по формуле (3) производ тс  аналогично, но при этом,, арифметические блоки множеств ft и

мен ютс  рол ми,

Проверка услови  окончани  итерационного процесса

9.

производитс  с помощью дополнительного сумматора 10. Если во врем  выполнени  второй фазы итерации подать разрешающие сигналы на элементы 46 и 47 И, то на первый вход сумматора 10 будут поступать последовательнЬ (начина  с младшего) разр ды Ц , а на второй - также последовательно , но в обратном коде, разр ды 13 . Значит, на выходу сумматора 10 оёразуетс  разность -Uy.,-. При 2 - 2 условие окончани  итерационного процесса (9) выполнитс  тода , когда старшие Р-г разр дов это разности равны нулю. Дл  проверки услови  (9) подаютс  на элементы 46 и 47 И всех арифметических блоков данного множества разрешающие сигналы с задержкой на г тактов относительно начала второй фазы. Если сигналы на выходах 62 всех арифметических блоков данного множества нулевые , итерационный процесс окончен.

Полученные значени  переменных и записываютс  в регистры сдвига 8, дл  этого в каждый арифметический блок множества i из блока управлени  3 подаетс  разрешающий сигнал на элемент +3 И и Р импульсов сдвига на регистры сдвига 6 и 8

Б. В каждый из арифметических блоков 4 множества ,/fl- подаютс  из блока управлени  3 разрешающие сигналы на элементы 27-30 И. Одновременно в эти арифметические блоки подаютс  разрешающие сигналы на элементы 39 И и +1 И. Потом из блока управлени  3 подаютс  Р имг пульсов сдвига на регистры сдвига

6всех арифметических блоков множества О. и на регистры сдвига 6 и

7множества , ( 51. , таким образом в каждом арифметическом блоке множества Sitj / О. вычисл етс  и записываетс  в регистры сдвига 6 выражение , заключенное в скобки в формуле (4).Затем выполн етс  деление

на 4 (например, путем сдвига вправо на два разр да) . В результате в „. регистрах сдвига 6 множества S1 /51 образуютс  начальные приближени 

°,J-Далее начинаетс  интерпол ци 

в узлах множества Л по формуле (5). Дл  этого в каждый арифметический блок данного множества подаютс  разрешающие сигналы на элементы 19-22 И, чтобы на первые четыре входа сумматора 11 поступали

переменные , и U,.,,U°,,,,, U ,,,. Одновременно в эти арифметические блоки подаютс  разрешающие сигналы на элемент 39 И, через который поступает с инверсного выхода регистра сдвига 7 на шестой вход сумматора 11. Сложение выполн етс  с помощью серии импульсов сдвига, подаваемых на регистры сдвига 6 множества 51 и регистры 6 и 7 мноQ жества Sl. После делени  на 4 в регистрах 6 множества О. образуютс  начальные приближени  и° : В. В каждый из арифметических блоков множества узлов подаютс  разрешающие сигналы на элементы 19-22 И дл  поступлени  переменных ,i.W.i-i.,j и ,,,, . Одновременно в эти арифметические блоки подаютс  разрешающие сигналы. на элементы И 36 и 39 (дл  подачи

0 переменных - 4vA и ,j ) и на элемент 40 И (дл  записи промежуточного результата на регистр 9) .,

Далее выполн ютс  перва  и втора  фазы итерации (этап А).

5 Результат - новое значение переменной (см. формулу (6)) - оказываетс  в регистре б.

Вычислени  по формуле (7) производ тс  аналогично, но при этом

0 арифметические блоки множеств 5.;J и 51 мен ютс  рол ми.

На этом заканчиваетс  выполнение одной итерации на густой сетке. Проверка условий окончани  итерационного процесса производитс  так же, как описано выше (этап А). Если процесс не окончен, вычислени  по формулам (6) и (7) повтор ютс  (в противном случае устройство управп лени  3 переходит к выполнению этапа Г) .

Г. в каждый арифметический блок множества узлов О. подаютс  разрешающие сигналы на элементы 38, 37 и

- 40 И дл  поступлени  соответственно учетверенного (например, предварительным сдвигом влево на два разр да ) значени  с пр мого выхода )егистра б на шестой вход сумматора 11, значени  иЯ- - с инверсного

0 выхода регистра 8 на п тый вход сумматора 11 и записи результата с выхода сумматора 11 в регистр 9.

Затем подаетс  сери  из Р импульсов сдвига дл  вычислени  и записи

5 в регистр 9 разности, заключенной в скобки в формуле (8). После этого блок управлени  3 снижает разрешающие сигналы с элементов 38, 37 и 40 И, подает разрешающие сигнгшы на элемент 41 И и, кроме того, подает

на элементы 31-35 И сигналы, соответствующие значени м разр дов множител  4,- Затем выполн етс  умножение так, как описано аыше (этап А).

5 В результате в регистре 6 АУ множества образуетс  комбинаци  разностных решений ,: в соответствии с формулой (8).

Д Вычислени  выполн ютс  так же, как было описано выше дл  этапа Б.

По окончании этапа Д в регистрах 6 всех арифметических блоков вычислительного устройства 2 наход тс  результирующие значени  переменных UYJ , которые и составл ют решение задачи.

Использование регистров сдвига с последовательным доступом и последовательных сумматоров существенно уменьшает стоимость арифметического блока 4. Кроме того, облегчаетс  реализаци  параллельного вычислительного устройства 2, так как обмен информацией между арифметическими блоками производитс  последовательным кодом, что позвол ет значительно уменьшить количество соединительных каналов. Это обсто тельство особенно важно при реализации арифметических блоков 4 в виде микропроцессоров на БИС, имеющих жесткие ограничени  по числу вводов.

Claims (2)

1.WLrsching t З.Е. Nova: а list .orientea computer, - Datamation

1966 r, 12.

2.Авторское свидетельство СССР 412605, кл. G 06 F 15/16, 1975 (прототип).