SU736098A1 - Устройство дл вычитани - Google Patents

Description

Изобретение относитс  к вычислительной технике и предназначено дл  вычитани  двух чисел.

Известны устройства дл  вычитани , содержащие два регистра (уменьшаемого и вычитаемого) и одноразр дный вычитатель 1.

Недостаток таких устройств - сложность реализации вычитател .

Известны более простые устройства дл  вычитани , в которых отсутствует вычитатель, а функцию вычитани  выполн ют одноразр дный сумматор на три входа и два триггера 2.

Недостаток этих устройств - относительна  сложность схемы сумматора на три входа.

Наиболее близким к предлагаемому  вл етс  устройство дл  вычитани , содержащее два регистра и два триггера , первый из которы.х соединен нулезым вводом с шиной сброса, единичным входом с выходом первого элемента задержки, единичным выходом с первым входом первого элемента И, соединенного вторым входом с выходом первого регистра, соединенного входом с выходом первого элемента И, причем нулевой выход первого триггера соединен с первым входом второго элемента И, соединенного вторым входом с выходом первого регистра и выходом - с входом первого эле-, мента задержки и единичным входом второго триггера, соединенного нулевым входом с выходом второго элемента задержки,соединенного входом с выходом первого элемента ИЛИ,соединен10 ного первым входом с шиной сброба и вторым входом - с выходом Второго регистра, входом инвертора и первым входом третьего элемента И, соединенного вторым входом с нулевым выходом

15 второго триггера, соединеного единичным выходом с первым входом четвер- . того элемента И, соединенного вторым входом с выходом инвертора и выходом - с первьам входом второго

2Q элемента ИЛИ, соединенного вторым входом с выходом третьего элемента И и выходом - со входом второго регистра 3) ,

25

Недостатком такого устройства  вл етс  его относительно невысокое 1 быстродействие вследствие задержки на один цикл каждой единицы вычитаемого во втором триггере. Наличие второго триггера в составе устройст ва также приводит к его усложнению. Цель изобретени  - повышение быстродействи  и упрощение устройства Поставленна  цель достигаетс  тем, что в устройстве дл  вычитани  содержащем дварегистра, триггер, элементы И, ИЛИ и НЕ, причем вход . первого регистра подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И и выходом первого регистра, вторые входы первого и второго элементов И подключены к еди ничному и нулевому выходам триггера соответственно, выход второго элемента И через первый элемент задержки подключен к единичному входу триггера, входы первого элемента ИЛИ подключены к выходам третьего и чет; вертого элементов И, а выход - ко входу второго регистра, выход которо го подключен к первым входам третьег элемента И и второго элемента ИЛИ и входу - элемента НЕ, выход которого подключен к первому входу четвертого элемента И, второй вход второго элемента ИЛИ подключен к шине сброса, а выход - ко входу второго элемента задержки, выход второго элемента задержки подключен к нулевому входу триггера, нулевой и единичный выходы которого подключены ко вторым входам третьего и четвертого элементов И соответственно. На .чертеже представлена функциональна  схема предлагаемого устройства . Устройство дл  вычитани  содержи два регистра 1 и 2, триггер 3, четыр двухвходных элемента И 4-7, два двух входных элемента ИЛИ 8 и 9, элемент НЕ 10, дпа элемента 11 и 12 задержк шину 13 сброса. Триггер 3 соединен единичным выходом с входом элемента И 4 и входо элемента И 7, нулевым выходом - с входом элемента И 5 и входом элемен И б, единичным входом - с выходом эл мента 11 задержки, нулевым входом - с выходом элемента задержки 12. Регистр 1 подключен входом к выходу элемента И 4, выходом - к другим входам элементов И 4 и 5, Выход регистра 2 подключен к входам элементовИ б, ИЛИ и к входу элемента НЕ ДО, соединенного выходом с входом элемента И 7. Выходы элементов 7 подключены ко входам элемента ИЛИ 8, соединенного выходом со входом регистра 2. Выход элемента И 5 подключен к ходу элемента 11 задержки. Вход эл мента 12 задержки подключен к выход элемента ИЛИ 9, соединенного другим входом с шиной 13 сброса. Устройство дл  вычитани  ра&зтае с ледующим образом. В исходном состо нии триггер 3 станавливаетс  в нулевое состо ние игналом, поступающим по шине 13 броса. В регистр 1 по синхронизирующим мпульсам тактовой частоты последовательно , начина  с младших разр дов, записываетс  двоичный код вычитаемого . В регистр 2 двоичный код уменьаемого заноситс  по синхронизируюдим импульсам, задержанным на полпеиода относительно синхронизирующих мпульсов регистра 1. На шину 13 сброса поступает сери  временных сигналов, совпадающа  по времени с моментами считывани , с выхода регистра 2 последнего п-го азр да. Двоичные коды вычитаемого считыаю .тс  с выхода регистра 1 последоваельно , начина  с младшего разр да. Так как в исходном состо нии триггер 3 находитс  в нулевом состо нии, то элемент И б открыт его нулевым выходом, а элемент И 7 закрыт его единичным выходом. С выхода регистра 2 считываетс  последовательно, на;чина  с младшего разр да, двоичный код уменьшаемого, который через элемент И 6, открытый нулевым выходом триггера 3, и элемент ИЛИ 8 поступает на вход регистра 2. Таким образом, младшие разр ды уменьшаемого переписываютс  без изменени  с выхода регистра 1 на его вход до тех пор, пока триггер 3 не перейдет в единичное состо ние. Триггер 3 устанавливаетс  в единичное состо ние первой младшей единицей двоичного кода вычитаемого, котора  с выхода регистра 1 через элемент И 5, открытый нулевым выходом триггера 3, поступает на единичный вход триггера 3 через элемент 11 задержки, В результате триггер 3 перейдет в единичное состо ние только после окончани  действи  импульса единицы вычитаемого на выходе регистра 1. Этим обеспечиваетс  стирание первой единицы кода вычитаемого с помощью элемента И 4, закрытого единичным выходом триггера 3. После перехода триггера 3 в единичное состо ние элементы И 5 и 6 закрываютс  нулевым выходом триггера 3, а элементы И 4 и 7 открываютс  единичным выходом триггера 3. В результате инвертированный с помощью элемента НЕ 10 двоичный код уменьшаемого поступает через элементы И 7 и ИЛИ 8 на вход регистра 2, а двоичный код вычитаемого переписываетс  без изменени  через элемент И 4 с выхода регистра 1 на его вход. Так будет продолжатьс  до тех пор, пока на выходе регистра 2 не по вл етс  импульс двоичного кода уменьшаемого, который через элемен

ИЛИ 9 и элемент 12 задержки поступает на нулевой вход триггера 3. Элемент 12 задержки задерживает импульс единицы уменьшаемого на врем  его действи  на выходе регистра 2, Этим обеспечиваетс  инвертированиеединицы двоичного кода уменьшаемого с помощью элемента НЕ 10 и элемента И 7, открытого единичным выходом триггера 3.

После перевода триггера 3 в нулевое состо ние единичным кодом уменьшаемого элементы И 4 и 7 закрывавэтс  единичным выходом триггера 3, а элементы И 5 и 6 открываютс  нулевым ВЫ ходом триггера 3. В результате двоичный код уменьшаемого с выхода регистра 2 через элементы И б и ИЛИ 8 начинает переписыватьс  в регистр 2 без изменени  до тех пор, пока триггер 3 не перейдет в единичное состо ние .

Триггер 3 переводитс  в единичное состо ние первой (после установки триггера 3 в нулевое состо ние) единицей кода вычитаемого, котора  с выхода регистра 1 через элемент И 5, открытый нулевым выходом триггера 3, поступает на единичный вход триггера 3 спуст  врем  задержки элемента 11, Эта единица кода вычитаемого на вход регистра 1 не поступает,так как элемент И 4 закрыт единичным выходом триггера 3.

После перехода триггера 3 в единичное состо ние вновь элементы И 5 и б закрываютс , а элементы и 4 и 7 открываютс . Инвертированный код уменьшаемого с выхода элемента НЕ 10 через элементы И 7 и ИЛИ 8 записываетс  в регистр 2, а двоичный код вычитаемого с выхода регистра 1 переписываетс  без изменени  в регистр 1 через элемент И 4,

Дальнейша  работа устройства аналогична . При нулевом состо нии триггера 3 двоичный код уменьшаемого переписываетс  без изменени  в регистр 2, а при единичном состо нии триггера 3 в регистр 2 поступает инвертированный код уменьшаемого,

В единичное состо ние триггер 3 перевод т единицы кода вычитаемого, которые стираютс  с помощью элемента И 4 ,

В нулевое состо ние триггер 3 устанавливают либо единицы кода уменьшаемого, считываемые с выхода регистра 2, либо в конце цикла ьычислений импульсы, поступающие по шине 13 сброса.

Один цикл вычислений занимает врем  перезаписи всех .. п-разр дов двоичного кода уменьшаемого с выхода регистра 2 на его вход и двоичного кода вычитаемого с выхода регистра 1 на его вход.

Максимальное врем  вычислений в предложенном устро йстве дл  вычитани  занимает два цикла, во втором цикле обрабатываютс  всё единицы кода вычитаемого не стертые в первом ци кле.

Вычислени  заканчиваютс  после с обнулени  содержимого регистра 1 автоматически .

Если уменьшаемое меньше вычитаемого/разность фиксируетс  в дополнительном коде.

Q П р и м-е р 1, Требуетс  вычислить разность 845-446 399.

Двоичный код вычитаемого Хо 0.00110111110 (точкой отделен знаковый разр д) записываетс  в .регистр 1, а двоичный код уменьшаемо5 го YO 0.01101001101 - в регистр 2, Двоичный код уменьшаемого остаетс  без изменени  до первой младшей единицы вычитаемого, начина  с которой инвертируетс  до первой едини0 цы уменьшаемого, затем оп ть код уменьшаемого остаетс  без изменени  до следующей ед11ницы вычитаемого, начина  с которой код уменьшаемого инвертируетс  и т.д. Единицы кода вы5 читаемого, начина  с которых код

уменьшаемого инвертируетс , стираютс  ,

Таким образом, после первого цикла вычислений имеем

30Х, 0,0013,0111110

Y о.оаТПГо Ш

Y, 0.01010110011 X, 0,00100100100 в коде BbT4HTaeNioro подчеркнуты 35 единицы, начина  с которых происходит ин вертирование кода уменьшаемого а в коде уменьшаемого подчеркнуты разр ды подлежащие инвертированию. Подчеркнутые е.диницы в коде вычитаеМО го стираютс .

40

Во втором цикле вычислений получим окончательный результат

К,, 0.00100100,00 У; 0. ОПДЮДрд.Ц УЛ 0.00110001111 Х 0.00000000000

Пример 2. Требуетс  вычислить разность 446-845 -399.

Результат получаем в дополнительном коде после первого цикла вычислений

Хо 0.01101001101

1а- 212Ш21Ш2 У, 0.11001110001 X, 0,00000000000

в данном случае триггер 3 сбрасываетс  в нулевое состо ние в конце цикла временным сигналом, поступающим по шине 5.3 сброса через элемент ИЛИ 9 и элемент 12 задержки на нулевой вход триггера 3.

Пример 3 Требуетс  вычислить разносгь (-845)-{446) 1291. В этом случае уменьшаемое записыва-етс  в регистр 2 в дополнительном коде.

После первого цикла вычислений имеем

O.OOllOillllO l .TUtPloTrffUTl

1 .01100001101 0,00000011000

После второго цикла вычислений получим результат в дополнительном коде

Х| 0.00000011000 .01ТШГСГОТ101

Уг 1,01011110101

Xj О.ООООООООООО

Пример 4. Требуетс  вычислить разность 845 - (-446) 12 В этом случае вычитаемое записываетс  в регистр 1 Б дополнительном коде.

После первого цикла вычислений имеем

Хо 1.11001000010

YO oTSliolooiTcioi

1,10100001011 1,00000000000

X,

После второго цикла вычислений получаем окончательный результат

Х| 1.00000000000 YI О0001011 Yg ОЛ0100001011 Xg 0.00000000000

Как видно из примеров, знаковый разр д уменьшаемого и вычитаемого обрабатываетс  наравне с другими разр дами кодов.

Быстродействие предложенного устройства дл  вычитани  значительно выше, чем в известном, в котором количество циклов вычислений равно количеству единиц п кода вычитаемог

В предложенном устройстве дл  вычитани  максимальное количество циклов вычислений равно двум, Следовате .льно, достигнут эффект увеличени  быстродействи  в п,/2 раза Например , эффект увеличени  быстродействи  в 10 раз достигаетс  при п

20, т.е. при двадцатиразр дных кодах вычитаемого.

Кроме того, схемна  реализаци  предложенного устройства дл  вычитани  проще, так как требует на один триггер меньше, чем известное.

Claims (3)

1.Справочник по цифровой вычистштельной технике. Под ред, Б.И. М.алиновского Киев, Техника, 1974 с„ 188 , рис. 5,266,

2.Авторское свидетельство СССР 435523, кло G 06 Р 7/385, 1972.

3.Авторское свидетельство СССР ,по за вке № 2500770/18-24,

кл. G Об F 7/385, 1977 (прототип).