SU546933A1 - Запоминающее устройство - Google Patents

Description

устройства, второй выход блока декодировани  соединен со входом блока регистрации отказов, выход которого подключен ко входу блока задани  номера замен ющей  чейки пам ти накопител , выходы которого соединены со вторыми управл ющими входами коммутаторов.

На чертеже показана функциональна  схема предлагаемого устройства.

Оно содержит информационные шины 1, подключенные к одним входам элементов ИЛИ 2, выходы которых подключены к информационным входам регистра слова 3, а выходы последнего к информационным входам блока кодировани  4, выходы которого подключены к одним из входов коммутатора 5. Его выходы подключены к первым входам элементов И 6, вторые входы которых подключены к выходу генератора синхроимпульсов 7. Выходы элементов И 6 св заны с информационными входами накопител  8, содержащего л сдвиговых регистров  чеек, управл ющие входы которых подключены к выходу генератора синхроимпульсов 7.

Выходы накопител  8 подсоединены к одним из входов коммутатора 9, а его выходы подключены к информационным входам блока декодировани  10, первые выходы которого св заны со вторыми входами элементов ИЛИ 2. Вторые выходы блока декодировани  10 подсоединены ко входам блока регистрации отказов 11, а третьи выходы - к другим входам коммутаторов 5 и 9. Выходы блока регистрации отказов И соединены с одними входами блока задани  номера замен ющей  чейки пам ти 12 накопител , выходы которого подключены к управл ющим входам коммутаторов 5 и 9. Иервый выход блока управлени  13 св зан с соответствующим входом адресного блока 14, а вторые выходы блока управлени  13 св заны с управл ющими входами блока кодировани  4, коммутаторов 5, 9, блока декодировани  10, блока регистрации отказов 11, блока задани  номера замен ющей  чейки пам ти 12. Блок управлени  13 имеет также входы 15, 16 .{начало операции и код операции соответственно) и выход 17 (конец операции).

Второй вход адресного блока 14 св зан с адресными шинами 18 устройства, а третий вход с выходом генератора синхроимпульсов 7. Выход адресного блока 14 подключен к управл ющему входу регистра слова 3, выходы которого подключены также к выходным информационным шинам 19 устройства .

Информационное слово поступает на входы 1 и через элементы ИЛИ 2 записываетс  в ре-гистр слова 3, а с выходов последнего поступает на блок кодировани  4 или на выходы 19. В блоке кодировани  4 в соответствии с информационными разр дами происходит образование контрольных разр дов. Через коммутатор 5 и элементы И 6 слово постуиает на сдвиговые регистры накоиител  8. Импульсы,

постАпившие от генератора синхроимпульсов 7 па сдвигающие пепи регистров накопител  8, осуществл ют синфазный и синхронный сдвиг информации.

Содержание каждого сдвигового регистра соответствует одному разр ду всех слов, т. е. происходит прфаллельна  запись, сдвиг и считывание слов. С выходов регистров через коммутатор 9 слово поступает ка блок декодировани  10, а потом перезаписываетс  в регистр слова 3. В блоке регистрации отказов 11 фиксируетс  число обнаружеиных ошибок в каждом регистре и достижение определенного, наперед заданного числа, свидетельствует о по влении отказа в регистре. При этом происходит замена этого же регистра при иомощи блока задани  номера замен ющей  чейки пам ти 12. Принцип замены состоит в том, что при отказе t-ro регистра накопител  8, информаци  пересылаетс  в самый младший исправно работающий регистр, а его информаци  автоматически стираетс . Коммутаторы 5 и 9 подключают блок кодировани  4 и блок декодировани  10 только к исправно работаюи им регистрам накопител  8. Блок управлени  синхронизирует рабогу всего устройства.

Таким образом, описываемое запоминающее устройство выполн ет те же функции, что и известное, но  вл етс  более надежным в раз при незначительных дополнительных аппаратурных затратах, что приводит к повышению его технико-экономической эффективности по сравнению с прототипом во столько же раз.

Claims (2)

1.За вка Франции № 2206559, кл. G ПС 19/00, 12.07.74.

2.Патент США Л 3735361, кл. 340-172,5, 22.05.73 (прототип).