SU444240A1 - Буферное запоминающее устройство - Google Patents

Description

1

Известно буферное запоминающее устройство , содержащее накопители, входы которых подключены к дешифратору адреса, а выходы- к одним входам схем выделени  сигналов , коммутатор, выходы которого подсоединены к входам дешифратора адреса, а первые входы - к одному из датчиков адреса, делители частоты, схемы формировани  контрольных символов, ключевые схемы, входы которых соединены с шинами обращени , схемы выделени  сигналов.

Цель изобретени  - увеличение эффективности емкости устройства.

Предлагаемое буферное запоминающее устройство отличаетс  от известного тем, что в него введены инверторы по количеству выходов датчика адреса, входы которых подключены к выходам другого датчика адреса, а выходы- ко вторым входам коммутатора, схемы «ИЛИ, одни входы которых подсоединены соответственно к выходам ключевых схем и к входным щинам устройства, другие входы - к выходам делителей частоты и схем формировани  контрольных символов, а выходы - к входам датчиков адреса и накопителей, выходы делителей частоты подключены соответственно к входам схем формировани  контрольных символов и к входам схем выделени  сигналов , выходы которых подсоединены к выходным шинам устройства.

На фиг. 1 изображена блок-схема буферного запоминающего устройства последовательного действи ; на фиг. 2, показано расположение информационных и проверочных сигналов в

двух накопител х.

Устройство содерлчит накопители 1 и 2, дешифратор адреса 3, коммутатор 4, датчики адреса 5, схемы формировани  контрольных символов 6 делители частоты 7, инвертор 8 -по

количеству выходов датчика адреса, схемы «ИЛИ 9, схемы выделени  сигналов 10, поступающих из накопителей, ключевые схемы 11. Входы накопителей 1 и 2 подключены к выходам дешифратора адреса 3, входы которого соединены с выходами коммутатора 4. Первые входы 12 коммутатора 4 подключены к выходам одного из датчиков адреса 5, вторые входы 13 - к выходам инверторов 8, входы которых подсоединены к выходам другого датчика адреса 5. Входы ключевых схем 11 соединены с шинами обран;енн  14. Входы 15 и 16 схем «ИЛИ 9 подключены соответственно к выходам ключевых схем 11 и к входным шинам

устройства 17, входы 18 и 19-к выходам делителей частоты 7 и схем формировани  контрольных символов 6, соответственно, а выходы - к входам датчиков адреса 5 и накопителей 1 и 2. Выходы делителей частоты 7 подключены к входам схем формировани  контрольных символов 6 и к входам 20 схем выделени  сигналов 10, выходы которых подсоединены к выходным шинам 21 устройства. Другие входы схем выделени  сигналов св заны с выходами накопителей 1 и 2 и шинами обращени  14.

Устройство работает следуюидим образом.

При записи информации в накопитель 1 сигналы обращени  с частотой FI поступают на щину 14 и через схему 11 и 9 проход т на вход датчика адреса 5, который с каждым сигналом, поступающим на его вход, формирует код адреса . Код адреса через коммутатор 4 передаетс  в дешифратор 5, который обеспечивает выбор  чейки па.м ти в накопителе 1.

Информаци  содержаща с  в  чейках пам ти того же адреса накопител  2 перезаписываетс  по цепи регенерации (на чертеже не показана).

По выбранному адресу осуществл етс  запись информационных символов в накопитель 1 и контрольных символов в накопитель 2 (один раз за п тактов обращени  к первому накопителю, где п - количество информационных символов, преход щеес  на один контрольный ). Каждый такт обращени  по частоте F, сопровождаетс  тактом обращепи  по частоте F, который не поступает на вход датчика адреса 5 накопител  2, а поступает через делитель 7 на вход датчика адреса 5 накопител  1 и производит в нем схему кода адреса, по которому запись информации в накопитель 1 не производитс .

Таким образом, в накопителе 1 остаютс  незаполненные  чейки через каждые п заполненных  чеек.

Обращение к накопителю 2 осуществл етс  аналогично по частоте РЧ. При этом предварительно мен етс  положение ключевых схем 11 и контактов коммутатора 4 на противоположное . Отличие заключаетс  в том, что за счет включени  инверторов 8 к выходам датчика адреса 5 накопител  2 выборка  чееК пам ти в пакопителе идет в поеледовательности обратной , чем в первом случае.

При работе устройства информаци  в накопител х 1 и 2 располагаетс , как показано на фиг. 2. На ней знаком «- обозначено расположение информационных и контрольных символов в одном накопителе, а знаком «-|- - расположение информационных и контрольных символов в другом накопителе. Стрелки 22 указывают последовательность выборки  чеек пам ти при вводе и выводе информационных

и контрольных символов из соответствующих

накопителей.

Дл  того, чтобы расположение информационных и контрольных символов и накопител х

осуществл лось в соответствии с фиг. 2, т. е. не проиеходило наложени  информационных символов одного накопител  на контрольные символы информации,хран щейс  в другом накопителе, должно соблюдатьс  условие установки начальных адресов в датчиках кода адреса . Если емкость каждого из накопителей кратна величине (), то за начальный адрес в каждом из датчиков кода адреса следует прин ть код, соответствующий второй  чейКе пам ти в накопителе 1. Очевидно, что этот код с учетом инверсии будет соответствовать предпоследней  чейке нам ти в накопителе 2.

Считывание информационных и контрольных еимволов из накопителей осуществл етс  по соответствующим сигналам, обращени  в пор дке, аналогичном режиму записи.

При этом в зависимости от обращени  на схему выделени  сигналов, поступающих из накопител , подаютс  стробирующие импульсы , «прив занные к сигналам обращени . Информаци , считанна  из накопител , к которому обращение не производитс , перезаписываетс  по цепи регенерации (на чертеже не показана ). При этом не перезаписываетс  содержимое  чеек нам ти, соответствующих каждому п сигналу обращени  к выбранному накопителю .

Предмет изобретени 

Буферное запоминающее устройство, содержащее накопители, входы которых подключены к дешифратору адреса, а выходы - к одним входам схем выделени  сигналов, коммутатор , выходы Которого подсоединены к входам дещифратора адреса, а первые входы - к одному из датчиков адреса, делители частоты , схемы формировани  контрольных символов , ключевые схемы, входы которых соединены с шинами обращени , схемы выделени  сигналов, отличающеес  тем, что, с целью увеличени  эффективной емкости устройства , оно содержит инверторы по количеству выходов датчика адреса, входы которых подключены К выходам другого датчика адреса, а выходы - к вторым входам коммутатора, схемы «ИЛИ, одни входы которых подсоединены соответственно к выходам ключевых схем и к входным шинам устройства, другие входы - к выходам делителей частоты и схем формировани  контрольных символов, а выходы - к входам датчиков адреса и накопителей , выходы делителей частоты подключены соответственно к входам схем формировани  контрольных символов и к входам схем выделени  сигналов, выходы которых подсоединены к выходным шинам устройства.

21

21

Фиг1

4--I--(-+- -h-l---- + + + - -I--f 4-- -h i-+

Фиг 2

22