SU543937A1

SU543937A1 - Матричное операционное устройство

Info

Publication number: SU543937A1
Application number: SU2092411A
Authority: SU
Inventors: Евгений Михайлович Репетюк; Юрий Абрамович Хаскин
Original assignee: Предприятие П/Я В-8117
Priority date: 1975-01-03
Filing date: 1975-01-03
Publication date: 1977-01-25

Description

Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в электронных вычислительны машинах и быстродействующих процессорах. Известно матричное устройство умножени , содержащее матрицу умножени , регистры множимого и множител р. . Однак такие устройства обладают большой аппаратурной избыточностью и не могут выполн ть другие арифметические операции. Наиболее близким по техническому решению к предложенному вл етс устройство , содержащее в каждой чейке одноразр дный сумматор, один вход которого подключен через элемент ИЛИ к выходам двух элементов И; выход одноразр дного суммато ра -i -чзтроки и j -столбца матриць подключен к одному из входов однора1зр дного сумматора ( + 1)-строки и (j l)- столбца матрицы, и шины уЬравлешод Г2. Однако такое устройство не может выполн ть операции сложени и вычитани и имеет недостаточную модульность структуру по кра м матрицы. Цель изобретени - расширение функциональных возможностей. Эта цель достигаетс тем, что устройство содержит в каждой чейке по два сумматора по модулю два, первые входы которых в каждой строке матрицы подключены к первой шине управлени , вторые входы первого сумматора по модулю два в каждой строке матрицы подключены ко второй шине управлени и к одному из входов первого элемента И, вторые входы вторых сумматоров по модулю два в каждом столбце матрицы подключены к одному из входов второго элемента И и к входу устройства, выходы сумматоров по модулю два подключены к другим входам соответствующих элементов И. На чертеже показана схема устройства. Устройство содержит одноразр дные сук маторы 1, элементы ИЛИ 2, элементы И 3 и 4, сумматоры 5 и 6 по модулю два, шины управлени 8 и 9, входные 7, 1О и 11 и выходные 12 и 13 шины. Работа устройства начинаетс с подачи на его входы кодов настройки и операнндов . выполнении операции делени сигнал с инверсного выхода 12 каждой предыдущей строки подаетс на входы 9 и 11 предыдущей строки. При выполнении умножени результаты с выходов 13 первых сумматоров каждой строки, кроме первого сумматора первой строки, подаютс на входы 10 первой строки, т.е. результат с выхода 13 второй строки подаетс на вход 10 первого сумматора первой строки результат с выхода 13 третьей строки на вход 10 сумматора первой строки и т.д.

Операнды при сложении подаютс на Входы 8 и 10, код настройки на входы 8 и 9. При этом в разр ды матрицы, расположенные в первой строке, на входы 8 и 9 подаютс коды 1 и О, соответственно , а на остальные входы 8 и 9 коды О. Таким образом, результат сложени образуетс на выходах сумматоров первой строки. Сигнал переноса распростран етс от младщего разр да к старшему. Так как на входы 8 и 9 подаютс коды О, то результат без изменени передаетс на выходы 12 первого столбца матрицы . Операци вычитани выполн етс подачей на входы 8 и 9 первой строки кодов 1 и 1, а на входы 8 и 9 следующих строк - кодов Q .Так как вход 9 в операци х сложени и вычитани не участвует в качестве информационного, дл упрощени логической группы схем 2-6 этот вход используетс в качестве дополнительного входа настройки дл выполнени операций сложени и вычитани . Преложенное устройство обладает более широкими функциональными возможност ми, что

достигнуто введением в него сумматоров по модулю два и новой организацией св зей.

Claims

1.Патент Франции К 2098559, кл. G06 Р 7/00, 1972.

2.Авторское свидетельство СССР № 360663, М.Кл. G 06 F 7/52, 1972 (прототип).

.10

1